JPH04139764A - 絶縁ゲート薄膜トランジスタの製造方法 - Google Patents
絶縁ゲート薄膜トランジスタの製造方法Info
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- JPH04139764A JPH04139764A JP26051590A JP26051590A JPH04139764A JP H04139764 A JPH04139764 A JP H04139764A JP 26051590 A JP26051590 A JP 26051590A JP 26051590 A JP26051590 A JP 26051590A JP H04139764 A JPH04139764 A JP H04139764A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は絶縁ゲート薄膜トランジスタの製造方法に係り
、特にアライメント精度を向上させ、特性の優れた絶縁
ゲート型トランジスタを提供することができる絶縁ゲー
ト薄膜トランジスタの製造方法に関する。
、特にアライメント精度を向上させ、特性の優れた絶縁
ゲート型トランジスタを提供することができる絶縁ゲー
ト薄膜トランジスタの製造方法に関する。
［従来の技術］
従来、絶縁ゲート薄膜トランジスタのソースおよびドレ
インの抵抗値を小さくし、絶縁ゲート薄膜トランジスタ
の特性を向上させる方法としては、ソース領域とドレイ
ン領域の膜厚をチャンネル領域より厚くし、チャンネル
領域はキャリアの移動度を上げるため厚さを薄くする方
法が用いられていた。
インの抵抗値を小さくし、絶縁ゲート薄膜トランジスタ
の特性を向上させる方法としては、ソース領域とドレイ
ン領域の膜厚をチャンネル領域より厚くし、チャンネル
領域はキャリアの移動度を上げるため厚さを薄くする方
法が用いられていた。
第４図（ａ）〜（ｅ）は従来の絶縁ゲート薄膜トランジ
スタの製造方法を説明するための工程図である。
スタの製造方法を説明するための工程図である。
まず第４図（ａ）に示す様に、Ｐ型シリコン基板工に酸
素をＩ Ｘ １０ ”（ｃｍ−”）打込んでアニルして
埋込酸化膜２とＰ型半導体層３を形成する。
素をＩ Ｘ １０ ”（ｃｍ−”）打込んでアニルして
埋込酸化膜２とＰ型半導体層３を形成する。
次に第４図（ｂ）に示す様に、Ｐ型エピタキシャル成長
を８０００人行なうと、Ｐ型半導体層３の膜厚は１μｍ
となる。
を８０００人行なうと、Ｐ型半導体層３の膜厚は１μｍ
となる。
次に第４図（ｃ）に示す様に、Ｐ型半導体層３をリアク
ティブ・イオン・エツチング（Ｒ，Ｉ。
ティブ・イオン・エツチング（Ｒ，Ｉ。
Ｅ、）にて島状にエツチングする。
次に第４図（ｄ）に示す様に、Ｐ型半導体層３の中央部
を８０００人エツチングして凹部を形成し、厚さ２００
０人のチャンネル領域となる半導体領域１５を形成した
後、ゲート絶縁膜７とゲート電極となる多結晶シリコン
８を形成する。
を８０００人エツチングして凹部を形成し、厚さ２００
０人のチャンネル領域となる半導体領域１５を形成した
後、ゲート絶縁膜７とゲート電極となる多結晶シリコン
８を形成する。
次に第４図（ｅ）に示す様にリンをゲート絶縁膜７を通
してＰ型半導体層３にイオン注入した後、ＰＳＧ膜９を
５０００人堆積してアニールするとソース領域ｌＯとド
レイン領域１１が形成される。その後コンタクト穴１２
を開口し、ソース電極１３とドレイン電極１４を形成す
る。
してＰ型半導体層３にイオン注入した後、ＰＳＧ膜９を
５０００人堆積してアニールするとソース領域ｌＯとド
レイン領域１１が形成される。その後コンタクト穴１２
を開口し、ソース電極１３とドレイン電極１４を形成す
る。
［発明が解決しようとする課題］
しかしながら、上記従来の絶縁ゲート薄膜トランジスタ
の製造方法では、第５図（ａ）に示す様にゲート電極と
なる多結晶シリコン８を形成するアライメント精度によ
り、ソース領域１０及びＰ型半導体層３の境界１８と半
導体領域１５の端部との間の距離り、（なお、この距離
Ｌ１内の領域はチャネル領域の一部となる）の大きさが
変化し、移動度が変化する欠点があった。
の製造方法では、第５図（ａ）に示す様にゲート電極と
なる多結晶シリコン８を形成するアライメント精度によ
り、ソース領域１０及びＰ型半導体層３の境界１８と半
導体領域１５の端部との間の距離り、（なお、この距離
Ｌ１内の領域はチャネル領域の一部となる）の大きさが
変化し、移動度が変化する欠点があった。
また第５図（ｂ）に示す様にゲート電極となる多結晶シ
リコン８がＲ，１，Ｅ、により薄膜化した半導体領域１
５の距離Ｌ２内側になる様に、アライメント精度をとる
と、ソース領域１０とドレイン領域１１の距離が長（な
りトランジスタが大きくなる欠点を有すると共に、薄膜
化した半導体領域１５にリンを拡散した領域（図中距離
Ｌ２内の領域）の抵抗が大きくなり、ソース領域１０と
ドレイン領域１１の抵抗が大きくなる欠点があった。
リコン８がＲ，１，Ｅ、により薄膜化した半導体領域１
５の距離Ｌ２内側になる様に、アライメント精度をとる
と、ソース領域１０とドレイン領域１１の距離が長（な
りトランジスタが大きくなる欠点を有すると共に、薄膜
化した半導体領域１５にリンを拡散した領域（図中距離
Ｌ２内の領域）の抵抗が大きくなり、ソース領域１０と
ドレイン領域１１の抵抗が大きくなる欠点があった。
［課題を解決するための手段］
本発明の絶縁ゲート薄膜トランジスタの製造方法は、絶
縁膜上の一導電型の第１の半導体層上に、該第１の半導
体層と反対導電型であって、高濃度不純物を含む第２の
半導体層を形成し、前記第１の半導体層と前記第２の半
導体層とを島状に形成する工程と、前言己第２の半導体
層の一部を、前記第１の半導体領域の界面まで選択的に
除去することで、チャンネル領域を形成するとともに、
前記第２の半導体層を二つに分離する工程と、分離され
た二つの第２の半導体層の高濃度不純物を下層の第１の
半導体層に拡散して、ソース領域及びドレイン領域を形
成する工程と、を有することを特徴とする。
縁膜上の一導電型の第１の半導体層上に、該第１の半導
体層と反対導電型であって、高濃度不純物を含む第２の
半導体層を形成し、前記第１の半導体層と前記第２の半
導体層とを島状に形成する工程と、前言己第２の半導体
層の一部を、前記第１の半導体領域の界面まで選択的に
除去することで、チャンネル領域を形成するとともに、
前記第２の半導体層を二つに分離する工程と、分離され
た二つの第２の半導体層の高濃度不純物を下層の第１の
半導体層に拡散して、ソース領域及びドレイン領域を形
成する工程と、を有することを特徴とする。
［作用］
本発明の絶縁ゲート薄膜トランジスタの製造方法は、チ
ャネル領域の厚さを、−導電型の第１の半導体層の層厚
を制御し、且つ第２の半導体層の一部を選択的に除去す
る際に、半導体の選択比が高いエツチングを用いること
により、精度よく決定するものである。
ャネル領域の厚さを、−導電型の第１の半導体層の層厚
を制御し、且つ第２の半導体層の一部を選択的に除去す
る際に、半導体の選択比が高いエツチングを用いること
により、精度よく決定するものである。
また、ソース領域及びドレイン領域を、高濃度不純物を
含む前記第２の半導体層の一部を選択的に除去し、第２
の半導体層を二つに分離した後、分離された二つの第２
の半導体層の高濃度不純物を下層の第１の半導体層に拡
散することで形成することにより、ソース領域及びドレ
イン領域を精度よ（形成するものである。なおソース領
域及びドレイン領域が精度よく形成されるため同時にソ
ース領域、ドレイン領域と接するチャネル領域の幅も精
度よく形成されることとなる。
含む前記第２の半導体層の一部を選択的に除去し、第２
の半導体層を二つに分離した後、分離された二つの第２
の半導体層の高濃度不純物を下層の第１の半導体層に拡
散することで形成することにより、ソース領域及びドレ
イン領域を精度よ（形成するものである。なおソース領
域及びドレイン領域が精度よく形成されるため同時にソ
ース領域、ドレイン領域と接するチャネル領域の幅も精
度よく形成されることとなる。
［実施例コ
以下、本発明の実施例について図面を用いて詳細に説明
する。
する。
第１図（ａ）〜（ｅ）は、本発明の絶縁ゲート薄膜トラ
ンジスタの製造方法の第１実施例を示す工程図である。
ンジスタの製造方法の第１実施例を示す工程図である。
まず、第１図（ａ）に示す様に、Ｐ型シリコン基板１に
通常行なわれている様に、１×１０１＃（ｃａｂ−”）
の酸素を打込んでアニールし埋込酸化膜２と第１の半導
体層となるＰ型半導体層３を形成する。
通常行なわれている様に、１×１０１＃（ｃａｂ−”）
の酸素を打込んでアニールし埋込酸化膜２と第１の半導
体層となるＰ型半導体層３を形成する。
次に第１図（ｂ）に示す様に、第３図に示したバイアス
・スパッタ装置にリンをｌＸｌ０”（ｃｍ−”）含むタ
ーゲット２７を装着し、ウェハー温度を３５０（’Ｃ）
にしＡｒ圧力を８ （ｍｍ Ｔｏｒｒ） 。
・スパッタ装置にリンをｌＸｌ０”（ｃｍ−”）含むタ
ーゲット２７を装着し、ウェハー温度を３５０（’Ｃ）
にしＡｒ圧力を８ （ｍｍ Ｔｏｒｒ） 。
ＲＦパワーを１２０（Ｗ）、基板バイアス電圧を＋１０
（Ｖ）、ターゲットバイアス電圧を−２００（Ｖ）とし
た条件で１時間成膜し、リンを１×１０ ”（ｃ＋＊−
”）含む第２の半導体層となるＮ型半導体層４を５００
０人エピタキシャル成長させる。
（Ｖ）、ターゲットバイアス電圧を−２００（Ｖ）とし
た条件で１時間成膜し、リンを１×１０ ”（ｃ＋＊−
”）含む第２の半導体層となるＮ型半導体層４を５００
０人エピタキシャル成長させる。
次に第１図（ｃ）に示す様に、Ｐ型半導体層３とＮ型半
導体層４をＲ，１，Ｅ、を用いて島状にエツチングする
。
導体層４をＲ，１，Ｅ、を用いて島状にエツチングする
。
次に第１図（ｄ）に示す様に島状になったＮ型半導体層
４の中央部を高濃度のＮ型シリコンのエツチング速度が
速く、Ｐ型シリコンのエツチング速度が遅い選択エツチ
ング液旺／ＨＮＯｓ／ＣＨ１ＣＯＯＨ＝１／３／８を用
いて、Ｎ型半導体層４とＰ型半導体層３との界面までエ
ツチングすると、Ｎ型半導体層４は、Ｎ型半導体層５と
Ｎ型半導体層６とに分離される。
４の中央部を高濃度のＮ型シリコンのエツチング速度が
速く、Ｐ型シリコンのエツチング速度が遅い選択エツチ
ング液旺／ＨＮＯｓ／ＣＨ１ＣＯＯＨ＝１／３／８を用
いて、Ｎ型半導体層４とＰ型半導体層３との界面までエ
ツチングすると、Ｎ型半導体層４は、Ｎ型半導体層５と
Ｎ型半導体層６とに分離される。
次に第１図（ｅ）に示す様に、ゲート絶縁膜７とゲート
電極となる多結晶シリコン８およびＰ Ｓ ＧＩｌｌ［
９を形成後、アニールするとＮ型半導体層５とＮ型半導
体層６とからリンが直下のＰ型半導体層３に拡散してＮ
型になりソース領域１０とドレイン領域１１が形成され
る。残ったＰ型半導体層３はチャンネル領域１５となる
。
電極となる多結晶シリコン８およびＰ Ｓ ＧＩｌｌ［
９を形成後、アニールするとＮ型半導体層５とＮ型半導
体層６とからリンが直下のＰ型半導体層３に拡散してＮ
型になりソース領域１０とドレイン領域１１が形成され
る。残ったＰ型半導体層３はチャンネル領域１５となる
。
さらに、コンタクト穴１２を開口しソース電極１３とド
レイン電極１４を形成する。
レイン電極１４を形成する。
ここではＰ型半導体層３上にＮ型半導体層４をエピタキ
シャル成長して、Ｎチャンネルの絶縁ゲート薄膜トラン
ジスタを形成する例について述べたが、Ｎ型半導体層上
にバイアス・スパッタにて高濃度のＰ型不純物のボロン
を含むＰ型エピタキシャル成長を行ない、第１図（ｄ）
と同じ様にＰ型エピタキシャル層をエツチングして島状
にし、Ｐチャンネルの絶縁ゲート薄膜トランジスタを形
成してもよい。
シャル成長して、Ｎチャンネルの絶縁ゲート薄膜トラン
ジスタを形成する例について述べたが、Ｎ型半導体層上
にバイアス・スパッタにて高濃度のＰ型不純物のボロン
を含むＰ型エピタキシャル成長を行ない、第１図（ｄ）
と同じ様にＰ型エピタキシャル層をエツチングして島状
にし、Ｐチャンネルの絶縁ゲート薄膜トランジスタを形
成してもよい。
第２図（ａ）〜（ｅ）は、本発明の絶縁ゲート薄膜トラ
ンジスタの製造方法の第２実施例を示す工程図である。
ンジスタの製造方法の第２実施例を示す工程図である。
まず第２図（ａ）に示す様に、第１図（ａ）と同様にＰ
型シリコン基板１上に埋込酸化膜２と第１の半導体層と
なるＰ型半導体層３を形成後、チャンネル領域となるＰ
型半導体層３上に酸化膜１６を５００人形成する。
型シリコン基板１上に埋込酸化膜２と第１の半導体層と
なるＰ型半導体層３を形成後、チャンネル領域となるＰ
型半導体層３上に酸化膜１６を５００人形成する。
次に第２図（ｂ）に示す様に、第３図に示したバイアス
・スパッタ装置でリンをｌＸｌ０”（ａｍ−”）含むＮ
型半導体層４を５０００人エピタキシャル成長させると
、酸化膜１６上にはリンを含んだアモルファス層１７が
堆積する。なお、Ｎ型半導体層４とアモルファス層が第
２の半導体層となる。
・スパッタ装置でリンをｌＸｌ０”（ａｍ−”）含むＮ
型半導体層４を５０００人エピタキシャル成長させると
、酸化膜１６上にはリンを含んだアモルファス層１７が
堆積する。なお、Ｎ型半導体層４とアモルファス層が第
２の半導体層となる。
ここで、第３図に示したバイアス・スパッタ装置の構成
について説明する。
について説明する。
同図において、２０．２１はＤＣ電源であり、それぞれ
ローパスフィルター（ＬＰＦ）２２゜２３を介して、反
応室２６内のＳｉターゲット部、２７、堆積基板装着部
２８に接続されている。ＳＬターゲット部部子７裏面に
は円環状のマグネット２９が設置されており、高密度の
プラズマが発生可能となっている。Ｓｉターゲット部部
子７はＲＦ電源２４がマツチング・サーキット（Ｍ−Ｃ
）２５を介して接続され高周波電圧が印加可能となって
いる０反応室２６には所望のガス（ここではＡｒ）が導
入可能となっており、反応室２６は排気系と接続されて
いる。
ローパスフィルター（ＬＰＦ）２２゜２３を介して、反
応室２６内のＳｉターゲット部、２７、堆積基板装着部
２８に接続されている。ＳＬターゲット部部子７裏面に
は円環状のマグネット２９が設置されており、高密度の
プラズマが発生可能となっている。Ｓｉターゲット部部
子７はＲＦ電源２４がマツチング・サーキット（Ｍ−Ｃ
）２５を介して接続され高周波電圧が印加可能となって
いる０反応室２６には所望のガス（ここではＡｒ）が導
入可能となっており、反応室２６は排気系と接続されて
いる。
次に第２図（ｃ）に示す様に、Ｐ型半導体層３とＮ型半
導体層４をＲ，１，Ｅ、を用いて島状にエツチングした
後、ＨＦ／ＨＮＯｓ／ＣＨｓＣＯＯＨ＝１／１／３２で
エツチングすると、エツチング速度の速いアモルファス
層１７のみが除去され、Ｎ型半導体層４はＮ型半導体層
５とＮ型半導体６とに分離する。さらにフッ酸で酸化膜
１６を除去する。
導体層４をＲ，１，Ｅ、を用いて島状にエツチングした
後、ＨＦ／ＨＮＯｓ／ＣＨｓＣＯＯＨ＝１／１／３２で
エツチングすると、エツチング速度の速いアモルファス
層１７のみが除去され、Ｎ型半導体層４はＮ型半導体層
５とＮ型半導体６とに分離する。さらにフッ酸で酸化膜
１６を除去する。
次に第２図（ｄ）に示す様に、ゲート絶縁膜７とゲート
電極となる多結晶シリコン８を形成する。
電極となる多結晶シリコン８を形成する。
次に第２図（ｅ）に示す様に、ＰＳＧ膜９を堆積後アニ
ールしてソース領域ｌＯとドレイン領域１１を形成後、
ソース電極１３とドレイン電極１３を形成する。残った
Ｐ型半導体層３はチャンネル領域１５となる。
ールしてソース領域ｌＯとドレイン領域１１を形成後、
ソース電極１３とドレイン電極１３を形成する。残った
Ｐ型半導体層３はチャンネル領域１５となる。
以上説明した第１実施例及び第２実施例においては、チ
ャンネル領域となるＰ型半導体層３上のＮ型半導体層４
をエツチング除去してアニールすることにより、チャン
ネル領域１５の形状とソース領域１０およびドレイン領
域１１の形状がＮ型半導体層４のエツチングで決定され
、ゲート電極となる多結晶シリコン８とＰ型半導体層３
および薄膜化したチャンネル領域１５のアライメント精
度によるチャンネル形状およびソースとドレイン抵抗の
変化が無くなるので、ゲート長３μ真の薄膜トランジス
タの移動度の再現性の分布が従来の方法では１０％あっ
たのに対し４％減少した。
ャンネル領域となるＰ型半導体層３上のＮ型半導体層４
をエツチング除去してアニールすることにより、チャン
ネル領域１５の形状とソース領域１０およびドレイン領
域１１の形状がＮ型半導体層４のエツチングで決定され
、ゲート電極となる多結晶シリコン８とＰ型半導体層３
および薄膜化したチャンネル領域１５のアライメント精
度によるチャンネル形状およびソースとドレイン抵抗の
変化が無くなるので、ゲート長３μ真の薄膜トランジス
タの移動度の再現性の分布が従来の方法では１０％あっ
たのに対し４％減少した。
また、バイアス・スパッタによりＰ型半導体層３上に低
温でＮ型エピタキシャル成長を行なえるので、エピタキ
シャル成長中にＮ型不純物のリンがＰ型半導体層３に拡
散してＰ型半導体がＮ型に導電型が反転することが無く
、さらに、チャンネル領域１５の厚さが初めのＰ型半導
体層３の厚さと高濃度Ｎ型半導体とＰ型半導体の選択比
が高いエツチングにより精度良く決定されるので、チャ
ンネル領域の膜厚バラツキによるトランジスタ特性の移
動度の再現性が良くなる効果があった。
温でＮ型エピタキシャル成長を行なえるので、エピタキ
シャル成長中にＮ型不純物のリンがＰ型半導体層３に拡
散してＰ型半導体がＮ型に導電型が反転することが無く
、さらに、チャンネル領域１５の厚さが初めのＰ型半導
体層３の厚さと高濃度Ｎ型半導体とＰ型半導体の選択比
が高いエツチングにより精度良く決定されるので、チャ
ンネル領域の膜厚バラツキによるトランジスタ特性の移
動度の再現性が良くなる効果があった。
［発明の効果］
以上詳細に説明したように、本発明の絶縁ゲート薄膜ト
ランジスタの製造方法によれば、チャンネル領域の厚さ
、チャンネル領域の幅、ソース領域及びドレイン領域の
大きさを高精度に設定することができるので、移動度等
の特性のバラツキ、ソース領域、トレイン領域の抵抗の
増大を防ぐことができる。
ランジスタの製造方法によれば、チャンネル領域の厚さ
、チャンネル領域の幅、ソース領域及びドレイン領域の
大きさを高精度に設定することができるので、移動度等
の特性のバラツキ、ソース領域、トレイン領域の抵抗の
増大を防ぐことができる。
なお、高濃度不純物を含む第２の半導体層をバイアス・
スパッタにより、エピタキシャル成長させれば、低温度
でエピタキシャル成長させることができるため、エピタ
キシャル成長時での下層の第１の半導体層への不純物拡
散を抑えることができる。
スパッタにより、エピタキシャル成長させれば、低温度
でエピタキシャル成長させることができるため、エピタ
キシャル成長時での下層の第１の半導体層への不純物拡
散を抑えることができる。
第１図（ａ）〜（ｅ）は、本発明の絶縁ゲート薄膜トラ
ンジスタの製造方法の第１実施例を示す工程図である。 第２図（ａ）〜（ｅ）は、本発明の絶縁ゲート薄膜トラ
ンジスタの製造方法の第２実施例を示す工程図である。 第３図はバイアス・スパッタ装置の構成を示す説明図で
ある。 第４図（ａ）〜（ｅ）は従来の絶縁ゲート薄膜トランジ
スタの製造方法を説明するための工程図である。 第５図は従来の絶縁ゲート薄膜トランジスタの課題の説
明図である。 １：Ｐ型シリコン基板、２：埋込酸化膜、３：Ｐ型半導
体層、４，５，６：Ｎ型エピタキシャル層、７：ゲート
絶縁膜、８ニゲート多結晶シリコン膜、９ ： ＰＳＧ
膜、ｌＯ：ソース領域、ｌｌニドレイン領域、１２：コ
ンタクト穴、１３：ソース電極、１４ニドレイン電極、
１５：半導体領域（チャンネル領域）１６：酸化膜、１
７：アモルファス・シリコン層、１８：境界、２０，２
１：Ｄ、Ｃ電源、２２．２３：ロー・バス・フィルター
、２４ ： ＲＦ電源、２５：マツチング・サーキット
（Ｍ、Ｃ）、２６： （チャンバー）反応室、２７
： Ｓｉターゲット、２８：堆積基板装着部、２９：マ
グネット。 代理人 弁理士 山 下 穣 平 第１ 図 ｌ θ− 第２図 第３図 第４図
ンジスタの製造方法の第１実施例を示す工程図である。 第２図（ａ）〜（ｅ）は、本発明の絶縁ゲート薄膜トラ
ンジスタの製造方法の第２実施例を示す工程図である。 第３図はバイアス・スパッタ装置の構成を示す説明図で
ある。 第４図（ａ）〜（ｅ）は従来の絶縁ゲート薄膜トランジ
スタの製造方法を説明するための工程図である。 第５図は従来の絶縁ゲート薄膜トランジスタの課題の説
明図である。 １：Ｐ型シリコン基板、２：埋込酸化膜、３：Ｐ型半導
体層、４，５，６：Ｎ型エピタキシャル層、７：ゲート
絶縁膜、８ニゲート多結晶シリコン膜、９ ： ＰＳＧ
膜、ｌＯ：ソース領域、ｌｌニドレイン領域、１２：コ
ンタクト穴、１３：ソース電極、１４ニドレイン電極、
１５：半導体領域（チャンネル領域）１６：酸化膜、１
７：アモルファス・シリコン層、１８：境界、２０，２
１：Ｄ、Ｃ電源、２２．２３：ロー・バス・フィルター
、２４ ： ＲＦ電源、２５：マツチング・サーキット
（Ｍ、Ｃ）、２６： （チャンバー）反応室、２７
： Ｓｉターゲット、２８：堆積基板装着部、２９：マ
グネット。 代理人 弁理士 山 下 穣 平 第１ 図 ｌ θ− 第２図 第３図 第４図
Claims (3)
- （１）絶縁膜上の一導電型の第１の半導体層上に、該第
１の半導体層と反対導電型であつて、高濃度不純物を含
む第２の半導体層を形成し、前記第１の半導体層と前記
第２の半導体層とを島状に形成する工程と、 前記第２の半導体層の一部を、前記第１の半導体領域の
界面まで選択的に除去することで、チャンネル領域を形
成するとともに、前記第２の半導体層を二つに分離する
工程と、 分離された二つの第２の半導体層の高濃度不純物を下層
の第１の半導体層に拡散して、ソース領域及びドレイン
領域を形成する工程と、 を有する絶縁ゲート薄膜トランジスタの製造方法。 - （２）前記第１の半導体層が単結晶である請求項１記載
の絶縁ゲート薄膜トランジスタの製造方法。 - （３）前記高濃度不純物を含む第２の半導体層をバイア
ス・スパッタにより、エピタキシャル成長させた請求項
２記載の絶縁ゲート薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26051590A JPH04139764A (ja) | 1990-10-01 | 1990-10-01 | 絶縁ゲート薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26051590A JPH04139764A (ja) | 1990-10-01 | 1990-10-01 | 絶縁ゲート薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04139764A true JPH04139764A (ja) | 1992-05-13 |
Family
ID=17349038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26051590A Pending JPH04139764A (ja) | 1990-10-01 | 1990-10-01 | 絶縁ゲート薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04139764A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5757048A (en) * | 1992-06-24 | 1998-05-26 | Seiko Epson Corporation | Thin film transistor, solid state device, display device and manufacturing method of a thin film transistor |
| JP2002334994A (ja) * | 2001-03-07 | 2002-11-22 | Seiko Epson Corp | 電気光学装置および電気光学装置の製造方法、電気光学装置用基板、投射型表示装置並びに電子機器 |
| JP2010537401A (ja) * | 2007-08-15 | 2010-12-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 薄いｓｏｉの集積化のためのｍｏｓトランジスタおよびその製造方法 |
-
1990
- 1990-10-01 JP JP26051590A patent/JPH04139764A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5757048A (en) * | 1992-06-24 | 1998-05-26 | Seiko Epson Corporation | Thin film transistor, solid state device, display device and manufacturing method of a thin film transistor |
| JP2002334994A (ja) * | 2001-03-07 | 2002-11-22 | Seiko Epson Corp | 電気光学装置および電気光学装置の製造方法、電気光学装置用基板、投射型表示装置並びに電子機器 |
| JP2010537401A (ja) * | 2007-08-15 | 2010-12-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 薄いｓｏｉの集積化のためのｍｏｓトランジスタおよびその製造方法 |
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