JPH023243A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は半導体装置の製造方法に係り、特にＬＤ　Ｄ　
（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｊ　Ｄｒａｉｎ）構造を有
する半導体装置の製造方法におけるスペーサの形成方法
に関する。

〔従来の技術〕

ＬＳＩ等の半導体集積回路装置においては、−般にＭＯ
３型トランジスタが多く用いられる。そして、高集積度
化が進むにつれて各素子領域の占める面積も小さくなり
、従って各トランジスタのゲート幅も小さくすることが
要求される。

高集積なＬＳＩにおいては、拡散層と基板との間に高電
界が印加されるので、ゲート幅が小さいとホットエレク
トロンによる不都合が生じる。そこで、ソース・ドレイ
ン領域の境界のゲート電極側に低不純物濃度領域を設け
て、拡散層と半導体基板間の電界強度を弱めホットエレ
クトロンの発生の防止を図る。そのためにＬＤＤ構造が
使用される。

このＬＤＤ構造を有する半導体装置の一般的な製造方法
を第２図によって説明する。

例えばｎ型半導体基板２１上にポリシリコンから成るゲ
ート電極２５を形成し、このゲート電極２５をマスクと
してＰ型不純物をイオン注入しＰ型不純物濃度領域２３
′を形成する（第２図（ａ）参照）。

次にＣＶＤ酸化シリコン膜２６を半導体基板表面の全面
に着膜する（第２図（ｂ）参照）。

その後、該ＣＶＤ酸化シリコン膜２６を全面エツチング
することによって、ゲート電極２５の両側に残存するＣ
ＶＤ酸化シリコン膜から成るスペーサ２４を形成する。

このスペーサ２４とゲート電極２５をマスクとしてＰ型
不純物をイオン注入し、Ｐ型高不純物濃度領域２２を形
成する。これによって、Ｐ型低不純物濃度領域２３を有
するＰ型高不純物濃度領域（ソース・ドレイン領域）２
２が形成されたことになる（第２図（ｃ）参照）。

（発明が解決しようとする課題） ところで、上記の如きＬＤＤ構造においてはスペーサの
幅ａ　（第２図（ｃ）参照）によって低不純物濃度領域
の幅、ひいてはソース・ドレイン領域の幅も決定される
ので、この幅を素子毎に、また製造工程上のロフト毎に
変わることなく、再現性よく形成する必要がある。

ところが、実際にはＣＶＤ酸化シリコン膜の着膜の際の
膜厚の均一性、エッチバックの際のエツチング速度の均
−性等が必ずしも一定にならず、結果的にスペーサの幅
もばらつく。例えば第３図に示す如く、エツチングが進
みすぎればその幅ａは小さくなり、反対の場合にはその
幅ａ“は大き（なる。

そして、スペーサの幅のばらつきはソース・ドレイン領
域の大きさに影響するので、トランジスタの特性のばら
つきにつながり、特性の均一な高集積ＬＳＩの製造上問
題であった。

従って、本発明の目的はＬＤＤ構造を有する半導体装置
の製造の際、スペーサの幅を再現性よく形成する方法を
提供するものである。

〔課題を解決するための手段および作用〕本発明は上記
目的を達成するため、スペーサの形成時にのみ、ゲート
電極部分の厚みを増加させ、均一なスペーサ幅を有する
スペーサを再現性よく形成するものである。

一般にスペーサ形成用のＣＶＤ酸化シリコン膜は第２図
（ｂ）に示す如く半導体基板１の全面に着膜されるので
、ゲート電極５の周辺の段差部では段差形状に沿って着
膜される。

これを異方性エツチングにより全面エッチバンクすると
、第４図（ａ）に示す如（ゲート電極４５の薄い場合は
エツチング速度等の違いがそのままスペーサ４４０幅に
影響する。ところが、第４図（ｂ）に点線で示す如（、
ゲート電極５の厚さが大きいと、エツチングのバラツキ
はスペーサ４４′の上部にのみしか影響せず、スペーサ
の幅ａは常に一定に保たれる。

しかし、ゲート電極の厚さを変更することはトランジス
タの特性への影響が大きいので実現困難である。

本発明においては、スペーサの形成時にのみゲート電極
上に予めＣＶＤ酸化シリコン膜を着膜しておくことによ
りゲート電極部分の厚みを増加させるものである。

これにより安定したスペーサ幅のＬＤＤ構造を有する半
導体装置を形成することができるようになる。

〔実施例〕

本発明の一実施例を第１図について説明する。

第１図は本発明の半導体装置の製造方法の説明図である
。第１図において１は半導体基板、２は高不純物濃度拡
散領域、３は低不純物濃度拡散領域、４はスペーサ、５
はゲート電極、６はスペーサ用ＣＶＤシリコン酸化膜、
７はゲート膜厚増加用ＣＶＤシリコン酸化膜を示す。

本発明の半導体装置においては、例えばｎ型シリコン基
板１上に全面にポリシリコン層５′を約４０００人の厚
さに着膜し、次にＣＶＤ酸化膜７′を約３０００人着膜
する（第１図（ａ）参照）。

次に反応性イオンエツチング（Ｒｅａｃｔｉｖｅ　Ｉｏ
ｎ　Ｅｔｃｈｉｎｇ、以下ＲＩＥという）によって、所
定の大きさのゲート電極５とＣＶＤシリコン酸化膜７を
得る（第１図（ｂ）参照）。

このゲート電極５とＣＶＤシリコン酸化膜７をマスクと
してＰ型の不純物をイオン注入し、Ｐ型低不純物濃度領
域３′を形成する。次にゲート電極５とＣＶＤシリコン
酸化膜７を含む半導体基板全面にＣＶＤシリコン酸化膜
６を約３０００人の厚さに着膜する（第１図（ｃ）参照
）。

次いで、ＲＩＥエツチングを用いて、ＣＶＤシリコン酸
化膜６を約４０００人エッチバックしてスペーサ４を形
成する。ここでエッチバックの際の厚みはＣＶＤシリコ
ン酸化膜の膜厚のバラツキやエツチングのバラツキを考
慮して決められる。

また、ゲート電極５上にはＣＶＤシリコン酸化膜７が形
成されているため、ゲート電極５の両側の段差部の厚み
はゲート電極５のみの場合より厚くなっている。従って
、この段差部に着膜されたＣＶＤシリコン酸化膜は厚く
なり、エッチバックされても、シリコン基板１と接する
スペーサの幅ａは常に一定に保たれる（第１図（ｄ）参
照）。

次に、形成されたスペーサ４をマスクとしてＰ型不純物
をイオン注入し、Ｐ型窩不純物濃度領域２を形成する。

すると、スペーサの下部に位置するシリコン基板に常に
その幅ａの一定したＰ型低不純物濃度領域３が形成され
る（第１図（ｅ）参照）。

この後、通常の方法により図示省略した例えばＣＶＤシ
リコン酸化膜から成る眉間絶縁膜を着膜し、これにコン
タクトホール開孔後、Ａｌ配線を施しＬＳＩ等半導体装
置を完成する。

なお、上記実施例においてはゲート電極の厚みを増加さ
せるために、ＣＶＤシリコン酸化膜を使用した例につい
て説明したが、本発明はこれに限られるものではなく、
ゲート電極形成エツチングする際、加工出来るものであ
れば、例えばシリコン窒化膜、シリコン窒化酸化膜、ポ
ロン（Ｂ）リン（Ｐ）等の不純物を添加したシリコン酸
化膜等どんな絶縁膜でも用いることが出来ることは言う
までもない。

〔発明の効果〕

本発明によってスペーサを形成する際、あらかじめゲー
ト電極上にＣＶＤシリコン酸化膜の如き絶縁膜が形成さ
れ、これによりゲート電極の厚みを増加させることによ
り、スペーサの幅を安定して再現性よく形成することが
出来、安定した特性のＬＤＤ構造を有する半導体装置を
得ることができる。

第３図はスペーサの幅のバラツキの説明図、第４図はゲ
ート電極の厚みとスペーサの幅の相関説明図である。

シリコン基板、　　２−高不純物濃度領域、低不純物濃
度領域、４−スペーサ、 −・ゲート電極、 スペーサ用ＣＶＤシリコン酸化膜、 ・・−ゲート膜厚増加用ＣＶＤシリコン酸化膜、特許出
願人　　富士ゼロックス株式会社代理人弁理士　　　山
　谷　晧　榮

【図面の簡単な説明】

第１図は本発明の実施例のＬＤＤ構造を有する半導体装
置の製造方法説明図、 第２図は従来例の説明図、 第 図（その２） 第 図 第 図

Claims (5)

【特許請求の範囲】
1. （１）ＬＤＤ構造を有する半導体装置の製造方法におい
   て、ゲート電極上にゲート膜厚増加用絶縁膜を着膜する
   ことにより、ゲート電極部分の厚みを増加させ、その後
   スペーサ形成用絶縁膜を着膜することを特徴とする半導
   体装置の製造方法。
2. （２）上記ゲート膜厚増加用絶縁膜として、ＣＶＤシリ
   コン酸化膜を用いることを特徴とする請求項（１）記載
   の半導体装置の製造方法。
3. （３）上記ゲート膜厚増加用絶縁膜として、シリコン窒
   化膜を用いることを特徴とする請求項（１）記載の半導
   体装置の製造方法。
4. （４）上記ゲート膜厚増加用絶縁膜として、シリコン窒
   化酸化膜を用いることを特徴とする請求項（１）記載の
   半導体装置の製造方法。
5. （５）上記ゲート膜厚増加用絶縁膜として、不純物を添
   加したシリコン酸化膜を用いることを特徴とする請求項
   （１）記載の半導体装置の製造方法。