JPH01143358A - Ｍｏｓ型半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＭＯ３型半導体集積回路装置の製造方法に関
し、特に、ＬＤＤ構造のソースドレイン拡散層を形成す
るＭＯ３型半導体集積回路装置の製造方法に関する。

［従来の技術］ 従来、ＭＯ３型電界効果トランジスタのソースドレイン
拡散層はホットキャリアの耐性を向上させるためにＬ　
Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉｎ）
′Ｗｉ造に形成されている。つまり、ゲート電極をパタ
ーニングした後、このゲート電極をマスクとして基板と
逆導電型の不純物をドーズ量が約１０１４／ｃｒｄでイ
オン注入する。その後、ゲート電極側面に一定厚さ及び
幅のシリコン酸化膜をＣＤＤ法により形成し、シリコン
酸化膜の側壁を形成する。そして、このゲート電極及び
側壁をマスクとして基板と逆導電型の不純物を約１０１
６／ｃｎ？の高ドース量でイオン注入する。これにより
、いわゆるＬＤＤ構造のソースドレイン拡散層が形成さ
れる。

［発明が解決しようとする問題点］ しかしながら、上述した従来のＭＯＳ型電界効果トラン
ジスタの製造方法においては、そのソースドレイン拡散
層の形成のために、２回のイオン注入工程が必要であり
、工程が煩雑であるという欠点がある。

本発明はかかる問題点に鑑みてなされたものであって、
１回のイオン注入工程により、不純物イオン濃度か変化
するＬＤＤｍ造の拡散層を形成することができ、工程が
簡素化されたＭＯ３型半導体集積回路装置の製造方法を
提供することを目的とする。

［問題点を解決するための手段］ 本発明に係るＭＯ３型半導体集積回路装置の製造方法は
、ゲート電極をパターン形成する工程と、このケート電
極の側方に表面がゲート電極から離隔するにつれて下方
に向けて傾斜する絶縁性の側壁を被着する工程と、前記
ゲート電極及び側壁をマスクとして基板と逆導電型の不
純物を基板にイオン注入する工程と、を有し、これによ
り前記側壁下の領域で濃度が変化する拡散層を形成する
ことを特徴とする。

［作用］ 本発明においては、グー１〜電極をパータン形成した後
、このケート電極の側方に絶縁性の側壁を形成する。こ
の側壁は、その表面がゲート電極から離隔するにつれて
下方に向けて傾斜している。

従って、前記ゲート電極及び側壁をマスクとじて基板と
逆導電型の不純物を基板にイオン注入することにより、
前記側壁下の領域で濃度が変化する拡散層が形成される
。つまり、表面が傾斜した側壁の厚さが薄い側にて濃度
が高く、厚い側にて濃度が薄いＬＤＤ構造の拡散層が形
成されるから、本発明においては、１回のイオン注入工
程により、ＬＤＤｉ造のソーストレイン拡散層を形成す
ることができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。第１図（ａ）乃至（ｃ）は本発明の実施例に係
るＭＯ３型半導体集積回路装置の製造方法を工程順に示
す縦断面図である。基板１は比抵抗が、例えば、１Ω・
ｃｍのＰ型Ｓｉ基板である。この半導体基板１上に膜厚
が４００人のゲートシリコン酸化膜２を形成する。次い
で、酸化Ｍ２上に膜厚が５０００人であり、幅が２μｍ
である多結晶シリコン膜からなるゲート電極３を形成す
る。そして、この多結晶シリコンゲート電極３を形成し
た後、バイアススパッタリングすることにより、シリコ
ン酸化膜４を５０００人の厚さで全面に被着する。この
バイアススパッタリングによるシリコン酸化膜４は下地
の多結晶シリコンゲート電極３の段部においてその表面
にテーパー５がつく。

次に、第１図（ｂ）に示すように、異方性のドライエツ
チングによりシリコン酸化膜４をエツチングする。そう
すると、ゲート電極３の側壁にテーパー５を有するシリ
コン酸化膜４の側壁６が残存する。

その後、第１図（ｃ）に示すように、コ００ＫｅＶ及び
１×１０１６ｃｍ−２のイオン注入条件で、ヒ素イオン
を基板］にイオン注入する。そうすると、ケート電極３
と一対の側壁６とをマスクとしてヒ素イオンが基板］内
に注入され、基板１の表面にｎ＋拡散層７が形成される
。この場合に、ゲート電ｆｉ３及び側壁６により被覆さ
れていない基板１には高濃度でイオン注入される。一方
、側壁６の直下においては、側壁６の表面がテーパー５
を有して傾斜しているため、その厚さが側壁端部からゲ
ート電極３に向けて次第に厚くなっている。

このため、側壁６においてはその端部側にて注入イオン
が侵透しやすく、ゲート電極３側にて注入イオンの侵透
量が少なくなる。従って、側壁６の下方の基板１にはト
ランジスタのチャネル方向に向けて注入イオンの濃度が
小さくなり、注入イオンの濃度勾配が形成される。これ
により、ＬＤＤ構造の拡散層７が形成され、本実施例に
おいては、１回のイオン注入工程により、このＬＤＤｍ
造の拡散層を形成することができる。

第２図は本発明の第２の実施例方法により製造されたＭ
Ｏ３型半導体集積回路装置を示す断面図である６比抵抗
が１Ω・ｃｍのＰ型Ｓｉ基板からなる半導体基板１１に
は、Ｐ＋チャネルストッパ１２が形成されており、基板
１１の表面上には、ゲート酸化膜１３及びフィールド酸
化膜１４が形成されている。

ゲート酸化膜１３上にはトランジスタのゲート電極１５
が多結晶シリコン膜により形成されている。また、フィ
ールド酸化膜１４上にはゲート電＠１５の形成と同時に
パターン形成された多結晶シリコンＭ１６か設けられて
いる。

シリコン酸化膜１７，１．８は夫々多結晶シリコンゲー
ト電極］５及び多結晶シリコン膜１６上に被着されてお
り、グー１〜電極１５及び多結晶シリコン膜１６と同一
の目合わせ工程により目合わせされてパターニングされ
たちのである。

そして、第１図（ａ）乃至（ｃ）にて示す工程と同一の
工程により、ケート電極］５及び多結晶シリコン膜１６
の夫々両側方に、シリコン酸化膜からパターニングされ
た側壁１９．２０が形成されている。また、ケート電極
］５及び側壁１９をマスクにして半導体基板］１に、例
えは、ヒ素イオンをイオン注入することにより、ｎ＋拡
散層２１か形成されている。

この実施例においても、第１の実施例と同様に、ゲート
電極１５の側方にその表面がテーパーを有して傾斜した
側壁１つを配置してイオン注入するから、１回のイオン
注入工程により、ゲート電極１５側が低濃度のＬＤＤｉ
成のｎ＋拡散層２１を形成することができる。

しかも、本実施例においては、側壁１９．２０を異方性
ドライエツチングにより形成すると同時に、ｎ＋拡散層
２１上にコンタクト孔２２を自己整合的に形成すること
がてきる。また、側壁１つ。

２０の表面が傾斜しているのて、側壁１９．２０及びシ
リコン酸化膜１．７．１８からなる絶縁膜上にゲート電
極１５を横切って配線を形成した場合に、この配線の段
切れが防止される。

［発明の効果］ 以上説明したように本発明によれば、ゲート電極を形成
した後、例えばバイアススパッタリング又はバイアスプ
ラスマＣＶＤ等により絶縁膜を被着し、次いで、例えは
、異方性のドライエツチングによりエッチバックするこ
とによって、ゲート電極の側方に表面が傾斜した側壁を
形成し、このゲート電極及び側壁をマスクとして拡散層
形成のためにイオン注入するので、拡散層の不純物濃度
は側壁下のトランジスタのチャネル方向に沿って低下す
る。これにより、Ｌ　Ｄ　Ｄ　ｉ造の拡散層を１回のイ
オン注入工程により形成することがてきる。

そして、このようなソースドレイン拡散層はゲート長が
短くなった場合にトランジスタ特性を劣化させることが
ない。また、傾斜した絶縁性の側壁により、自己整合的
にコンタクトを形成することが可能であると共に、その
上に形成される配線は段切れが防止される。

【図面の簡単な説明】 第１図（ａ）乃至（ｃ）は本発明の第１の実施例方法を
工程順に示す断面図、第２図は本発明の第２の実施例方
法により製造したＭＯＳ型半導体集積回路装置を示す断
面図である。

Claims (1)

【特許請求の範囲】
1. 　ゲート電極をパターン形成する工程と、このゲート電
   極の側方に表面がゲート電極から離隔するにつれて下方
   に向けて傾斜する絶縁性の側壁を被着する工程と、前記
   ゲート電極及び側壁をマスクとして基板と逆導電型の不
   純物を基板にイオン注入する工程と、を有し、これによ
   り前記側壁下の領域で濃度が変化する拡散層を形成する
   ことを特徴とするＭＯＳ型半導体集積回路装置の製造方
   法。