JP2010537401A - 薄いsoiの集積化のためのmosトランジスタおよびその製造方法 - Google Patents

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Abstract

薄いSOIの集積化のためのMOSトランジスタ(100)およびそのようなMOSトランジスタの製造方法が提供される。1つの例示的方法においては、埋め込み絶縁層(104)を覆うようにシリコン層(106)を設け、このシリコン層上にシリコンを含む材料層(108)をエピタキシャル成長させるステップを含む。このシリコンを含む材料層内にトレンチ(112)がエッチングされ、シリコン層が露出される。MOSトランジスタゲートスタック(148)はトレンチ内に形成される。このMOSトランジスタゲートスタックは、ゲート絶縁体(138)とゲート電極(140)とを含む。ゲートスタックを注入マスクとして使用して、シリコンを含む材料層内に導電性決定型イオン(142)が注入される。

Description

概して、本発明はMOSトランジスタとMOSトランジスタの製造方法に関し、より詳細には、薄いSOIインテグレーション、いわゆる集積化のためのMOSトランジスタと、薄いSOI集積化のためのMOSトランジスタの製造方法とに関する。
今日の集積回路(IC:Integrated Circuit)の多くは、酸化金属半導体電解効果トランジスタ(MOSFETあるいはMOSトランジスタ)とも称される、複数の相互接続された電界効果トランジスタ(FET:Field Effect Transistor)により実装されている。通常、ICは、PチャネルFET(PMOSトランジスタあるいはPFET)およびNチャネルFET(NMOSトランジスタあるいはNFET)により形成され、これは相補型MOSあるいはCMOS回路と称される。薄いシリコンオンインシュレータ(SOI:Silicon-on-Insulator)層、つまり、埋め込み絶縁層の上に形成されるシリコンの薄い層に、および/あるいはそれを覆うようにMOSトランジスタを形成することにより、MOS ICの性能をある程度向上させることができる。そのようなSOI MOSトランジスタは、例えば接合容量が低く、従って高速動作が可能である。
CMOS技術が進化するにつれて、MOSデバイス性能をさらに向上させるべく、SOI層の厚みを減少させている。SOI層にMOSトランジスタを製造する従来の方法では、SOI層にゲート絶縁層が形成され、その後、ゲート電極材料層が蒸着される。次に、ゲート絶縁層とゲート電極材料層とがエッチングされて、ゲート絶縁体及びそれを覆うように形成されるゲート電極とを含むゲートスタックがSOI層に形成される。
しかし、ゲートスタックの形成に用いられるエッチングステップはアグレッシブであり、そのために、下方のSOI層が過度に消費されてしまう。エッチングがアグレッシブすぎると、下方の埋め込み絶縁層にまでSOI層がエッチングされてしまうおそれがあり、デバイスが破壊されてしまう。埋め込み絶縁層にまでエッチングが及ばなくても、SOI層がエッチングされてしまい、デバイスのさらなる処理を行うには薄すぎるものになってしまう。
従って、下方のSOI層を必要以上にエッチングすることなくMOSトランジスタを製造するための方法を提供することが望ましい。加えて、そのような方法で製造されたMOSトランジスタを提供することが望ましい。さらに、本発明の他の望ましい特性および特徴は、添付の図面と本発明の背景とともに、後述する発明の詳細な説明と添付の特許請求の範囲から明らかになるであろう。
本発明の例示的実施形態に従うMOSトランジスタの製造方法が提供される。上記方法は、埋め込み絶縁層を覆うようにシリコン層を設けるステップと、このシリコン層を覆うように、シリコンを含む材料層をエピタキシャル成長させるステップと、を含む。このシリコンを含む材料層内でトレンチがエッチングされ、シリコン層が露出される。このトレンチ内にMOSトランジスタゲートスタックが形成される。このMOSトランジスタゲートスタックは、ゲート絶縁体とゲート電極とを含む。このMOSトランジスタゲートスタックを注入マスクとして使用して、シリコンを含む材料層内に導電性決定型イオンが注入される。
本発明の別の例示的実施形態に従うMOSトランジスタを製造する方法が提供される。上記方法は、SOI層に歪みのかけられたシリコンを含む材料層をエピタキシャル成長させるステップと、この歪みのかけられたシリコンを含む材料層内にトレンチをエッチングするステップと、を含む
このトレンチ内に高誘電率材料が蒸着され、仕事関数用の材料層が高誘電率材料を覆うように形成される。歪みのかけられたシリコンを含む材料層の表面は露出され、この歪みのかけられたシリコンを含む材料層内に不純物ドープされた領域が形成される。
本発明の例示的実施形態に従うMOS構造が提供される。MOSトランジスタはSOI層と、このSOI層上に設けられた、エピタキシャル成長させたシリコンを含む材料層と、を含む。このエピタキシャル成長させたシリコンを含む材料層は、第1不純物ドープ領域、第2不純物ドープ領域、およびこの第1および第2不純物ドープ領域間に設けられたトレンチ、を含む。SOI層を覆うようトレンチ内にゲート絶縁体が設けられ、このゲート絶縁体上のトレンチ内にゲート電極が設けられる。
本発明の例示的実施形態に従う薄いSOI集積化のためにMOSトランジスタを製造する方法を示した断面図。 本発明の例示的実施形態に従う薄いSOI集積化のためにMOSトランジスタを製造する方法を示した断面図。 本発明の例示的実施形態に従う薄いSOI集積化のためにMOSトランジスタを製造する方法を示した断面図。 本発明の例示的実施形態に従う薄いSOI集積化のためにMOSトランジスタを製造する方法を示した断面図。 本発明の例示的実施形態に従う薄いSOI集積化のためにMOSトランジスタを製造する方法を示した断面図。 本発明の例示的実施形態に従う薄いSOI集積化のためにMOSトランジスタを製造する方法を示した断面図。 本発明の例示的実施形態に従う薄いSOI集積化のためにMOSトランジスタを製造する方法を示した断面図。
以下に本発明を添付の図面とともに説明する。図面において、同じ参照符号は同じ要素を示す。
以下の詳細な説明は本質的には単なる例であり、本発明を、あるいは、本発明の応用および用途を限定することを意図するものではない。さらに、前述の発明の背景あるいは以下の発明の詳細な説明に示すいかなる理論により拘束されることはない。
図1〜7に、本発明の例示的実施形態に従うMOSトランジスタ100と、MOSトランジスタ100を製造するための方法を断面図で示す。「MOSトランジスタ」なる用語は、正確には、金属ゲート電極と酸化ゲート絶縁体とを含むデバイスを指すが、本用語は以下、本文を通して、半導体基板上に順番に位置決めされるゲート絶縁体(酸化物であるかその他の絶縁物であるかを問わず)上に位置決めされる導電性ゲート電極(金属か他の導電性材料かを問わず)などのいずれの半導体デバイスを指すように用いられている。
MOSトランジスタは、NチャネルMOSトランジスタ(NMOSトランジスタ)であっても、PチャネルMOSトランジスタ(PMOSトランジスタ)であってもよい。MOSの構成要素を製造するうえでの各種ステップは周知であるので、簡素化のために、従来の多くのステップは、本文では簡潔に記載するか、周知のプロセスの詳細を記載せずに、全体として省略するものとする。
図1を参照すると、本発明の一実施形態に従う方法は、シリコン基板102上に設けられた絶縁層104を有するSOI構造のSOI層106から開始する。本文に使用されているように、「SOI層」および「シリコン基板」なる用語は以下、実質的に単結晶シリコン半導体材料を形成するために、ゲルマニウム、炭素などの他の素子と混ぜられたシリコンの他に、半導体産業で典型的に使用される比較的純粋な、あるいは、軽濃度で不純物ドープされた単結晶シリコン材料を包含するように使用されるものとする。SOI層の厚みは、特定のデバイス設計や用途に望ましい厚みであってよい。
例えば、SOI層106の厚みは、例えば、続いて形成されるMOSトランジスタが高出力のロジックデバイスで使用される場合には、約5nm〜約6nmであってもよい。しかし、SOI層106の厚みは、デバイス設計の要求に応じて、5〜6nm未満であってもよいし、5〜6nm以上であってもよいことはわかるであろう。SOI層106は、導電性決定型の不純物ドーパントでドープすることができる。例えば、トランジスタ100がNMOSトランジスタであれば、SOI層102はホウ素イオンでドープされる。上記トランジスタがPMOSトランジスタであれば、SOI層102は砒素あるいはリンイオンでドープされる。他の態様では、例えばMOSトランジスタ100が、以下にさらに詳述しているように高誘電率ゲート絶縁体を含む場合は、SOI層102をドープしないでおくのが好ましいこともある。埋め込み絶縁層104は、例えば二酸化シリコンであってもよい。
SOI層106上に、シリコンを含む材料層108がエピタキシャル成長される。このエピタキシャルシリコンを含む材料層108は、HClの存在下でシラン(SiH)かジクロロシラン(SiHCl)を還元することにより成長させることができる。本発明の例示的実施形態では、エピタキシャルシリコンを含む材料層108は、成長している間に導電性決定型イオンでドープがなされてもよい、つまり、「その場で(in-situ)」ドープがなされてもよい。他の態様では、図示しているように、エピタキシャルシリコンを含む材料層108は、成長させた後にドープがなされてもよい。
例えば、層108は、矢印110で示しているように、ドーパントイオンを表面120にイオン注入し、その後、熱アニーリングを行ってドーパントを層108まで運ぶようにすることでドープすることができる。NMOSトランジスタに対しては、エピタキシャルシリコンを含む材料層108は、砒素イオン、燐イオンおよび/あるいはアンチモンイオンなどの、N型の導電性を決定するイオンによりドープされる。PMOSトランジスタに対しては、エピタキシャルシリコンを含む材料層108は、ホウ素イオンを注入することによってドープするのが望ましい。本発明の別の例示的実施形態では、エピタキシャルシリコンを含む材料層108はさらに、例えば、層108内に所望の歪みを得るように濃度を制御できるゲルマニウムや炭素などの歪み誘起ドーパントを含むように成長させてもよい。
エピタキシャルシリコンを含む材料層108は、特定のデバイス設計や用途に所望される厚みに成長させることができる。例示の実施形態では、エピタキシャルシリコンを含む材料層108は、約30nm〜約50nmの範囲の厚みにまで成長する。エピタキシャルシリコンを含む材料層108の表面120にはフォトレジスト126が塗布され、エピタキシャルシリコンを含む材料層108の一部を露出するようにパターニングされる。
図2を参照すると、エピタキシャルシリコンを含む材料層108の露出部分は、表面120から層108にまで延びるトレンチ112を形成するようにエッチングされ、SOI層106が露出される。トレンチはサイドウォール124と、SOI層106の上面でもある底面122を備えて形成される。エピタキシャルシリコンを含む材料層108は、例えばHBr/OおよびCl化学剤を用いた反応性イオンエッチング(RIE:Reactive Ion Etching)により異方性エッチングされる。一例示的実施形態では、トレンチ112を形成後、SOI層をさらに薄くするようにエッチングを継続してもよい。次いで、フォトレジスト126が除去される。
本発明の例示的実施形態によれば、上記方法は、図3に例示しているように、トレンチ112のサイドウォール124と底面122に沿って界面層114を形成することで継続する。界面層114は、熱成長した二酸化シリコンの層、あるいは、(図示しているように)他の形態では、酸化シリコン、窒化シリコンなどの蒸着されたインシュレータであってもよい。蒸着されたインシュレータは、例えば、化学気相蒸着(CVD)、低圧化学気相蒸着(LPCVD)、あるいはプラズマエンハンスト化学気相蒸着(PECVD)により蒸着されてよい。界面層114の厚みは、好適には約10nm以下であるが、現実の厚みは実装される回路のトランジスタの用途に基づいて決定することができる。一例示的実施形態では、界面層114の厚みは約0.5nmである。
図4を参照すると、界面層114とは異なるエッチング特性を有する誘電材料からなるブランケット層128は、界面層114を覆うように蒸着される。例えば、界面層114が二酸化シリコンであれば、層128は窒化シリコン、あるいは酸窒化シリコンであってよい。界面層114をエッチング停止層として使用することで、誘電材料の層128が、例えばCHF、CHF、あるいはSF化学剤を用いたRIEにより異方性エッチングされ、図5に示すようにサイドウォールの周りにスペーサ130が形成される。界面層114と同様に、スペーサ130も、実装される回路のトランジスタ100の用途に基づいて決定される厚みで形成される。具体的には、スペーサ130の厚みは、その後層108に形成されるソース/ドレイン領域(以下に詳述する)と、その後トレンチ112内に形成されるゲート電極(以下に詳述する)との間の寄生容量を最小限に抑える厚みである。一例示的実施形態では、スペーサ130の厚みは約10〜約20nmである。
図6を参照すると、ゲート絶縁体材料の層132は、トレンチ112内に、さらに、スペーサ130及び露出された界面層114を覆うように共形に蒸着される。ゲート絶縁体材料は、酸化シリコン、窒化シリコンなどのインシュレータであってよい。本発明の好適な実施形態では、ゲート絶縁体材料は、高誘電率(「high−k材料」)を有する絶縁材料である。本文に使用されているように、「high−k材料」あるいは「高誘電率材料」なる用語は、SiOの誘電率(約3.9)以上の誘電率を有する誘電材料を指す。
このhigh−k材料は、例えば、CVD、LPCVD、PECVD、準大気圧化学気相蒸着(SACVD:Semi-Atomospheric Chemical Vapor Deposition)あるいは原子層蒸着(ALD:Atomic Layer Deposition)によって、周知の方法で蒸着することができる。MOSトランジスタ100を形成するために用いられるhigh−k材料の例としては、酸化アルミニウム(Al)、酸化ジルコニウム(ZrO)、酸化ハフニウム(HfO)、酸化ランタン(La)、酸化イットリウム(Y)、酸化チタン(TiO)などの二元金属酸化物とそれらのケイ酸塩およびアルミン酸塩、酸窒化アルミニウム(AlON)、酸窒化ジルコニウム(ZrON)、酸窒化ハフニウム(HfON)、酸窒化ランタン(LaON)、酸窒化イットリウム(YON)、などの金属酸窒化物とそれらのケイ酸塩およびアルミン酸塩、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム(BST:barium strontium titanate)、チタン酸鉛、チタン酸ジルコニウム酸鉛(lead zirconate titanate)、チタン酸ジルコン酸ランタン鉛(lead lanthanum zirconate titanate)、チタン酸バリウムランタン(barium lanthanum titanate)、チタン酸バリウムジルコニウム(barium zirconium titanate)などのチタン系材料を含むペロブスカイト型酸化物、ニオブ酸マグネシウム鉛(lead magnesium niobate)、ニオブ酸リチウム、タンタル酸リチウム、ニオブ酸カリウム、タンタル酸ストロンチウムアルミニウム(strontium aluminum tantalate)、およびニオブ酸カリウムタンタル(potassium tantalum niobate)などのニオブ酸塩あるいはタンタライト系材料、ニオブ酸バリウムストロンチウム(barium strontium niobate)、ニオブ酸バリウム鉛(lead barium niobate)、ニオブ酸チタンバリウム(barium titanium niobate)などのタングステンブロンズ系材料、および、タンタル酸ストロンチウムビスマス(strontium bismuth tantalate)および チタン酸ビスマスなどの二層ペロブスカイト系材料(bi-layered perovskite system material)、およびこれらを組合せたもの、が挙げられるが、これらに限定されるものではない。
ゲート絶縁体材料層132の厚みは、実装される回路のトランジスタの用途に基づいて決定される。例えば、高性能論理デバイスでMOSトランジスタ100が使用されるのであれば、ゲート絶縁体材料層132の厚みは、約1.5nm〜約2nmであってよい。
ゲート電極材料の層134は、ゲート絶縁材料層132を覆うように共形に蒸着される。本発明の一例示的実施形態では、ゲート電極材料は、例えば、窒化チタン、あるいは、金属シリサイドなどの金属を含む材料を含む。別の例示的実施形態では、ゲート電極材料は多結晶シリコンを含む。層134に対して選択される材料は、適切な、MOSトランジスタ100のしきい電圧を供給するように、適切な仕事関数を有している必要がある。材料はそれ自体で形成されてもよいし、あるいは、トランジスタの所要のしきい電圧を設定できる適切な不純物ドーピングで形成されてもよい。ゲート電極材料層134の厚みは、実装される回路のトランジスタの用途に基づいて決定される。一例示的実施形態では、ゲート電極材料層134の厚みは約5nm〜約15nmである。
本発明の例示的実施形態によれば、ゲート電極材料層134を覆うようにキャップ層136が蒸着される。ゲート電極材料134が金属あるいは金属シリサイドから形成される場合のような一例示的実施形態によれば、キャップ層は多結晶シリコンから形成される。この多結晶シリコンは、シランの水素還元によるLPCVDにより蒸着することができる。好適には、キャップ層はトレンチ112を充填するものであるが、必要に応じて膜厚をより薄く蒸着してもよい。一例示的実施形態では、キャップ層の厚みは約50nm〜約70nmの範囲の値である。ゲート電極材料層134が多結晶シリコンから形成されている場合は、キャップ層136を形成するステップを省いてもよいことはわかるであろう。
図7を参照すると、ゲート電極材料層134と、キャップ層136がある場合はキャップ層とを蒸着後に、エピタキシャルシリコンを含む材料層108の表面120を覆ういずれの余剰材料も除去され、これにより、トレンチ112内に、ゲート絶縁体138とその上に形成されるゲート電極140とを含むゲートスタック148が形成される。材料は、適切なエッチングにより、あるいは好適には化学機械平坦化(CMP:Chemical Mechanical Planarization)により除去することができる。
層108の表面120が露出された後、高濃度ドープされ、離間された2つのソース/ドレイン領域116と118とが層108内に形成され、その間にはトレンチ112が設けられる。このソース/ドレイン領域116および118は、例えばドーパントイオンのイオン注入(矢印142で示す)とその後の熱アニーリングによって、エピタキシャルシリコンを含む材料層108を周知の方法で適切に不純物ドーピングすることによって形成される。ゲートスタック148、スペーサ130、界面層114、およびキャップ層136がある場合はキャップ層136を注入マスクとして使用することにより、ソース/ドレイン領域116、118がこれらにセルフアライン(自己整合)する。熱アニーリングの時間と温度とは、所望するソース/ドレイン領域の深度により決定される。
本発明の好適な実施形態では、ソース/ドレイン領域116と118とは、層108を通って、ほぼキャップ層136の深度(双方向矢印146で示す)である深度(双方向矢印144で示す)にまで延びる。ソース/ドレイン領域を形成する間に、多結晶シリコンキャップ層136も不純物ドープされる。深い、高濃度ドープされたソース/ドレイン領域116、118がエピタキシャルシリコンを含む材料層108の一部まで延び、残りの、より軽い濃度でドープされた層108部分がソース/ドレイン拡張部として機能するので、SOI層106を通って、ドープされた層108の間のゲートスタック148の下にチャネル領域が形成される。したがって、例えばキャップ層136を通ってゲート電極140に電位がかけられる場合、チャネル領域150はMOSトランジスタ100の動作に対して反転する。
したがって、MOSトランジスタ100のゲートスタック148は、トレンチ112内のSOI層106を覆うように、さらに、エピタキシャルシリコンを含む材料層108の2つのソース/ドレイン領域116、118の間に形成される。この点において、MOSトランジスタ100を形成する間にSOI層106に露出されるエッチングケミストリは、ゲートスタック148を形成するために用いられるアグレッシブなエッチングではなくむしろ、エピタキシャルシリコンを含む材料層108内にトレンチ112を形成するために用いられる実質的にあまりアグレッシブでないエッチングである。この、あまりアグレッシブでないエッチングは、容易かつ効率的に制御することができるので、エッチングプロセスの間、SOI層106の消費を最小に抑えることができる。
本発明の前述の詳細な説明では少なくとも1つの例示的実施形態を示してきたが、数多くのバリエーションが存在することは明らかであろう。さらに、例示的実施形態は単に例を示すものであり、本発明の範囲、応用性あるいは構造をいかようにも制限する意図はないことは明らかであろう。むしろ、前述の詳細な説明は、当業者たちにとって本発明の例示的実施形態を実装するための便利なロードマップとなるものであり、添付の特許請求の範囲とそれらの法的等価物において述べられているような発明の範囲から逸れることなく例示的実施形態に記載された要素の機能および配置を様々に変更してもよいことは分かるであろう。

Claims (10)

  1. MOSトランジスタ(100)の製造方法であって、
    埋め込み絶縁層(104)を覆うシリコン層(106)を設けるステップと、
    前記シリコン層を覆うように、シリコンを含む材料層(108)をエピタキシャル成長させるステップと、
    前記シリコンを含む材料層内にトレンチ(112)をエッチングし、前記シリコン層を露出させるステップと、
    前記トレンチ内に、ゲート絶縁体(138)とゲート電極(140)とを含むMOSトランジスタゲートスタック(148)を形成するステップと、
    前記MOSトランジスタゲートスタックを注入マスクとして使用して、前記シリコンを含む材料層内に導電性決定型イオンを注入するステップ(142)と、を含む、方法。
  2. 前記シリコン層(106)を設けるステップは、厚みが約6nm以下のシリコン層を設けるステップを含む、請求項1記載の方法。
  3. 前記シリコンを含む材料層(108)をエピタキシャル成長させるステップは、歪み誘起ドーパントの存在下で前記シリコンを含む材料層をエピタキシャル成長させるステップを含む、請求項1記載の方法。
  4. 前記シリコンを含む材料層(108)をエピタキシャル成長させるステップは、導電性決定型ドーパントの存在下で前記シリコンを含む材料層をエピタキシャル成長させるステップを含む、請求項1記載の方法。
  5. 前記MOSトランジスタゲートスタック(148)を形成するステップは、
    前記トレンチ内前記シリコン層(106)を覆うように誘電材料(132)を蒸着するステップと、
    前記誘電材料を覆うように仕事関数材料(134)を蒸着するステップと、を含む請求項1記載の方法。
  6. 前記誘電材料(132)を蒸着するステップは、高誘電率の誘電材料を蒸着するステップを含む、請求項5記載の方法。
  7. 前記トレンチ(112)のエッチングステップ後に、前記トレンチ内に界面層(114)を形成するステップをさらに含む、請求項1記載の方法。
  8. 前記トレンチ(112)のエッチングステップ後に、前記トレンチのサイドウォール(124)の周りにスペーサ(130)を形成するステップをさらに含む、請求項1記載の方法。
  9. 前記仕事関数材料(134)の蒸着ステップ後に、キャップ層(136)を蒸着するステップをさらに含む、請求項1記載の方法。
  10. 前記キャップ層(136)を蒸着するステップは、多結晶シリコン層を蒸着するステップを含む、請求項9記載の方法。
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