JP2001274389A

JP2001274389A - 半導体装置およびその製造方法

Info

Publication number: JP2001274389A
Application number: JP2000089286A
Authority: JP
Inventors: Junji Yagishita; 淳史八木下; Toshihiko Iinuma; 俊彦飯沼
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-03-28
Filing date: 2000-03-28
Publication date: 2001-10-05

Abstract

(57)【要約】【課題】ＭＯＳトランジスタのエクステンションの接合
深さを容易に浅くできるプロセスを実現すること。【解決手段】シリコン基板１上に多結晶シリコン膜４を
形成し、その上に通常通りにダミーゲート７，８、ゲー
ト側壁絶縁膜９を形成する。次にダミーゲート７，８、
ゲート側壁絶縁膜９をマスクに用いてイオン注入を行
い、通常とは逆に深いソース／ドレイン領域１１ｐ，１
１ｎを先に形成する。この後、深いソース／ドレイン領
域１１ｐ，１１ｎ中の不純物を活性化するための高温熱
処理を行う。このとき、ソース／ドレイン領域１１ｐ，
１１ｎ中の不純物が多結晶シリコン膜４を介してゲート
側壁絶縁膜９下の基板表面に固相拡散し、非常に浅く急
峻な濃度プロファイルを持つエクステンション１３ｐ，
１３ｎが形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳトランジス
タに特徴がある半導体装置およびその製造方法に関す
る。

【０００２】

【従来の技術】近年の半導体素子の微細化の進行は著し
く、ＭＰＵ等の高速動作を目的としたＬＯＧＩＣ系ＭＯ
Ｓ型ＦＥＴ素子におけるゲート長（Ｌｇ）は、Ｉｎｔｅ
ｒｎａｔｉｏｎａｌＴｅｃｈｎｏｌｏｇｙＲｏａｄ
ｍａｐｆｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ（ＩＴＲ
Ｓ）１９９９Ｅｄｉｔｉｏｎによれば、西暦２０００
年には１２０ｎｍ、２００１年には１００ｎｍに達しよ
うとしている。

【０００３】このようなゲート長の縮小に伴い、ゲート
絶縁膜も薄膜化する必要があり、前述のＩＴＲＳによれ
ば、ゲート長１００ｎｍの世代においてはシリコン酸化
膜換算で１．５から１．９ｎｍの非常に薄いゲート絶縁
膜が求められるようになる。

【０００４】このように非常に薄いゲート絶縁膜を単純
にシリコン酸化膜ベースの絶縁膜で形成するとトンネル
電流によるリーク電流が増大してしまう。そのため、シ
リコン酸化膜よりも誘電率の高い、ＢＳＴＯ膜やＴａ₂
Ｏ₅膜などの高誘電体膜を用いる必要が生じてくる。し
かし、高誘電体膜は耐熱性が低いために、従来の半導体
プロセスとの適合性はあまり良くない。

【０００５】このような利点と欠点を持っている高誘電
体膜を有効に利用できる、新しい構造のＭＯＳトランジ
スタとして、ダマシンゲート構造のＭＯＳトランジスタ
が大きな注目を集めている。

【０００６】なぜなら、ダマシンゲート構造のＭＯＳト
ランジスタは、ソース／ドレイン領域の活性化のための
高温熱処理（アニール）を終えてから、ゲート絶縁膜、
ゲート電極を形成することができるからである。さら
に、ゲート電極としてメタルゲート電極を容易に利用で
きるという利点もある。

【０００７】図１８は、この種のＭＯＳトランジスタの
製造方法（ダミーゲートプロセス）を示す工程断面図で
ある。

【０００８】まず、図１８（ａ）に示すように、シリコ
ン基板１０１の表面にトレンチを形成し、このトレンチ
をシリコン酸化膜等の絶縁膜１０２で埋め込むことによ
り、ＳＴＩ（Shallow Trench Isolation）による素子分
離を行う。

【０００９】次に図１８（ｂ）に示すように、シリコン
基板１０１のＭＯＳトランジスタ形成領域に不純物イオ
ンを注入し、アニールを行うことによって、ウェル１０
３を形成する。

【００１０】ｐチャネルＭＯＳトランジスタを形成する
場合、リン等のｎ型不純物イオンを注入し、ｎ型ウェル
を形成する。ｎチャネルＭＯＳトランジスタを形成する
場合、硼素等のｐ型不純物イオンを注入し、ｐ型ウェル
を形成する。また、ＣＭＯＳトランジスタを形成する場
合、ｎ型ウェルおよびｐ型ウェルを形成する。

【００１１】次に図１８（ｃ）に示すように、シリコン
基板１０１の表面にダミーゲート絶縁膜１０４としての
シリコン酸化膜を熱酸化により形成し、ダミーゲート絶
縁膜１０４上にダミーゲート電極１０５となる多結晶シ
リコン膜を堆積し、この多結晶シリコン膜をパターニン
グしてダミーゲート電極１０５を形成し、続いてソース
／ドレイン形成予定領域のダミーゲート絶縁膜１０４を
除去し、ダミーゲート電極１０５およびウェル１０３の
表面を酸化してシリコン酸化膜１０６を形成し、ダミー
ゲート電極１０５をマスクにして不純物イオンをウェル
１０３の表面に注入し、熱処理を行ってエクステンショ
ン（低不純物濃度で浅い拡散領域）１０７を形成する。
エクステンション１０７は、ソース／ドレイン領域の一
部を構成する。

【００１２】次に図１８（ｄ）に示すように、ゲート側
壁絶縁膜１０８となるシリコン窒化膜を全面に堆積し、
ＲＩＥ（Reactive Ion Etching）等の異方性エッチング
による全面エッチングを行ってゲート側壁絶縁膜１０８
を形成した後、ゲート側壁絶縁膜１０８およびダミーゲ
ート電極１０５をマスクにして不純物イオンをウェル１
０３の表面に注入し、熱処理を行ってソース／ドレイン
領域の高不純物濃度で深い領域１０９を形成する。

【００１３】次に図１８（ｅ）に示すように、層間絶縁
膜１１０となるシリコン酸化膜等の絶縁膜を全面に堆積
した後、ダミーゲート電極１０５の上面が露出するまで
上記絶縁膜の表面をＣＭＰ（Chemical Mechanical Poli
shing）により研磨して、表面を平坦化する。

【００１４】次に図１８（ｆ）に示すように、ダミーゲ
ート電極１０５をＣＤＥ等の等方性エッチングにより除
去して開口部（ゲート溝）を形成した後、このゲート溝
の底面に露出するダミーゲート絶縁膜１０４をフッ酸系
の溶液を用いたウエットエッチング処理により除去す
る。

【００１５】次に図１８（ｇ）に示すように、ゲート溝
の底面（シリコン基板１０１の露出面）を熱酸化して、
ゲート溝の底面にゲート絶縁膜（熱酸化膜）１１１を形
成する。好ましくは、窒化性ガスを併用して、ゲート溝
の底面にシリコン酸窒化膜を形成したり、あるいはＴａ
₂Ｏ₅等の高誘電体膜をＣＶＤ法により堆積してゲート
絶縁膜を形成する。

【００１６】最後に、図１８（ｈ）に示すように、メタ
ルゲート電極１１２となるＷ膜等の金属膜をゲート溝を
埋め込む膜厚でもって全面に堆積した後、ゲート溝の外
部の不要な金属膜をＣＭＰにより除去して、メタルゲー
ト電極１１２を形成する。通常は、上記金属膜を堆積す
る前に、反応防止層として例えばチタン窒化膜をＣＶＤ
法により堆積する。

【００１７】このようなダミーゲートプロセスを用いれ
ば、高温熱処理であるアニールが必要なソース／ドレイ
ン領域１０７，１０９を、メタルゲート電極１１２より
も先に形成できるので、メタルゲート電極１１２を形成
した後の熱工程を４５０℃以下に低温化できる。したが
って、微細化には有利ではあるが、熱耐性に乏しいメタ
ルゲート電極や高誘電体材料からなるゲート絶縁膜１１
１をＭＯＳトランジスタに適用することが容易になる。

【００１８】ところで、ＭＯＳトランジスタのゲート長
を縮小する際には、同時にソース／ドレイン領域のエク
ステンションの接合深さをより浅くする必要がある。な
ぜならば、エクステンションの浅接合化なしにゲート長
の縮小のみを行うと、トランジスタ特性に短チャネル効
果という素子特性の劣化現象が生じてしまうためであ
る。

【００１９】特にゲート長が１００ｎｍ以下の世代にな
ると、エクステンションの接合深さは、５０〜３０ｎｍ
以下という、非常に浅いものが求められるようになる。
上述したダマシンゲートプロセスにおいても、エクステ
ンション１０７の形成には、通常のＭＯＳトランジスタ
のプロセスと同様に、イオン注入技術およびアニール技
術を用いる必要がある。

【００２０】しかしながら、従来のイオン注入技術およ
びアニール技術では、ゲート長が１００ｎｍ以下の世代
に必要とされる非常に浅い不純物拡散層を形成すること
は困難である。

【００２１】このようなイオン注入技術およびアニール
技術によって、非常に浅い不純物拡散層を形成するため
に、イオン注入エネルギーの低エネルギー化およびアニ
ール工程の高温・短時間化が押し進められてきた。

【００２２】しかしながら、接合深さを浅くする目的
で、イオン注入エネルギーを下げていくと、イオン注入
時にシリコン基板中に発生する欠陥層や格子間シリコン
原子などによる不純物原子の増速拡散や、基板表面に注
入した不純物の外方拡散などによる不純物濃度の低下等
の影響が大きくなり、所望の拡散層を得ることは困難に
なっていく。

【００２３】特にゲート長が１００ｎｍ以下の世代にな
ると、前述のように接合深さが５０ｎｍ以下のエクステ
ンションの形成が求められるようになり、このように非
常に浅いエクステンションを、イオン注入の加速エネル
ギーの低減化とアニールの高温・短時間化だけで形成す
ることは非常に困難である。

【００２４】さらに、これまで提案されているダマシン
プロセスには、以下のような問題もあった。

【００２５】エクステンション１０７の接合深さが浅く
なるのに伴って、エクステンション１０７を形成するた
めのイオン注入におけるイオン注入エネルギーの低下が
進んでいるため、ソース／ドレイン形成予定領域上のダ
ミーゲート絶縁膜１０４を除去したり、あるいは薄くす
ることが必要となっている。

【００２６】ソース／ドレイン領域上のダミーゲート絶
縁膜１０４を除去する際には、等方性エッチングを用い
る。そのため、図１９（ａ）に示すように、ダミーゲー
ト電極１０５の周縁部下のダミーゲート絶縁膜１０４が
エッチングされ、その結果として窪み１１３が発生しや
すい。ダミーゲート絶縁膜１０４がシリコン酸化膜の場
合、等方性エッチングには、例えばＨＦ溶液を用いたウ
エットエッチングが用いられる。

【００２７】イオン注入によりエクステンション１０７
を形成した後、ゲート側壁絶縁膜１０８の形成工程に進
むが、窪み１１３が存在していると、図１９（ｂ）に示
すように、窪み１１３にもゲート側壁絶縁膜側壁１０８
が形成される。その後、層間絶縁膜１１０を形成し、ダ
ミーゲート電極１０５を等方性エッチング法により除去
する。

【００２８】ここで、ゲート側壁絶縁膜１０８がダミー
ゲート電極１０５とエッチング選択比が取れない場合、
例えばゲート側壁絶縁膜１０８の材料がＳｉ₃Ｎ_{4 、}ダ
ミーゲート電極１０５の材料がポリＳｉの場合、等方性
エッチングとしてＣＤＥを用いた場合、図１９（ｃ）に
示すように、ダミーゲート電極１０５が除去されると同
時に、ゲート溝の底面のゲート側壁絶縁膜１０８が除去
され、シリコン基板１０１の表面を被っている薄いシリ
コン酸化膜１０６が露出してしまう。

【００２９】ダミーゲート電極１０５を除去するための
ＣＤＥの条件は、例えば、エッチングガス：ＣＦ₄とＯ
₂の混合ガス、温度：室温、圧力：３０〜５０［Ｐ
ａ］、パワー：５００〜１０００［Ｗ］である。

【００３０】このままＣＤＥを続けると、薄いシリコン
酸化膜１０６の一部または全てが除去され、シリコン基
板１０１の表面がエッチングされ、表面が荒れるという
問題が起こる。

【００３１】また、ゲート側壁絶縁膜１０８がダミーゲ
ート絶縁膜１０４とエッチング選択比が取れない場合、
例えばゲート側壁絶縁膜１０８およびダミーゲート絶縁
膜１０４の材料がともにＳｉＯ₂の場合、図１９（ｄ）
に示すように、ダミーゲート絶縁膜１０４と同時にゲー
ト側壁絶縁膜１０８も除去されてしまう。その結果、ゲ
ート長が広がり、素子特性が劣化するという問題が起こ
る。

【００３２】また、ゲート長を短くする技術として、図
１９（ｃ）の工程後に、図１９（ｅ）に示すように、ゲ
ート溝の内壁側面にさらにゲート側壁絶縁膜１１４を形
成してから、界面層１１５、ゲート絶縁膜（高誘電体
膜）１１１、メタルゲート電極１１２等を形成する方法
が知られている。

【００３３】しかし、ゲート側壁絶縁膜１１４の横方向
の寸法の制御が困難であるため、ソース／ドレイン領域
のエクステンション１０７とメタルゲート電極１１２と
の間にオフセット（Ｇ−Ｓ／Ｄ間オフセット）が生じ易
く、素子特性の劣化が起こり易いという問題があった。

【００３４】

【発明が解決しようとする課題】上述の如く、ダマシン
ゲート構造のＭＯＳトランジスタは、ゲート絶縁膜とし
て高誘電体膜、ゲート電極としてメタルゲート電極を容
易に利用できるという優れた面を持っていたが、エクス
テンションの接合深さを浅くすることが困難であるとい
う問題があった。

【００３５】また、エクステンションの接合深さが浅く
なるのに伴って、エクステンションを形成するためのイ
オン注入におけるイオン注入エネルギーの低下が進み、
ソース／ドレイン形成予定領域上のダミーゲート絶縁膜
を除去することなどが必要となっている。

【００３６】しかし、ダミーゲート絶縁膜の除去の際
に、メタルゲート電極の周縁部下に窪みが発生しやす
く、この窪みによって、後工程のダミーゲート電極の除
去工程で、基板表面の荒れ、ゲート長の増大が発生する
という問題があった。

【００３７】また、ゲート長を短くするために、ゲート
溝の内面側壁にゲート側壁絶縁膜を形成する技術が知ら
れているが、エクステンション・ゲート電極との間にオ
フセットが生じやすく、素子特性の劣化が起こり易いと
いう問題があった。

【００３８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、微細化に有利なエクス
テンションを持ったＭＯＳトランジスタを備えた半導体
装置およびその製造方法を提供することにある。

【００３９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。すなわち、上記目的を達成するため
に、本発明（請求項１）に係る半導体装置は、半導体基
板上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極の側壁に形成された側壁絶縁膜と、この
側壁絶縁膜と前記半導体基板との間に形成された多結晶
半導体膜と、この多結晶半導体膜下の前記半導体基板の
表面に形成され、ソース／ドレイン領域の一部を構成す
る拡散領域とを備えていることを特徴とする。

【００４０】このような構成であれば、本発明（請求項
１０）に係る半導体装置の製造方法により、エクステン
ションとしてのソース／ドレイン領域を固相拡散により
形成できるので、エクステンションの接合深さを容易に
浅くできる。また、自己整合的に形成できるので、合わ
せずれもない。

【００４１】また、本発明（請求項５）に係る他の半導
体装置は、半導体基板上にゲート絶縁膜を介して形成さ
れたゲート電極と、このゲート電極の側壁に形成され、
かつ下面が前記半導体基板の表面から離れて形成された
第１の側壁絶縁膜と、この第１の側壁絶縁膜の側壁に形
成され、かつ前記第１の側壁絶縁膜の下面と前記半導体
基板の表面との間を埋め込むように形成された不純物を
含む第２の側壁絶縁膜と、この第２の側壁絶縁膜と前記
ゲート絶縁膜との境界下の前記半導体基板の表面を含む
領域に形成され、ソース／ドレイン領域の一部を構成す
る、前記不純物を含む拡散領域とを備えていることを特
徴とする。

【００４２】このような構成であれば、本発明（請求項
１２）に係る半導体装置の製造方法により、イオン注入
を用いた従来方法よりも、よりゲート電極に近い領域に
までエクステンションとしての拡散領域を形成できるの
で、エクステンション・ゲート電極との間にオフセット
が発生しにくくなる。

【００４３】また、本製造方法を改良すれば、すなわち
本発明（請求項１３）に係る半導体装置の製造方法によ
れば、ダミーゲート電極およびダミー絶縁膜の除去工程
で、基板表面の荒れおよびゲート長の増大の原因となる
エッチングの発生を防止できるようになる。

【００４４】本発明の上記ならびにその他の目的と新規
な特徴は、本明細書の記載および添付図面によって明ら
かになるであろう。

【００４５】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。

【００４６】（第１の実施形態）図１および図２は、本
発明の第１の実施形態に係る半導体装置の製造方法を示
す工程断面図である。

【００４７】まず、図１（ａ）に示すように、シリコン
基板１のｐチャネルＭＯＳ形成予定領域にリン等のｎ型
不純物を、ｎチャネルＭＯＳ形成予定領域に硼素等のｐ
型不純物をイオン注入によって導入した後にアニールを
行うことにより、ｐ型ウェル２およびｎ型ウェル３を形
成する。

【００４８】次に例えば塩酸と過酸化水素水の混合溶液
による処理によって、図示しない厚さ０．５〜１ｎｍ程
度の非常に薄いシリコン酸化薄膜をシリコン基板１の表
面に形成した後、図１（ｂ）に示すように、厚さ３０ｎ
ｍ程度の薄い多結晶シリコン膜４を全面に堆積する。

【００４９】次に図１（ｃ）に示すように、シリコン基
板１および多結晶シリコン膜４をエッチングしてトレン
チを形成し、このトレンチをシリコン酸化膜等の絶縁膜
５で埋め込むことにより、ＳＴＩによる素子分離を行
う。

【００５０】次に図１（ｄ）に示すように、多結晶シリ
コン膜４の表面を熱酸化してダミーゲート酸化膜（熱酸
化膜）６を形成した後、多結晶シリコン膜を全面に堆積
し、この多結晶シリコン膜をパターニングしてダミーゲ
ート電極７を形成する。

【００５１】次に図１（ｅ）に示すように、薄いシリコ
ン酸化膜８をＣＶＤ法により全面に堆積した後、ゲート
側壁絶縁膜９となるシリコン窒化膜をＣＶＤ法により全
面に堆積し、上記シリコン窒化膜をＲＩＥ等の異方性エ
ッチングにより全面エッチングして、ゲート側壁絶縁膜
９を形成する。

【００５２】次に図１（ｆ）に示すように、ｎチャネル
ＭＯＳ形成予定領域をレジスト１０で被った後、ｐチャ
ネルＭＯＳ形成予定領域に硼素等のｐ型不純物のイオン
を選択的に注入し、不純物濃度が比較的高く、深いｐ型
ソース／ドレイン領域１１ｐを自己整合的に形成する。
従来方法では深いソース／ドレイン領域をエクステンシ
ョンの後に形成するが、本発明で順序が逆になる。

【００５３】次に図２（ｇ）に示すように、レジスト１
０を剥離し、同様な方法で、ｎチャネルＭＯＳ形成領域
に、不純物濃度が比較的高く、深いｎ型ソース／ドレイ
ン領域１１ｎを自己整合的に形成する。

【００５４】ここで、図１（ｆ）、図２（ｇ）の工程
で、イオン注入によってシリコン基板１に形成された結
晶欠陥を回復するための５５０℃程度以下の熱処理は行
うが、不純物活性化のための高温（９００℃以上）の熱
処理は行わない。

【００５５】次に図２（ｈ）に示すように、層間絶縁膜
１２となるシリコン酸化膜等の絶縁膜を全面に堆積した
後、ダミーゲート電極７の上面が露出するまで全面をＣ
ＭＰにより研磨して層間絶縁膜１２を形成するととも
に、表面を平坦化する。

【００５６】次に図２（ｉ）に示すように、ダミーゲー
ト電極７をＣＤＥ等の等方性エッチングにより除去して
ゲート溝を形成し、このゲート溝の底面に露出するダミ
ーゲート酸化膜６およびその下の図示しないシリコン酸
化薄膜をフッ酸系のエッチング処理によりエッチング除
去した後、ＲＩＥ等の異方性エッチングにより、ゲート
溝の底面に露出する多結晶シリコン膜４を除去し、ウェ
ル２，３の表面を露出させる。

【００５７】次に、ＮＯガス等を用いた熱酸窒化によ
り、ゲート溝の底面に露出するウェル２，３の表面およ
びゲート溝の側面に露出する多結晶シリコン膜４の側面
に厚さ１ｎｍ以下のシリコン酸窒化薄膜（不図示）を形
成する。

【００５８】次に、不純物活性化のための高温短時間の
熱処理（例えば９５０℃、１０秒のランプアニール処
理）を行うことで、ｐ型およびｎ型ソース／ドレイン領
域１１ｐ，１１ｎ内の不純物イオンを活性化させる。

【００５９】このとき、上記シリコン酸窒化薄膜はｎ型
ソース／ドレイン領域１１ｎ内の不純物イオンの外方拡
散を防止し、不純物イオンは多結晶シリコン膜４中のシ
リコン結晶粒界を急速に拡散して多結晶シリコン膜４中
に均一に分布するとともに、多結晶シリコン膜４直下の
シリコン基板１の表面に固相拡散し、その結果として図
２（ｊ）に示すように、非常に浅く急峻な濃度プロファ
イルを持つｎ型およびｐ型エクステンション１３ｎ，１
３ｐ（不純物濃度が比較的低く、浅いソース／ドレイン
領域）を自己整合的に形成できる。

【００６０】また、９００℃以上の高温の熱処理工程に
よって、多結晶シリコン膜４とシリコン基板１の界面に
存在していた、図示しない０．５〜１ｎｍ程度のシリコ
ン酸化薄膜は、凝集してしまう。すなわち、複数の酸化
物（絶縁体）が分散して存在することになる。そのた
め、多結晶シリコン膜４と各ソース／ドレイン領域１１
ｎ，１１ｐ，１３ｎ，１３ｐとの間のコンタクト抵抗
は、それぞれ十分に低くなる。なお、凝集が起こらない
ように、低温プロセスを用いた場合、シリコン酸化薄膜
をそのまま一つの膜の形で残すことが可能である。この
場合、膜厚自身は非常に薄いので、大きな問題とはなら
ない。

【００６１】最後に、図２（ｌ）に示すように、ゲート
絶縁膜１４となるタンタル酸化膜（Ｔａ₂Ｏ₅膜）等の
高誘電体膜、メタルゲート電極１５となるＷ膜等の金属
膜を全面に順次堆積した後、ゲート溝の外部の不要な高
誘電体膜および金属膜をＣＭＰにより除去して、ゲート
絶縁膜１４、メタルゲート電極１５を形成する。上記金
属膜を堆積する前に、高誘電体膜上に反応防止膜として
例えばチタン窒化膜をＣＶＤ法で堆積することが好まし
い。

【００６２】以上述べたように本実施形態では、多結晶
シリコン膜４からの固相拡散によってｎ型およびｐ型エ
クステンション１３ｎ，１３ｐを形成している。そのた
め、イオン注入法で形成する場合に比べて、ｎ型および
ｐ型エクステンション１３ｎ，１３ｐの不純物濃度を容
易に高くでき、かつ接合深さを容易に浅くできる。

【００６３】また、固相拡散を用いることで、結晶欠陥
を全く形成しないでｎ型およびｐ型エクステンション１
３ｎ，１３ｐを形成できる。したがって、イオン注入に
よって形成した場合とは異なり、エクステンションの結
晶欠陥に起因する接合リーク電流の増大を効果的に防止
できるようになる。

【００６４】また、ｎ型およびｐ型エクステンション１
３ｎ，１３ｐ上の多結晶シリコン膜４は、ドレイン電流
の電導機構に寄与するため、ｎ型およびｐ型エクステン
ション１３ｎ，１３ｐにおける寄生抵抗を低減する効果
も持つ。

【００６５】また、本実施形態によれば、イオン注入法
を用いた場合とは異なり、ｎ型およびｐ型エクステンシ
ョン１３ｎ，１３ｐを形成するための２回のフォトリソ
グラフィ工程および２回の低加速イオン注入工程が不要
になり、その結果として装置全体としては工程数を大幅
に削減することが可能となる。

【００６６】（第２の実施形態）図３は、本発明の第２
の実施形態に係る半導体装置の製造方法を示す工程断面
図である。なお、図１および図２と対応する部分には図
１および図２と同一符号を付してあり、詳細な説明は省
略する。また、図１（ｃ）までの工程は同じなので、省
略する。

【００６７】図１（ｃ）の工程の後、図３（ａ）に示す
ように、ダミーゲート絶縁膜となる熱酸化膜６、ダミー
ゲート電極となる多結晶シリコン膜７、シリコン窒化膜
１６を全面に順次堆積する。シリコン窒化膜１６は、後
の工程で、ＣＭＰストッパーとして用いられる。

【００６８】次に図３（ｂ）に示すように、熱酸化膜
６、多結晶シリコン膜７、シリコン窒化膜１６をパター
ニングして、ダミーゲート酸化膜６、ダミーゲート電極
７を形成した後、シリコン酸化膜８、ゲート側壁絶縁膜
９を形成する次に図３（ｃ）に示すように、第１の実施
形態と同様に、ｐ型およびｎ型ソース／ドレイン領域１
１ｐ，１１ｎを形成する。

【００６９】ここで、ｐ型およびｎ型ソース／ドレイン
領域１１ｐ，１１ｎを形成するときのイオン注入でシリ
コン基板１内に形成された結晶欠陥を回復するための５
５０℃程度以下の熱処理は行うが、不純物活性化のため
の高温（９００℃以上）の熱処理は行わない。

【００７０】次にコバルト膜（不図示）を全面に堆積
し、５００℃程度のランプアニール処理を行うことで、
露出した多結晶シリコン膜４の表面とコバルト膜を反応
させ、コバルトモノシリサイド（ＣｏＳｉ）膜を形成
し、未反応のコバルト膜を例えば塩酸と過酸化水素水の
混合液を用いたウエットエッチングにより除去する。

【００７１】その後、再度８００℃程度のランプアニー
ルを行い、図３（ｄ）に示すように、コバルトモノシリ
サイド（ＣｏＳｉ）膜を低抵抗のコバルトダイシリサイ
ド（ＣｏＳｉ₂）膜１７（金属半導体化合物膜）に変化
させる。

【００７２】上記ランプアニール工程において、多結晶
シリコン膜４とシリコン基板１の界面に形成された図示
しない０．５〜１ｎｍ程度のシリコン酸化薄膜は、コバ
ルト原子およびＣｏＳｉ₂の拡散を防止する拡散防止膜
として働く。

【００７３】したがって、多結晶シリコン膜４の膜厚と
コバルトダイシリサイド膜１７の膜厚とが同じになるよ
うに、プロセスを設計することにより、コバルトダイシ
リサイド膜１７とシリコン基板１との界面を非常に平坦
にすることができる。ここでは、多結晶シリコン膜４お
よびコバルトダイシリサイド膜１７の膜厚は、３０ｎｍ
である。

【００７４】また、８００℃程度のランプアニール工程
を行う前の段階で、コバルトモノシリサイド膜に対して
窒素原子のイオン注入（ドーズ量は例えば１×１０¹⁵個
／ｃｍ²）を行っておけば、コバルトダイシリサイド膜
１７の耐熱性を上げることができ、言い換えればコバル
トダイシリサイド膜１７の凝集を防止でき、後の９５０
℃程度のランプアニール工程による抵抗の上昇を防止す
ることができる。

【００７５】次に図３（ｅ）に示すように、層間絶縁膜
１２となるシリコン酸化膜等の絶縁膜を全面に堆積した
後、シリコン窒化膜１６をＣＭＰストッパーに用いて、
ダミーゲート電極７の上面が露出するまで全面をＣＭＰ
により研磨して層間絶縁膜１２を形成するとともに、表
面を平坦化する。

【００７６】次に図３（ｆ）に示すように、シリコン窒
化膜１６を例えば熱燐酸を用いたウエットエッチングに
より除去した後、第１の実施形態と同様に、ダミーゲー
ト電極７、ダミーゲート酸化膜６およびその下の図示し
ないシリコン酸化薄膜を除去し、ｐ型およびｎ型ウェル
２，３の表面を露出させる。

【００７７】この後、ＮＯガス等を用いた熱酸窒化によ
り、ゲート溝の底面に露出するｐ型およびｎ型ウェル
２，３の表面およびゲート溝の側面に露出する多結晶シ
リコン膜４の側面に厚さ１ｎｍ以下のシリコン酸窒化薄
膜（不図示）を形成する。

【００７８】次に図３（ｇ）に示すように、第１の実施
形態と同様に、９５０℃、１秒程度のランプアニール処
理を行うことで、ｐ型およびｎ型ソース／ドレイン領域
１１ｐ，１１ｎの不純物を活性化させるとともに、非常
に浅く急峻な濃度プロファイルを持つｎ型およびｐ型エ
クステンション１３ｎ，１３ｐを自己整合的に形成す
る。

【００７９】また、このときの高温の熱処理工程で、第
１の実施形態と同様に、多結晶シリコン膜４とシリコン
基板１の界面に存在していた図示しないシリコン酸化薄
膜が凝集し、多結晶シリコン膜４とエクステンション１
３ｎ，１３ｐとの間のコンタクト抵抗は、それぞれ十分
に低くなる。また、ソース／ドレイン領域１１ｎ，１１
ｐ上の多結晶シリコン膜の全てがシリサイド化しない場
合にも，同様に、コンタクト抵抗は、それぞれ十分に低
くなる。図には、ソース／ドレイン領域１１ｎ，１１ｐ
上の多結晶シリコン膜の全てがコバルトダイシリサイド
膜１７になっている例が示されている。

【００８０】最後に、図３（ｈ）に示すように、第１の
実施形態と同様に、ゲート絶縁膜１４、メタルゲート電
極１５を埋め込み形成する。

【００８１】本実施形態によれば、第１の実施形態で示
した数々の利点に加えて、ソース／ドレイン１１ｎ，１
１ｐの寄生抵抗低減のために重要なシリサイド膜（ここ
ではコバルダイシリサイド膜１７）の張り付けを、接合
リーク電流の増大を招くことなく行えるようになる。

【００８２】（第３の実施形態）図４は、本発明の第３
の実施形態に係る半導体装置の製造方法を示す工程断面
図である。

【００８３】まず、図４（ａ）に示すように、シリコン
基板２１上にＳｉＯ₂からなるダミーゲート絶縁膜２２
上に、ポリシリコンからなるダミーゲート電極２３、Ｃ
ＭＰストッパーとしてのシリコン窒化膜（Ｓｉ₃Ｎ
₄膜）２４を形成した後、ソース／ドレイン形成予定領
域上のダミーゲート絶縁膜２２をウエットエッチングに
より除去する。

【００８４】このとき、横方向のエッチングにより、ダ
ミーゲート電極２３の周縁部下のダミーゲート絶縁膜２
２は除去され、ダミーゲート電極２３の周縁部下には窪
みが発生する。ここまでは、従来と同じである。

【００８５】次に図４（ｂ）に示すように、不純物を含
んだＳｉＯ₂系の酸化膜２５（例えばＰＳＧ膜：第２の
側壁絶縁膜）を全面に堆積し、窪みを埋め込んだ後、酸
化膜２５中の不純物を固相拡散させ、シリコン基板２１
の表面にエクステンション２６を自己整合的に形成す
る。

【００８６】このとき、拡散源である酸化膜２５が、ダ
ミーゲート電極２３の周縁部下の窪みの中にも存在して
いる。そのため、ダミーゲート電極をマスクにしてイオ
ン注入を行う従来方法に比べて、よりゲート電極に近い
領域にまでエクステンション２６を形成できるので、エ
クステンション・ゲート電極との間にオフセット（Ｇ−
Ｓ／Ｄ間オフセット）が発生しにくくなる。

【００８７】次に図４（ｃ）に示すように、ＳｉＯ₂系
の層間絶縁膜２７（例えばＴＥＯＳ酸化膜）を全面に堆
積した後、シリコン窒化膜２４をＣＭＰストッパーに用
いて、層間絶縁膜２７等をＣＭＰ法により研磨して表面
を平坦にする。

【００８８】次に図４（ｄ）に示すように、シリコン窒
化膜２４をホット燐酸を用いたウエットエッチングで除
去し、続いてダミーゲート電極２３をＣＤＥ法によるエ
ッチングで選択的に除去し、ゲート溝（開口部）を形成
する。

【００８９】このとき、酸化膜２５とダミーゲート電極
２３とは選択比が取れるので、酸化膜２５が薄くなった
り、除去されることはないの、図１９（ｃ）に示したよ
うな基板荒れの問題は起こらない。

【００９０】次に図４（ｅ）に示すように、ゲート長を
短くするために、ゲート溝の内面側壁にＳｉ₃Ｎ₄から
なる絶縁膜（第１の側壁絶縁膜）２８をいわゆる側壁残
し技術により形成した後、ＳｉＯ₂からなるダミーゲー
ト絶縁膜２２を除去し、シリコン基板２１の表面を露出
させる。

【００９１】このとき、Ｓｉ₃Ｎ₄とＳｉＯ₂とはエッ
チング選択比が取れるので、ダミーゲート絶縁膜２２を
選択的にエッチングにより除去できる。したがって、図
１９（ｅ）に示したようなゲート長が長くなるという問
題は起こらない。

【００９２】この後は周知のＣＭＰを用いたダマシンゲ
ートプロセスと同じであり、例えば図４（ｆ）に示すよ
うに、基板表面に熱酸膜２９を形成する工程、Ｔａ₂Ｏ
₅からなるゲート絶縁膜３０、ＴｉＮからなるバリアメ
タル膜３１、Ｗからなるメタルゲート電極３２を形成す
る工程が続く。このときの工程で、層間絶縁膜２７の表
面はＣＭＰにより平坦化され、酸化膜２５の表面と高さ
と同じになる以上のようにして、ダマシンゲート構造の
ＭＯＳトランジスタを形成すると、Ｇ−Ｓ／Ｄ間オフセ
ットおよび基板荒れを招くことなく、ゲート長をリソグ
ラフィ寸法よりも小さくでき（もとのゲート溝の幅より
も狭くでき）、その結果として微細化および高性能化を
図れるようになる。

【００９３】（第４の実施形態）図５〜図１１は、本発
明の第４の実施形態に係る半導体装置の製造方法を示す
断面図である。第３の実施形態では、本発明の要旨を分
かり易くするために、ダマシンゲート構造を簡略化して
説明したが、本実施形態では、ソース／ドレイン領域の
エピタキシャル成長や、ＣｏＳｉ₂貼り付けも行なった
ダマシンゲート構造のトータルインテグレーションにつ
いて述べる。

【００９４】まず、図５（ａ）に示すように、（１０
０）方位のシリコン基板４１の表面にＳＴＩによる素子
分離のための絶縁膜４２₁，４２₂を形成し、次にシリ
コン基板１の表面を熱酸化して厚さ５ｎｍ程度のダミー
ゲート絶縁膜（熱酸化膜）４３を形成する。絶縁膜４２
₂は例えばＴＥＯＳ酸化膜である。

【００９５】次に同図（ａ）に示すように、ダミーゲー
ト電極４４となる厚さ１００ｎｍ程度の多結晶シリコン
膜、反応防止膜およびＣＭＰストッパーとしての厚さ５
０ｎｍ程度のシリコン窒化膜（Ｓｉ₃Ｎ₄膜）４５をＬ
ＰＣＶＤ法により順次堆積した後、これらの積層膜をフ
ォトリソグラフィおよびＲＩＥを用いて加工し、ダミー
ゲート電極４４を形成する。

【００９６】フォトリソグラフィは、ＥＢ露光または光
露光のいずれを用いても良い。図には、ダミーゲート絶
縁膜４３／ダミーゲート電極４４／シリコン窒化膜４５
の積層膜（ダミーゲート）の代表的な高さ寸法、幅寸法
を示してある。

【００９７】次に図５（ｂ）に示すように、ソース／ド
レイン形成予定領域のダミーゲート絶縁膜４３をウエッ
トエッチングにより除去する。このとき、ダミーゲート
電極４４の周縁部下のダミーゲート絶縁膜４３も除去さ
れ、窪みが発生する。

【００９８】次に図６（ｃ）に示すように、厚さ２０ｎ
ｍ程度のＰＳＧ膜４６を全面に堆積し、上記窪みを埋め
込んだ後、ＰＳＧ膜４６中の燐を固相拡散させ、シリコ
ン基板４１の表面にｎ型のエクステンション４７を自己
整合的に形成する。

【００９９】このようにダミーゲート電極４４の周縁部
下の窪みに埋め込んだ、ＰＳＧ膜４６中の燐の固相拡散
によって、エクステンション４７を形成することで、第
３の実施形態で述べたように、Ｇ−Ｓ／Ｄ間オフセット
の発生を防止できる。

【０１００】次に図６（ｄ）に示すように、ダミーゲー
トの側面に厚さ５０ｎｍ程度のＳｉ ₃Ｎ₄ からなるゲー
ト側壁絶縁膜４８を形成した後、ソース／ドレイン形成
予定領域およびシリコン窒化膜４５上のＰＳＧ膜４６を
ＨＦ等を用いたエッチングで除去する。

【０１０１】ここで、ショートチャンネル効果や接合リ
ークの増大を防止するため、エレベーテッド構造のソー
ス／ドレイン領域を形成する。そのために、図７（ｅ）
に示すように、エピタキシャル成長法によりソース／ド
レイン形成予定領域上に厚さ５０ｎｍ程度のエピタキシ
ャルシリコン層（ｅｐ−Ｓｉ層）４９を形成した後、ｅ
ｐ−Ｓｉ層４９および基板表面にＡｓイオンを例えば３
００ｋｅＶ、１×１０ ¹⁵ｃｍ^-2で注入し、１０００℃、
１０秒程度のアニール（ＲＴＡ）を行って、高不純物濃
度の深いｎ型のソース／ドレイン領域５０を形成すると
ともに、ｅｐ−Ｓｉ層４９の抵抗を下げる。

【０１０２】次に図７（ｆ）に示すように、Ｃｕシリサ
イデーションを行って、ｅｐ−Ｓｉ層４９上に厚さ４０
ｎｍ程度のＣｏＳｉ₂膜５１を張り付ける。このとき、
ダミーゲート電極（多結晶シリコン膜）４４の上にはシ
リコン窒化膜４５があるため、ダミーゲート電極４４と
Ｃｕ膜との反応は防止される。したがって、ダミーゲー
ト電極４４上にはＣｏＳｉ₂膜５１は形成されない。

【０１０３】次に図８（ｇ）に示すように、ＣｏＳｉ₂
膜５１上に厚２０ｎｍ程度のシリコン窒化膜５２、厚さ
２００ｎｍ程度の層間絶縁膜（ここではＴＥＯＳ膜を使
用）５３を順次堆積した後、シリコン窒化膜４５をＣＭ
Ｐストッパーに用いて、上記膜５２，５３をＣＭＰ法に
より研磨して表面を平坦にする。

【０１０４】次に図８（ｈ）に示すように、シリコン窒
化膜４５をホットリン酸を用いたウエットエッチングに
より除去する。このとき、ゲート側壁絶縁膜（Ｓｉ₃Ｎ
₄膜）４８、シリコン窒化膜５２も同時にエッチングさ
れるが、微量であり、無視できる。

【０１０５】次に図９（ｉ）に示すように、ダミーゲー
ト電極（多結晶シリコン膜）４４をＣＤＥ法を用いて除
去し、ゲート溝５４を形成する。このとき、ダミーゲー
ト電極４４の下にはダミーゲート絶縁膜（熱酸化膜）４
３とＰＳＧ膜４６があるため、そこでエッチングがスト
ップし、シリコン基板４１の表面がエッチングされるこ
はない。

【０１０６】次に同図９（ｉ）に示すように、ゲート溝
５４の内壁側面に、例えば厚さ２０ｎｍ程度のＳｉ₃Ｎ
₄側壁膜５５を形成する。これにより、ゲート長を両側
合わせて４０ｎｍ縮小することができる。したがって、
リソグラフィの限界寸法よりもさらに微細なＭＯＳトラ
ンジスタを形成でき、駆動力などの性能が向上する。

【０１０７】次に図９（ｊ）に示すように、ダミーゲー
ト絶縁膜（熱酸化膜）４３をＨＦ処理にて除去する。こ
のとき、Ｓｉ₃Ｎ₄側壁膜５５があるため、ゲート長は
広がらずに済む。

【０１０８】次に、ゲート絶縁膜、ゲート電極を形成す
る工程に進むが、すでにソース／ドレイン領域５０（高
不純物濃度で深い拡散層）、エクステンション４７（低
不純物濃度で浅い拡散層）を形成した後なので、今後４
５０℃以上の高温熱処理工程は存在しない。したがっ
て、ゲート絶縁膜の材料として、熱耐性の乏しい高誘電
体や強誘電体（例えばＴａ₂Ｏ₅，ＴｉＯ₂ ，Ｈｆ
Ｏ₂，ＺｒＯ₂，（Ｂａ，Ｓｒ）ＴｉＯ₃等）使用する
ことができ、またゲート電極の材料にはメタル（例えば
ＴｉＮ，Ａｌ，Ｗ，Ｒｕ，Ｐｔ等）を使用することがで
きる。

【０１０９】ここでは、ゲート絶縁膜としてＴａ₂Ｏ₅
膜（高誘電体膜）と、ゲート電極としてＷ膜を用いた場
合について説明する。

【０１１０】そのためには、まず図１０（ｋ）に示すよ
うに、チャネル領域のＳｉ表面に例えば厚さ１ｎｍ以下
の界面層５６を形成した後、ゲート絶縁膜となるＴａ₂
Ｏ₅膜５７をＣＶＤ法により形成する。

【０１１１】ここでは、界面層５６としてＮＯ窒化オキ
シナイトライド膜（ＳｉＯＮ膜）を用いる。界面層５６
としてＳｉＯＮ膜を用いると、Ｔａ₂Ｏ₅膜５７とシリ
コン基板４１との反応や界面層の膜厚増大を防ぐことが
できる。また、Ｔａ₂Ｏ₅の比誘電率は２５程度である
から、界面層５６／Ｔａ₂Ｏ₅膜５７の膜厚（実効的な
ゲート絶縁膜の厚さ）のＳｉＯ₂換算膜厚は１．５ｎｍ
以下となる。

【０１１２】次に同図（ｋ）に示すように、厚さ例えば
５ｎｍ程度のＴｉＮ膜（バリアメタル膜）５８、メタル
ゲート電極となる厚さ例えば３００ｎｍ程度のＷ膜５９
をＣＶＤ法により順次堆積する。

【０１１３】次に図１０（ｌ）に示すように、ゲート溝
５４の外部の不要なＷ膜５９、ＴｉＮ膜５８、Ｔａ₂Ｏ
₅膜５７をＣＭＰ法により除去し、ゲート絶縁膜５７、
メタルゲート電極５９を埋め込み形成する。

【０１１４】この後は、通常のＬＳＩ製造プロセスと同
様であり、図１１に示すように、層間絶縁膜（例えばＴ
ＥＯＳ酸化膜）６０をＣＶＤ法で堆積し、ｅｐ−Ｓｉ層
４９（ソース／ドレイン領域）およびメタルゲート電極
５９に対してのコンタクトホールを層間絶縁膜６０に開
孔し、ｅｐ−Ｓｉ層４９に接続する上層金属配線６１お
よびメタルゲート電極５９に接続する上層金属配線（不
図示）を形成する。上層金属配線６１としては、例えば
Ａｌ配線またはＣｕ配線があげられる。

【０１１５】以上のようにして、ダマシンゲート構造の
ＭＯＳトランジスタを形成すると、第３の実施形態と同
様に、Ｇ−Ｓ／Ｄ間オフセットおよび基板荒れを招くこ
となく、ゲート長をリソグラフィ寸法よりも小さくで
き、しかも本実施形態の場合、ソース／ドレイン領域に
エレベーテッド構造、シリサイド構造を導入しているの
で、微細化および高性能化をより容易に図れるようにな
る。

【０１１６】（第５の実施形態）図１２〜図１４は、本
発明の第５の実施形態に係る半導体装置の製造方法を示
す工程断面図である。なお、図５〜図１１と対応する部
分には図５〜図１１と同一符号を付してあり、詳細な説
明は省略する。

【０１１７】本実施形態では、本発明をＣＭＯＳトラン
ジスタ形成に適用した場合について述べる。図におい
て、左側はｐチャンネルＭＯＳトランジスタの形成領域
（ｐＭＯＳ領域）、右側はｎチャネルＭＯＳトランジス
タの形成領域（ｎＭＯＳ領域）を示している。

【０１１８】まず、ｐチャネルおよびｎチャネルのＭＯ
Ｓトランジスタのそれぞれについて図５（ａ）に示した
構造を形成し、次に図１２（ａ）に示すように、ｐＭＯ
Ｓ領域をレジスト６２で覆った後、ｎＭＯＳ領域のみソ
ース／ドレイン形成予定領域上のダミーゲート絶縁膜４
３をウエットエッチングにより除去する。このとき、ダ
ミーゲート電極４４の周縁部下のダミーゲート絶縁膜４
３も除去され、ダミーゲート電極４４の周縁部下の窪み
が発生する。

【０１１９】次に図１２（ｂ）に示すように、レジスト
６２を除去した後、厚さ２０ｎｍ程度の薄いＰＳＧ膜４
６を全面に堆積し、上記ｎＭＯＳ領域の窪みを埋め込ん
だ後に、厚さ７ｎｍ程度のＳｉ₃Ｎ₄ 膜６３を全面に堆
積する。

【０１２０】次に図１３（ｃ）に示すように、今度はｎ
ＭＯＳ領域をレジスト６４で覆った後、ｐＭＯＳ領域の
みソース／ドレイン形成予定領域上のＳｉ₃Ｎ₄ 膜６
３、ＰＳＧ膜４６、ダミーゲート絶縁膜４３を除去す
る。このとき、ダミーゲート電極４４の周縁部下のダミ
ーゲート絶縁膜４３も除去され、窪みが発生する。

【０１２１】次に図１３（ｄ）に示すように、レジスト
６４を除去した後、厚さ２０ｎｍ程度のＢＳＧ膜６５を
全面に堆積し、上記ｐＭＯＳ領域の窪みを埋める。

【０１２２】次に図１４（ｅ）に示すように、再度ｐＭ
ＯＳ領域をレジスト６６で覆い、ｎＭＯＳ領域のみＢＳ
Ｇ膜６５、Ｓｉ₃Ｎ₄ 膜６３を除去する。

【０１２３】次に図１４（ｆ）に示すように、ＰＳＧ膜
４６、ＢＳＧ膜６５を固相源に用いて、第４の実施形態
と同様に、固相拡散により、エクステンション４７を自
己整合的に形成する。この後の工程は、図６（ｄ）と同
様である。

【０１２４】本実施形態によれば、ｐチャネルおよびｎ
チャネルＭＯＳトランジスタのそれぞれについて第４の
実施形態と同様の効果が得られるので、微細で高性能の
ＣＭＯＳトランジスタを実現できる。

【０１２５】（第６の実施形態）図１５〜図１７は、本
発明の第６の実施形態に係る半導体装置の製造方法を示
す工程断面図である。なお、図５〜図１４と対応する部
分には図５〜図１４と同一符号を付してあり、詳細な説
明は省略する。

【０１２６】本実施形態では、本発明をＣＭＯＳトラン
ジスタ形成に適用した場合について述べる。図におい
て、左側はｐＭＯＳ領域、右側はｎＭＯＳ領域を示して
いる。

【０１２７】まず、ｐチャネルおよびｎチャネルのＭＯ
Ｓトランジスタのそれぞれについて図５（ａ）に示した
構造を形成し、次に図１５（ａ）に示すように、ｎＭＯ
Ｓ領域およびｐＭＯＳ領域のソース／ドレイン形成予定
領域上のダミーゲート絶縁膜４３をウエットエッチング
により除去する。このとき、ダミーゲート電極４４の周
縁部下のダミーゲート絶縁膜４３も除去され、窪みが発
生する。

【０１２８】次に図１５（ｂ）に示すように、厚さ２０
ｎｍ程度のＢＳＧ膜６５を全面に堆積する。なお、次に
図１６（ｃ）に示すように、ｐＭＯＳ領域をレジスト６
２で覆った後、ｎＭＯＳ領域のみＢＳＧ膜６５をＨＦを
用いたエッチングにより除去する。

【０１２９】ここで、ＢＳＧはＨＦのエッチングレート
が高い。しかも、ＢＳＧ膜６５の膜厚は２０ｎｍ程度で
薄いので、エッチング時間は短くすむ。その結果、ＢＳ
Ｇ膜６５を除去した後のｎＭＯＳ領域の窪みの大きさ
は、初期状態のそれほぼ同じ大きさとなる。したがっ
て、窪みの位置を制御でき、その結果としてエクステン
ションの位置を制御できるようになる。

【０１３０】次に図１６（ｄ）に示すように、厚さ２０
ｎｍ程度のＰＳＧ膜４６を全面に堆積した後、ＰＳＧ膜
４６中の燐およびＢＳＧ膜６５中のボロンを固相拡散さ
せ、エクステンション４７を自己整合的に形成する。

【０１３１】このとき、ｐＭＯＳ領域のＰＳＧ膜４６中
の燐の拡散は、ＢＳＧ膜６５で停止するので、ｐＭＯＳ
領域には設計通りの不純物濃度のｐ型のエクステンショ
ン４７が形成される。

【０１３２】次に図１７に示すように、全面にＳｉ₃Ｎ
₄ 膜を堆積し、全面エッチングを行うことで、ゲート側
壁絶縁膜４８を形成する。ｐＭＯＳ領域のゲート側壁絶
縁膜４８の厚さは、例えば７０ｎｍ程度である。この後
の工程は、図６（ｄ）と同様である。

【０１３３】本実施形態によれば、第５の実施形態と同
様に、微細で高性能のＣＭＯＳトランジスタを実現でき
る。また、第５の実施形態に比べて、ｐＭＯＳ領域また
はｎＭＯＳ領域をレジストで覆う工程およびその除去工
程が少なくて済むので、工程数の削減化を図れる。

【０１３４】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、ｎ型不純
物の固相拡散源としてＰＳＧ膜を用いたが、その代わり
にＡｓＳＧ膜を用いても良い。また、上記実施形態で
は、通常のシリコン基板を用いたが、寄生容量を減ら
し、より高速なデバイスを作成するために、ＳＯＩ基板
を用いてもよい。また、活性領域がＳｉＧｅからなる半
導体基板を用いても良い。その他、本発明の要旨を逸脱
しない範囲で、種々変形して実施できる。

【０１３５】

【発明の効果】以上詳説したように本発明によれば、微
細化に有利なエクステンションを持ったＭＯＳトランジ
スタを備えた半導体装置を実現できるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置の製
造方法を示す工程断面図

【図２】図１に続く同半導体装置の製造方法を示す工程
断面図

【図３】本発明の第２の実施形態に係る半導体装置の製
造方法を示す工程断面図

【図４】本発明の第３の実施形態に係る半導体装置の製
造方法を示す工程断面図

【図５】本発明の第４の実施形態に係る半導体装置の製
造途中を示す断面図

【図６】図５に続く同半導体装置の製造途中を示す断面
図

【図７】図６に続く同半導体装置の製造途中を示す断面
図

【図８】図７に続く同半導体装置の製造途中を示す断面
図

【図９】図８に続く同半導体装置の製造途中を示す断面
図

【図１０】図９に続く同半導体装置の製造途中を示す断
面図

【図１１】図１０に続く同半導体装置の製造途中を示す
断面図

【図１２】本発明の第５の実施形態に係る半導体装置の
製造途中を示す断面図

【図１３】図１２に続く同半導体装置の製造途中を示す
断面図

【図１４】図１３に続く同半導体装置の製造途中を示す
断面図

【図１５】本発明の第６の実施形態に係る半導体装置の
製造途中を示す断面図

【図１６】図１５に続く同半導体装置の製造途中を示す
断面図

【図１７】図１６に続く同半導体装置の製造途中を示す
断面図

【図１８】従来のダマシンゲート構造のＭＯＳトランジ
スタの製造方法を示す工程断面図

【図１９】従来のダマシンゲート構造のＭＯＳトランジ
スタの問題点を説明するための図

【符号の説明】

１…シリコン基板２…ｐ型ウェル３…ｎ型ウェル４…多結晶シリコン膜５…絶縁膜６…ダミーゲート酸化膜（ダミーゲート）７…ダミーゲート電極（ダミーゲート）８…シリコン酸化膜９…ゲート側壁絶縁膜１０…レジスト１１ｐ…ｐ型ソース／ドレイン領域（第１のソース／ド
レイン領域）１１ｎ…ｎ型ソース／ドレイン領域（第１のソース／ド
レイン領域）１２…層間絶縁膜１３ｎ…ｎ型エクステンション（第２のソース／ドレイ
ン領域）１３ｐ…ｐ型エクステンション（第２のソース／ドレイ
ン領域）１４…ゲート絶縁膜１５…メタルゲート電極１６…シリコン窒化膜１７…コバルトダイシリサイド膜（金属半導体化合物
膜）２１…シリコン基板２２…ダミーゲート絶縁膜（第１の絶縁膜）２３…ダミーゲート電極（非金属膜）２４…シリコン窒化膜２５…不純物を含んだ酸化膜（第２の側壁絶縁膜、第２
の絶縁膜）２６…エクステンション（不純物を含む拡散領域）２７…層間絶縁膜２８…絶縁膜（第１の側壁絶縁膜、第３の絶縁膜）２９…熱酸膜３０…ゲート絶縁膜３１…バリアメタル膜３２…メタルゲート電極４１…シリコン基板４２₁，４２₂…絶縁膜４３…ダミーゲート絶縁膜（第１の絶縁膜）４４…ダミーゲート電極４５…シリコン窒化膜４６…ＰＳＧ膜（第２の側壁絶縁膜、第２の絶縁膜）４７…エクステンション（不純物を含む拡散領域）４８…ゲート側壁絶縁膜４９…エピタキシャルシリコン層５０…ソース／ドレイン領域５１…ＣｏＳｉ₂膜５２…シリコン窒化膜５３…層間絶縁膜５４…ゲート溝５５…Ｓｉ₃Ｎ₄側壁膜（第３の絶縁膜）５６…界面層５７…ゲート絶縁膜５８…バリアメタル膜５９…ゲート電極６０…層間絶縁膜６１…上層金属配線６２…レジスト６３…Ｓｉ₃Ｎ₄ 膜６４…レジスト６５…ＢＳＧ膜（第２の側壁絶縁膜、第２の絶縁膜）６６…レジスト

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ３０１Ｇ６１６Ｌ６１７ＪＦターム(参考） 4M104 AA01 BB02 BB04 BB06 BB18 BB20 BB30 CC01 CC05 DD03 DD04 DD11 DD15 DD16 DD43 DD64 DD75 DD80 DD82 DD84 EE03 EE16 FF01 FF16 GG14 HH14 5F040 DA10 DA13 DB03 DC01 EC04 EC08 EC10 ED03 EF02 EF11 EH02 EJ03 EK01 EK05 EL02 FA02 FA05 FA07 FA09 FA10 FB01 FB03 FB05 FC06 FC10 FC19 FC21 5F048 AA01 AA07 AA09 AC03 BA01 BA14 BA16 BB00 BB05 BB09 BB11 BB13 BC06 BE03 BF00 BF02 BF06 BF07 BF11 BF16 BG14 DA24 DA25 DA27 DA29 DA30 DB01 DB02 DB03 DB06 5F110 AA03 AA06 AA16 BB04 CC02 DD05 DD13 EE01 EE02 EE03 EE04 EE14 EE31 EE32 EE45 EE50 FF01 FF29 GG02 GG12 GG17 GG32 GG52 HJ01 HJ13 HJ16 HJ23 HK05 HK09 HK21 HK25 HK27 HK32 HK39 HL02 HL03 HM15 NN02 NN23 NN35 NN62 NN65 QQ11 QQ17 QQ19

Claims

【特許請求の範囲】

【請求項１】半導体基板上にゲート絶縁膜を介して形成
されたゲート電極と、このゲート電極の側壁に形成された側壁絶縁膜と、この側壁絶縁膜と前記半導体基板との間に形成された多
結晶半導体膜と、この多結晶半導体膜下の前記半導体基板の表面に形成さ
れ、ソース／ドレイン領域の一部を構成する拡散領域と
を具備してなることを特徴とする半導体装置。
【請求項２】前記多結晶半導体膜と前記拡散領域との間
に、厚さ１ｎｍ以下の絶縁領域が存在することを特徴と
する請求項１に記載の半導体装置。
【請求項３】前記絶縁領域は、一つの絶縁膜となって存
在しているか、または複数の絶縁体が分散して存在して
いることを特徴とする請求項２に記載の半導体装置。
【請求項４】半導体基板上にゲート絶縁膜を介して形成
されたゲート電極と、前記半導体基板上に前記ゲート絶縁膜と接して形成さ
れ、不純物を含む絶縁膜と、この絶縁膜と前記ゲート絶縁膜との境界下の前記半導体
基板の表面を含む領域に形成され、ソース／ドレイン領
域の一部を構成する、前記不純物を含む拡散領域とを具
備してなることを特徴とする半導体装置。
【請求項５】半導体基板上にゲート絶縁膜を介して形成
されたゲート電極と、このゲート電極の側壁に形成され、かつ下面が前記半導
体基板の表面から離れて形成された第１の側壁絶縁膜
と、この第１の側壁絶縁膜の側壁に形成され、かつ前記第１
の側壁絶縁膜の下面と前記半導体基板の表面との間を埋
め込むように形成された不純物を含む第２の側壁絶縁膜
と、この第２の側壁絶縁膜と前記ゲート絶縁膜との境界下の
前記半導体基板の表面を含む領域に形成され、ソース／
ドレイン領域の一部を構成する、前記不純物を含む拡散
領域とを具備してなることを特徴とする半導体装置。
【請求項６】前記ゲート電極は、金属で形成されている
ことを特徴とする請求項１ないし請求項５のいずれか１
項に記載の半導体装置。
【請求項７】前記半導体基板上には開口部を有する層間
絶縁膜が設けられ、前記ゲート電極は前記開口部内に前
記ゲート絶縁膜を介して形成されていることを特徴とす
る請求項１ないし請求項６のいずれか１項に記載の半導
体装置。
【請求項８】前記半導体基板の表面の前記拡散領域の外
側には、ソース／ドレイン領域の一部を構成する前記拡
散領域よりも深い拡散領域が存在することを特徴とする
請求項１ないし請求項７のいずれか１項に記載の半導体
装置。
【請求項９】前記半導体基板の表面の前記拡散領域の外
側には、ソース／ドレイン領域の一部を構成する前記拡
散領域よりも深い拡散領域が存在し、かつこの深い拡散
領域上に前記多結晶半導体膜の膜厚以下の金属半導体化
合物膜が形成されていることを特徴とする請求項１に記
載の半導体装置。
【請求項１０】半導体基板上に多結晶半導体膜を形成す
る工程と、この多結晶半導体膜上にダミーゲートを形成する工程
と、このダミーゲートの側壁に側壁絶縁膜を形成する工程
と、この側壁絶縁膜および前記ダミーゲートをマスクにし
て、前記半導体基板の表面に不純物イオンを注入し、第
１のソース／ドレイン領域を形成する工程と、前記第１のソース／ドレイン内の不純物イオンを前記多
結晶シリコン膜を介して前記側壁絶縁膜下の前記半導体
基板の表面に拡散させ、この表面に前記第１のソース／
ドレイン領域よりも浅い第２のソース／ドレイン領域を
自己整合的に形成する工程と、前記半導体基板上に、前記ダミーゲートを覆うように、
層間絶縁膜を堆積する工程と、前記層間絶縁膜の表面を平坦化した後、前記ダミーゲー
トを除去して開口部を形成する工程と、前記開口部内にゲート絶縁膜を介してゲート電極を形成
する工程と有することを特徴とする半導体装置の製造方
法。
【請求項１１】前記多結晶半導体膜を形成する前に、前
記半導体基板上に厚さ１ｎｍ以下の絶縁薄膜を形成し、
この絶縁薄膜を介して前記半導体基板上に前記多結晶半
導体膜を形成することを特徴とする請求項１０に記載の
半導体装置の製造方法。
【請求項１２】半導体基板上に第１の絶縁膜、非金属膜
を順次堆積する工程と、前記非金属膜を加工してダミーゲート電極を形成する工
程と、前記第１の絶縁膜のうち、前記ダミーゲート電極で覆わ
れていない部分と、前記ダミーゲート電極の周縁部下の
部分とを除去することで、前記第１の絶縁膜からなるダ
ミーゲート絶縁膜を形成するとともに、前記ダミーゲー
ト電極の周縁部下に窪みを形成する工程と、前記半導体基板上に、前記窪みを埋め込むように、不純
物を含む第２の絶縁膜を全面に堆積する工程と、前記第２の絶縁膜中の不純物を前記半導体基板の表面に
固相拡散させ、前記窪み内の前記第２の絶縁膜と前記ダ
ミーゲート絶縁膜との界面下の前記半導体基板の表面を
含む領域に、ソース／ドレイン領域の一部を構成する、
前記不純物を含む拡散領域を自己整合的に形成する工程
と、前記半導体基板上に、前記ダミーゲート電極および前記
ダミーゲート絶縁膜を覆うように、層間絶縁膜を堆積す
る工程と、前記層間絶縁膜の表面を平坦化した後、前記ダミーゲー
ト電極、前記ダミーゲート絶縁膜をエッチングにより順
次除去して開口部を形成する工程と、前記開口部内にゲート絶縁膜を介してゲート電極を形成
する工程とを有することを特徴とする半導体装置の製造
方法。
【請求項１３】前記ダミーゲート絶縁膜として前記ダミ
ーゲート電極よりもエッチング速度が遅いもの、前記第
２の絶縁膜として前記ダミーゲート電極よりもエッチン
グ速度が遅いものを使用し、かつ前記ダミーゲート電極
を除去した後、前記ダミーゲート絶縁膜をエッチングす
る前に、前記開口部の内面側壁に前記ダミーゲート絶縁
膜よりもエッチング速度が遅い第３の絶縁膜を形成する
ことを特徴とする請求項１２に記載の半導体装置の製造
方法。