JP2002164538A - ディープサブミクロンｍｏｓトランジスタの製造方法 - Google Patents
ディープサブミクロンｍｏｓトランジスタの製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】バイアスが加わらない状態でもシリコン基板に
反転層が形成され、薄い反転層がソース／ドレインの役
割を果たして短チャネル効果を減少すると共に、チャネ
ルでのキャリアの移動度を増加するＭＯＳトランジスタ
の製造方法。 【解決手段】半導体基板１１０上にゲート絶縁膜１２０
ａと、主ゲート１５０と分離用絶縁膜１７０を形成する
ステップ；分離用絶縁膜上に半導体基板及び主ゲートよ
り仕事関数の小さい側面ゲート用物質層を形成するステ
ップ；側面ゲート用物質層と分離用絶縁膜を異方性エッ
チングして分離用絶縁膜パターン１７０ａと側面ゲート
１８０ａを形成するステップ；ソース／ドレイン１９０
ｂをそれぞれ形成するステップ；及びソースとこれに隣
接する側面ゲート及び／又はドレインとこれに隣接する
側面ゲートとをそれぞれ電気的に接続する導電膜パター
ン１９７ａを結果物上に形成するステップを含む。
反転層が形成され、薄い反転層がソース／ドレインの役
割を果たして短チャネル効果を減少すると共に、チャネ
ルでのキャリアの移動度を増加するＭＯＳトランジスタ
の製造方法。 【解決手段】半導体基板１１０上にゲート絶縁膜１２０
ａと、主ゲート１５０と分離用絶縁膜１７０を形成する
ステップ；分離用絶縁膜上に半導体基板及び主ゲートよ
り仕事関数の小さい側面ゲート用物質層を形成するステ
ップ；側面ゲート用物質層と分離用絶縁膜を異方性エッ
チングして分離用絶縁膜パターン１７０ａと側面ゲート
１８０ａを形成するステップ；ソース／ドレイン１９０
ｂをそれぞれ形成するステップ；及びソースとこれに隣
接する側面ゲート及び／又はドレインとこれに隣接する
側面ゲートとをそれぞれ電気的に接続する導電膜パター
ン１９７ａを結果物上に形成するステップを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タの製造方法に関し、更に詳しくは、ディープサブミク
ロンＭＯＳトランジスタの製造方法に関する。
タの製造方法に関し、更に詳しくは、ディープサブミク
ロンＭＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタの大きさを縮小する
ためには、そのチャネルの長さを短くしなげればならな
い。かかるディープサブミクロンの形成技術は、今後１
０年間更に一層発展し、５０ｎｍ以下のチャネル長を有
するＭＯＳトランジスタが開発されるものと見込んでい
る。かかるディープサブミクロンチャネルＭＯＳトラン
ジスタが正常に作動するためには、短チャネル効果（ｓ
ｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を最小化す
るのが重要であるが、このためには、ソース／ドレイン
接合を極めて薄く形成しなければならない。
ためには、そのチャネルの長さを短くしなげればならな
い。かかるディープサブミクロンの形成技術は、今後１
０年間更に一層発展し、５０ｎｍ以下のチャネル長を有
するＭＯＳトランジスタが開発されるものと見込んでい
る。かかるディープサブミクロンチャネルＭＯＳトラン
ジスタが正常に作動するためには、短チャネル効果（ｓ
ｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を最小化す
るのが重要であるが、このためには、ソース／ドレイン
接合を極めて薄く形成しなければならない。
【０００３】このために、従来では、電気的に形成され
た薄い反転層（ｉｎｖｅｒｓｉｏｎｌａｙｅｒ）をソー
ス／ドレインに使用するか、ＰＳＧ（Ｐｈｏｓｐｈｏｒ
ｏｕｓ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
を側壁（ｓｉｄｅ ｗａｌｌ）に使用し、ＲＴＡ（Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を通じ
てリン（Ｐ）をシリコン基板に拡散することで浅い接合
を形成した。
た薄い反転層（ｉｎｖｅｒｓｉｏｎｌａｙｅｒ）をソー
ス／ドレインに使用するか、ＰＳＧ（Ｐｈｏｓｐｈｏｒ
ｏｕｓ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
を側壁（ｓｉｄｅ ｗａｌｌ）に使用し、ＲＴＡ（Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を通じ
てリン（Ｐ）をシリコン基板に拡散することで浅い接合
を形成した。
【０００４】しかし、これらの方法は、大量生産に適し
ない構造であるため、実際に応用することはほぼ不可能
である。即ち、比較的高い電圧を印加せざるを得ない構
造であるか、チャネル長のみを減少しただけであって、
素子の大きさ自体は縮小していない構造、又工程上、信
頼性のある素子特性を得難い構造であるため、かかる短
所を補完する必要性が増してきている。
ない構造であるため、実際に応用することはほぼ不可能
である。即ち、比較的高い電圧を印加せざるを得ない構
造であるか、チャネル長のみを減少しただけであって、
素子の大きさ自体は縮小していない構造、又工程上、信
頼性のある素子特性を得難い構造であるため、かかる短
所を補完する必要性が増してきている。
【０００５】
【発明が解決しようとする課題】ここで、本発明は、前
述の従来の問題点を解決すべくなされたもので、仕事関
数の差を用いてバイアスが加わっていない状態でもシリ
コン基板に反転層（ｉｎｖｅｒｓｉｏｎ ｌａｙｅｒ）
が形成するようにし、その薄い反転層がソース／ドレイ
ンの役割を果たすようにすることで、短チャネル効果を
減少すると共に、チャネルでのキャリアの移動度を増加
する、ＭＯＳトランジスタの製造方法を提供することを
目的とする。
述の従来の問題点を解決すべくなされたもので、仕事関
数の差を用いてバイアスが加わっていない状態でもシリ
コン基板に反転層（ｉｎｖｅｒｓｉｏｎ ｌａｙｅｒ）
が形成するようにし、その薄い反転層がソース／ドレイ
ンの役割を果たすようにすることで、短チャネル効果を
減少すると共に、チャネルでのキャリアの移動度を増加
する、ＭＯＳトランジスタの製造方法を提供することを
目的とする。
【０００６】
【課題を解決するための手段】前記課題を達成するため
の本発明の第１の例によるＭＯＳトランジスタの製造方
法は、ｐ型半導体基板上にゲート絶縁膜と、主ゲート
と、キャッピング層が順次にラミネートされたゲートパ
ターンを形成するステップと；前記ゲートパターンが形
成された結果物の全面に分離用絶縁膜を形成するステッ
プと；前記分離用絶縁膜上に前記ｐ型半導体基板及び前
記主ゲートより小さい仕事関数を有する側面ゲート用物
質層を形成するステップと；前記半導体基板及び前記キ
ャッピング層が露出するように、前記側面ゲート用物質
層と前記分離用絶縁膜を異方性エッチングして分離用絶
縁膜パターンと側面ゲートを形成するステップと；ｎ型
ソース／ドレインをそれぞれ形成するステップ；及び前
記ソースとこれに隣接する前記側面ゲート及び／又は前
記ドレインとこれに隣接する前記側面ゲートとをそれぞ
れ電気的に接続する導電膜パターンを、前記結果物上に
形成するステップと；を含むことを特徴とする。
の本発明の第１の例によるＭＯＳトランジスタの製造方
法は、ｐ型半導体基板上にゲート絶縁膜と、主ゲート
と、キャッピング層が順次にラミネートされたゲートパ
ターンを形成するステップと；前記ゲートパターンが形
成された結果物の全面に分離用絶縁膜を形成するステッ
プと；前記分離用絶縁膜上に前記ｐ型半導体基板及び前
記主ゲートより小さい仕事関数を有する側面ゲート用物
質層を形成するステップと；前記半導体基板及び前記キ
ャッピング層が露出するように、前記側面ゲート用物質
層と前記分離用絶縁膜を異方性エッチングして分離用絶
縁膜パターンと側面ゲートを形成するステップと；ｎ型
ソース／ドレインをそれぞれ形成するステップ；及び前
記ソースとこれに隣接する前記側面ゲート及び／又は前
記ドレインとこれに隣接する前記側面ゲートとをそれぞ
れ電気的に接続する導電膜パターンを、前記結果物上に
形成するステップと；を含むことを特徴とする。
【０００７】前記課題を達成するための本発明の第２の
例によるＭＯＳトランジスタの製造方法は、ｐ型半導体
基板の代わりに、ｐ型半導体層が最上層に形成されたＳ
ＯＩ基板を使用して、前記第１の例と同様な方法にてＭ
ＯＳトランジスタを製造することを特徴とする。
例によるＭＯＳトランジスタの製造方法は、ｐ型半導体
基板の代わりに、ｐ型半導体層が最上層に形成されたＳ
ＯＩ基板を使用して、前記第１の例と同様な方法にてＭ
ＯＳトランジスタを製造することを特徴とする。
【０００８】第１の例及び第２の例において、前記主ゲ
ートの材料としては、ｐ＋型多結晶シリコン、ｐ＋型Ｓ
ｉＧｅ、又はミッドギャップ（ｍｉｄ−ｇａｐ）物質を
使用することができ、前記側面ゲート用物質層の材料と
しては、ｎ＋型多結晶シリコンを使用することができ
る。そして、前記分離用絶縁膜としては、酸化膜、窒化
膜、酸化窒化膜、又はＴａ２Ｏ５膜を使用することがで
きる。
ートの材料としては、ｐ＋型多結晶シリコン、ｐ＋型Ｓ
ｉＧｅ、又はミッドギャップ（ｍｉｄ−ｇａｐ）物質を
使用することができ、前記側面ゲート用物質層の材料と
しては、ｎ＋型多結晶シリコンを使用することができ
る。そして、前記分離用絶縁膜としては、酸化膜、窒化
膜、酸化窒化膜、又はＴａ２Ｏ５膜を使用することがで
きる。
【０００９】また、前記ソース／ドレイン領域の形成ス
テップの前又は後に、パンチスルー現象を防止するため
に、前記ｐ型半導体基板又は前記ＳＯＩ基板のｐ型半導
体層より更に多くの不純物が注入されたｐ型ハローイオ
ン注入領域を形成するステップを含むこともできる。
テップの前又は後に、パンチスルー現象を防止するため
に、前記ｐ型半導体基板又は前記ＳＯＩ基板のｐ型半導
体層より更に多くの不純物が注入されたｐ型ハローイオ
ン注入領域を形成するステップを含むこともできる。
【００１０】前記課題を達成するための本発明の第３の
例によるＭＯＳトランジスタの製造方法は、ｎ型半導体
基板上にゲート絶縁膜と、主ゲートと、キャッピング層
が順次にラミネートされたゲートパターンを形成するス
テップと；前記ゲートパターンが形成された結果物の全
面に分離用絶縁膜を形成するステップと；前記分離用絶
縁膜上に前記半導体基板、及び前記主ゲートより大きい
仕事関数を有する側面ゲート用物質層を形成するステッ
プと；前記半導体基板及び前記キャッピング層が露出す
るように、前記側面ゲート用物質層と前記分離用絶縁膜
を異方性エッチングして分離用絶縁膜パターンと側面ゲ
ートを形成するステップと；ｐ型ソース／ドレインをそ
れぞれ形成するステップと；前記ソースとこれに隣接す
る前記側面ゲート及び／又は前記ドレインとこれに隣接
する前記側面ゲートとが互いに電気的に接続するよう
に、前記結果物上に導電膜パターンを形成するステップ
と；を含むことを特徴とする。
例によるＭＯＳトランジスタの製造方法は、ｎ型半導体
基板上にゲート絶縁膜と、主ゲートと、キャッピング層
が順次にラミネートされたゲートパターンを形成するス
テップと；前記ゲートパターンが形成された結果物の全
面に分離用絶縁膜を形成するステップと；前記分離用絶
縁膜上に前記半導体基板、及び前記主ゲートより大きい
仕事関数を有する側面ゲート用物質層を形成するステッ
プと；前記半導体基板及び前記キャッピング層が露出す
るように、前記側面ゲート用物質層と前記分離用絶縁膜
を異方性エッチングして分離用絶縁膜パターンと側面ゲ
ートを形成するステップと；ｐ型ソース／ドレインをそ
れぞれ形成するステップと；前記ソースとこれに隣接す
る前記側面ゲート及び／又は前記ドレインとこれに隣接
する前記側面ゲートとが互いに電気的に接続するよう
に、前記結果物上に導電膜パターンを形成するステップ
と；を含むことを特徴とする。
【００１１】前記課題を達成するための本発明の第４の
例によるＭＯＳトランジスタの製造方法は、ｎ型半導体
基板の代わりに、ｎ型半導体層が最上層に形成されたＳ
ＯＩ基板を使用して、前記第３の例と同様な方法にてＭ
ＯＳトランジスタを製造することを特徴とする。
例によるＭＯＳトランジスタの製造方法は、ｎ型半導体
基板の代わりに、ｎ型半導体層が最上層に形成されたＳ
ＯＩ基板を使用して、前記第３の例と同様な方法にてＭ
ＯＳトランジスタを製造することを特徴とする。
【００１２】第３の例及び第４の例において、前記主ゲ
ートの材料としては、ｎ＋型多結晶シリコンを使用する
ことができ、前記側面ゲート用物質層の材料としては、
ｐ型多結晶シリコンを使用することができる。そして、
前記分離用絶縁膜としては、酸化膜、窒化膜、酸化窒化
膜、又はＴａ２Ｏ５膜を使用することができる。
ートの材料としては、ｎ＋型多結晶シリコンを使用する
ことができ、前記側面ゲート用物質層の材料としては、
ｐ型多結晶シリコンを使用することができる。そして、
前記分離用絶縁膜としては、酸化膜、窒化膜、酸化窒化
膜、又はＴａ２Ｏ５膜を使用することができる。
【００１３】前記ソース／ドレイン領域の形成ステップ
の前又は後に、パンチスルー現象を防止するために、前
記ｎ型半導体基板又は前記ＳＯＩ基板のｎ型半導体層よ
り更に多くの不純物が注入されたｎ型ハローイオン注入
領域を形成するステップを含むこともできる。
の前又は後に、パンチスルー現象を防止するために、前
記ｎ型半導体基板又は前記ＳＯＩ基板のｎ型半導体層よ
り更に多くの不純物が注入されたｎ型ハローイオン注入
領域を形成するステップを含むこともできる。
【００１４】
【発明の実施の形態】以下、本発明の好ましい実施例
を、添付の図面を参照して詳細に説明する。
を、添付の図面を参照して詳細に説明する。
【００１５】［実施例１］図１（ａ）乃至図１（ｆ）
は、本発明の第１の実施例によるＭＯＳトランジスタの
製造方法を説明するための断面図である。
は、本発明の第１の実施例によるＭＯＳトランジスタの
製造方法を説明するための断面図である。
【００１６】図１（ａ）及び図１（ｂ）は、主ゲート１
５０、キャッピング層１６０ａ、分離用絶縁膜パターン
１７０ａ、及び側面ゲート１８０ａを形成するステップ
を説明するための断面図である。先ず、ｐ−型シリコン
基板１１０上に通常の方法にてゲート絶縁膜１２０ａ、
主ゲート１５０、及びキャッピング層１６０ａが順次に
ラミネートされたゲートパターンを形成する。ここで、
キャッピング層１６０ａは、シリコン窒化物又はシリコ
ン酸化物からなり、主ゲート１５０は、基板１１０より
大なる仕事関数を有する物質層１３０ａ、例えばｐ＋型
多結晶シリコン層とシリサイド層１４０ａが順次にラミ
ネートされたポリサイド（ｐｏｌｙｃｉｄｅ）構造を有
する。
５０、キャッピング層１６０ａ、分離用絶縁膜パターン
１７０ａ、及び側面ゲート１８０ａを形成するステップ
を説明するための断面図である。先ず、ｐ−型シリコン
基板１１０上に通常の方法にてゲート絶縁膜１２０ａ、
主ゲート１５０、及びキャッピング層１６０ａが順次に
ラミネートされたゲートパターンを形成する。ここで、
キャッピング層１６０ａは、シリコン窒化物又はシリコ
ン酸化物からなり、主ゲート１５０は、基板１１０より
大なる仕事関数を有する物質層１３０ａ、例えばｐ＋型
多結晶シリコン層とシリサイド層１４０ａが順次にラミ
ネートされたポリサイド（ｐｏｌｙｃｉｄｅ）構造を有
する。
【００１７】次に、前記ゲートパターンが形成された結
果物の全面に分離用絶縁膜１７０を形成する。分離用絶
縁膜１７０としては、酸化膜、窒化膜、酸化窒化膜、又
はＴａ２Ｏ５膜を使用することができ、分離用絶縁膜１
７０が高誘電物質からなるほど後述する反転層１９０ａ
がよりよく形成するので好ましい。
果物の全面に分離用絶縁膜１７０を形成する。分離用絶
縁膜１７０としては、酸化膜、窒化膜、酸化窒化膜、又
はＴａ２Ｏ５膜を使用することができ、分離用絶縁膜１
７０が高誘電物質からなるほど後述する反転層１９０ａ
がよりよく形成するので好ましい。
【００１８】次いで、分離用絶縁膜１７０上に側面ゲー
ト用物質層を形成した後に、基板１１０及びキャッピン
グ層１６０ａが露出するように、前記側面ゲート物質層
及び分離用絶縁膜１７０を異方性エッチングして、分離
用絶縁膜パターン１７０ａ及びスぺーサー（ｓｐａｃｅ
ｒ）形態の側面ゲート１８０ａを形成する。ここで、前
記側面ゲート用物質層は、前記基板１１０より小さい仕
事関数を有する物質、例えばｎ＋型多結晶シリコンで形
成する。
ト用物質層を形成した後に、基板１１０及びキャッピン
グ層１６０ａが露出するように、前記側面ゲート物質層
及び分離用絶縁膜１７０を異方性エッチングして、分離
用絶縁膜パターン１７０ａ及びスぺーサー（ｓｐａｃｅ
ｒ）形態の側面ゲート１８０ａを形成する。ここで、前
記側面ゲート用物質層は、前記基板１１０より小さい仕
事関数を有する物質、例えばｎ＋型多結晶シリコンで形
成する。
【００１９】図２（ａ）は、主ゲート１５０と基板１１
０との間のエネルギーバンドダイアグラム（ｅｎｅｒｇ
ｙ ｂａｎｄ ｄｉａｇｒａｍ）を一例に示したもので
あり、図２（ｂ）は、側面ゲート１８０ａと基板１１０
との間のエネルギーバンドダイアグラム（ｅｎｅｒｇｙ
ｂａｎｄ ｄｉａｇｒａｍ）を一例に示したものであ
る。
０との間のエネルギーバンドダイアグラム（ｅｎｅｒｇ
ｙ ｂａｎｄ ｄｉａｇｒａｍ）を一例に示したもので
あり、図２（ｂ）は、側面ゲート１８０ａと基板１１０
との間のエネルギーバンドダイアグラム（ｅｎｅｒｇｙ
ｂａｎｄ ｄｉａｇｒａｍ）を一例に示したものであ
る。
【００２０】図２（ａ）を参照すると、ｐ−型基板は、
５．０３〜５．１３ｅＶの仕事関数を有し、ｐ＋型多結
晶シリコンは、約５．２９ｅＶの仕事関数を有している
ため、平衡状態で基板１１０のエネルギーバンドは、上
方に撓み、基板１１０の表面は、蓄積状態（ａｃｃｕｍ
ｕｌａｔｉｏｎ ｓｔａｔｅ）になる。
５．０３〜５．１３ｅＶの仕事関数を有し、ｐ＋型多結
晶シリコンは、約５．２９ｅＶの仕事関数を有している
ため、平衡状態で基板１１０のエネルギーバンドは、上
方に撓み、基板１１０の表面は、蓄積状態（ａｃｃｕｍ
ｕｌａｔｉｏｎ ｓｔａｔｅ）になる。
【００２１】図２ｂを参照すると、ｐ−型基板は、５．
０３〜５．１３ｅＶの仕事関数を有し、ｎ＋型多結晶シ
リコンは、約４．１７ｅＶの仕事関数を有しているた
め、平衡状態で基板１１０のエネルギーバンドは、下方
に撓み、基板１１０の表面は、反転状態（ｉｎｖｅｒｓ
ｉｏｎ ｓｔａｔｅ）になる。従って、図１（ｂ）に示
すように、主ゲート１５０の下には、反転層が形成しな
いが、側面ゲート１８０ａの下には、ｎ型反転層１９０
ａが形成する。
０３〜５．１３ｅＶの仕事関数を有し、ｎ＋型多結晶シ
リコンは、約４．１７ｅＶの仕事関数を有しているた
め、平衡状態で基板１１０のエネルギーバンドは、下方
に撓み、基板１１０の表面は、反転状態（ｉｎｖｅｒｓ
ｉｏｎ ｓｔａｔｅ）になる。従って、図１（ｂ）に示
すように、主ゲート１５０の下には、反転層が形成しな
いが、側面ゲート１８０ａの下には、ｎ型反転層１９０
ａが形成する。
【００２２】図１（ｃ）及び図１（ｄ）は、ハロー（ｈ
ａｌｏ）イオン注入領域１９５、ソース／ドレイン１９
０ｂ、導電膜パターン１９７ａ、及び金属配線１９９ａ
を形成するステップを説明するための断面図である。先
ず、パンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）現象
を防止するために、ハローイオン注入工程を行うことに
より、ｐ型ハローイオン注入領域１９５を形成した後、
イオン注入工程でｎ型のソース／ドレイン１９０ｂをそ
れぞれ形成する。ここで、ハローイオン注入領域１９５
とソース／ドレイン１９０ｂの形成手順が変わってもよ
く、ハローイオン注入領域１９５を形成する代わりに、
レトログレードウェル（ｒｅｔｒｏｇｒａｄｅ ｗｅｌ
ｌ）を形成しても同様な効果を得ることができる。
ａｌｏ）イオン注入領域１９５、ソース／ドレイン１９
０ｂ、導電膜パターン１９７ａ、及び金属配線１９９ａ
を形成するステップを説明するための断面図である。先
ず、パンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）現象
を防止するために、ハローイオン注入工程を行うことに
より、ｐ型ハローイオン注入領域１９５を形成した後、
イオン注入工程でｎ型のソース／ドレイン１９０ｂをそ
れぞれ形成する。ここで、ハローイオン注入領域１９５
とソース／ドレイン１９０ｂの形成手順が変わってもよ
く、ハローイオン注入領域１９５を形成する代わりに、
レトログレードウェル（ｒｅｔｒｏｇｒａｄｅ ｗｅｌ
ｌ）を形成しても同様な効果を得ることができる。
【００２３】次に、前記結果物の全面にＴｉ、Ｃｏ、又
はＷのような高融点金属を蒸着した後、熱処理工程を行
うことにより、基板１１０と側面ゲート１８０ａに接す
る高融点金属のみをシリサイドに変態し、シリサイドに
変態していない残りの高融点金属を除去することで、ソ
ース側側面ゲートとソースとを、そしてドレイン側側面
ゲートとドレインとをそれぞれ電気的に接続する自己整
列された（ｓｅｌｆ−ａｌｉｇｎｅｄ）導電膜パターン
１９７ａを形成する。
はＷのような高融点金属を蒸着した後、熱処理工程を行
うことにより、基板１１０と側面ゲート１８０ａに接す
る高融点金属のみをシリサイドに変態し、シリサイドに
変態していない残りの高融点金属を除去することで、ソ
ース側側面ゲートとソースとを、そしてドレイン側側面
ゲートとドレインとをそれぞれ電気的に接続する自己整
列された（ｓｅｌｆ−ａｌｉｇｎｅｄ）導電膜パターン
１９７ａを形成する。
【００２４】次いで、導電膜パターン１９７ａが形成さ
れた結果物の全面に層間絶縁膜を蒸着した後に異方性エ
ッチング工程を行ない、導電膜パターン１９７ａを露出
するコンタクトホールを有する層間絶縁膜パターン１９
８ａを形成する。次に、前記コンタクトホールを通じて
導電膜パターン１９７ａと電気的に接続する金属配線１
９９ａを形成する。
れた結果物の全面に層間絶縁膜を蒸着した後に異方性エ
ッチング工程を行ない、導電膜パターン１９７ａを露出
するコンタクトホールを有する層間絶縁膜パターン１９
８ａを形成する。次に、前記コンタクトホールを通じて
導電膜パターン１９７ａと電気的に接続する金属配線１
９９ａを形成する。
【００２５】主ゲート１５０及び側面ゲート１８０ａ
は、本発明による素子の概念に適する限り、多結晶シリ
コンでない他の金属性物質からなってもよいが、側面ゲ
ート１８０ａが多結晶シリコンでない他の材質からなる
場合には、上述のような方法で導電膜パターン１９７ａ
を形成できず、パターニング工程を通じて導電膜パター
ン１９７ａを形成しなければならない。即ち、ソース／
ドレイン１９０ｂが形成された結果物の全面に導電膜を
蒸着した後、これをパターニングし、前記のような形態
の導電膜パターン１９７ａを形成しなければならない。
は、本発明による素子の概念に適する限り、多結晶シリ
コンでない他の金属性物質からなってもよいが、側面ゲ
ート１８０ａが多結晶シリコンでない他の材質からなる
場合には、上述のような方法で導電膜パターン１９７ａ
を形成できず、パターニング工程を通じて導電膜パター
ン１９７ａを形成しなければならない。即ち、ソース／
ドレイン１９０ｂが形成された結果物の全面に導電膜を
蒸着した後、これをパターニングし、前記のような形態
の導電膜パターン１９７ａを形成しなければならない。
【００２６】図１（ｄ）のように、ソースとこれに隣接
する側面ゲートとを、そしてドレイン領域とこれに隣接
する側面ゲートとのいずれを電気的に接続する必要はな
く、図１（ｅ）に示すように、導電膜パターン１９７
ａ’により、いずれか１つだけを互いに接続してもよ
い。
する側面ゲートとを、そしてドレイン領域とこれに隣接
する側面ゲートとのいずれを電気的に接続する必要はな
く、図１（ｅ）に示すように、導電膜パターン１９７
ａ’により、いずれか１つだけを互いに接続してもよ
い。
【００２７】さらに、図１（ｄ）において説明したサリ
サイド（ｓｅｌｆ−ａｌｉｇｎｅｄｓｉｌｉｃｉｄｅ、
ｓａｌｉｃｉｄｅ）工程、又はパターニング工程を行わ
なくても、図１（ｆ）に示すような方法でソースとドレ
インを側面ゲートにそれぞれ電気的に接続することがで
きる。これを具体的に説明すると、次の通りである。図
１（ｃ）の結果物の全面に直に層間絶縁膜を形成した後
に異方性エッチングし、側面ゲート１８０ａとソース／
ドレイン１９０ｂのいずれを露出するコンタクトホール
を有する層間絶縁膜パターン１９８ａ’を形成する。次
に、層間絶縁膜パターン１９８ａ’のコンタクトホール
を通じてソース／ドレイン１９０ｂに接続する導電性ラ
ンディングパッド（ｌａｎｄｉｎｇ ｐａｄ）１９７ａ
を形成する。
サイド（ｓｅｌｆ−ａｌｉｇｎｅｄｓｉｌｉｃｉｄｅ、
ｓａｌｉｃｉｄｅ）工程、又はパターニング工程を行わ
なくても、図１（ｆ）に示すような方法でソースとドレ
インを側面ゲートにそれぞれ電気的に接続することがで
きる。これを具体的に説明すると、次の通りである。図
１（ｃ）の結果物の全面に直に層間絶縁膜を形成した後
に異方性エッチングし、側面ゲート１８０ａとソース／
ドレイン１９０ｂのいずれを露出するコンタクトホール
を有する層間絶縁膜パターン１９８ａ’を形成する。次
に、層間絶縁膜パターン１９８ａ’のコンタクトホール
を通じてソース／ドレイン１９０ｂに接続する導電性ラ
ンディングパッド（ｌａｎｄｉｎｇ ｐａｄ）１９７ａ
を形成する。
【００２８】本発明により製造されたＮＭＯＳトランジ
スタの場合、他の条件が同一の場合に主ゲート１５０の
仕事関数と側面ゲート１８０ａの仕事関数との差だけ、
主ゲート１５０と側面ゲート１８０ａに対するスレッシ
ョルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）の
差が出る。例えば、主ゲート１５０が５．２９ｅＶの仕
事関数を有するｐ＋型多結晶シリコンからなり、側面ゲ
ート１８０ａが４．１７ｅＶの仕事関数を有するｎ＋型
多結晶シリコンからなる場合には、かかるスレッショル
ド電圧の差は、約１．１２Ｖである。
スタの場合、他の条件が同一の場合に主ゲート１５０の
仕事関数と側面ゲート１８０ａの仕事関数との差だけ、
主ゲート１５０と側面ゲート１８０ａに対するスレッシ
ョルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）の
差が出る。例えば、主ゲート１５０が５．２９ｅＶの仕
事関数を有するｐ＋型多結晶シリコンからなり、側面ゲ
ート１８０ａが４．１７ｅＶの仕事関数を有するｎ＋型
多結晶シリコンからなる場合には、かかるスレッショル
ド電圧の差は、約１．１２Ｖである。
【００２９】従って、主ゲート１５０に対するスレッシ
ョルド電圧が０．８Ｖになるように素子を製造すると、
側面ゲート１８０ａに対するスレッショルド電圧は−
０．４２Ｖとなり、側面ゲート１８０ａにバイアスを加
えていない状態でも側面ゲート１８０ａの下に位置する
基板１１０にｎ型反転層１９０ａが形成する。導電膜パ
ターン１９７ａ、１９７ａ’、又はランディングパッド
１９７ａ’に電圧を印加すると、かかるｎ型反転層１９
０ａが実質的にソース／ドレインの役割をし、結果とし
て短チャネル効果が減少する効果を奏する。
ョルド電圧が０．８Ｖになるように素子を製造すると、
側面ゲート１８０ａに対するスレッショルド電圧は−
０．４２Ｖとなり、側面ゲート１８０ａにバイアスを加
えていない状態でも側面ゲート１８０ａの下に位置する
基板１１０にｎ型反転層１９０ａが形成する。導電膜パ
ターン１９７ａ、１９７ａ’、又はランディングパッド
１９７ａ’に電圧を印加すると、かかるｎ型反転層１９
０ａが実質的にソース／ドレインの役割をし、結果とし
て短チャネル効果が減少する効果を奏する。
【００３０】無論、図１（ｅ）のように、ソース側側面
ゲートは、浮遊（ｆｌｏａｔｉｎｇ）状態にしておき、
ドレイン側側面ゲートのみをドレイン領域と電気的に接
続した場合でも同様な効果を得ることができる。この場
合にも、図１（ｄ）の場合に比べてチャネル長が短くな
る効果は劣るが、主ゲート１５０に電圧を印加すると、
静電容量のカップリング効果により主ゲート１５０に印
加される電圧に比例する電圧が、ソース領域側の側面ゲ
ートに印加され、ソース側側面ゲートの下により酷い反
転が起こるため、チャネルを通じて流れる電流量が増加
する。
ゲートは、浮遊（ｆｌｏａｔｉｎｇ）状態にしておき、
ドレイン側側面ゲートのみをドレイン領域と電気的に接
続した場合でも同様な効果を得ることができる。この場
合にも、図１（ｄ）の場合に比べてチャネル長が短くな
る効果は劣るが、主ゲート１５０に電圧を印加すると、
静電容量のカップリング効果により主ゲート１５０に印
加される電圧に比例する電圧が、ソース領域側の側面ゲ
ートに印加され、ソース側側面ゲートの下により酷い反
転が起こるため、チャネルを通じて流れる電流量が増加
する。
【００３１】一方、第１の実施例では、ｐ−型シリコン
基板１１０だけを例に挙げて説明したが、ｐ−型シリコ
ン基板１１０の代わりに、ｐ−型半導体層が最上層に形
成されたＳＯＩ基板を使用することもできる。
基板１１０だけを例に挙げて説明したが、ｐ−型シリコ
ン基板１１０の代わりに、ｐ−型半導体層が最上層に形
成されたＳＯＩ基板を使用することもできる。
【００３２】［実施例２］これまでは、ＮＭＯＳトラン
ジスタを例に挙げたが、ＰＭＯＳトランジスタの場合に
も同様である。単に、主ゲートは、基板より仕事関数が
小さい物質を使用し、側面ゲートは、基板より仕事関数
が大なる物質を使用するという点において相違するだけ
である。例えば、ｎ型シリコン基板を使用する場合、図
３の（ａ）に示すように、主ゲートは、ｎ＋型多結晶シ
リコンで形成し、側面ゲートは、図３の（ｂ）に示すよ
うに、ｐ＋型多結晶シリコンで形成すればよい。なお、
ｎ型シリコン基板の代わりに、ｎ型半導体層が最上層に
形成されたＳＯＩ基板を使用することもできる。
ジスタを例に挙げたが、ＰＭＯＳトランジスタの場合に
も同様である。単に、主ゲートは、基板より仕事関数が
小さい物質を使用し、側面ゲートは、基板より仕事関数
が大なる物質を使用するという点において相違するだけ
である。例えば、ｎ型シリコン基板を使用する場合、図
３の（ａ）に示すように、主ゲートは、ｎ＋型多結晶シ
リコンで形成し、側面ゲートは、図３の（ｂ）に示すよ
うに、ｐ＋型多結晶シリコンで形成すればよい。なお、
ｎ型シリコン基板の代わりに、ｎ型半導体層が最上層に
形成されたＳＯＩ基板を使用することもできる。
【００３３】
【発明の効果】上述のような本発明によるＭＯＳトラン
ジスタの製造方法によると、基板１１０のドーピング濃
度が低いため、側面ゲート１８０ａに電圧が印加しない
状態でも基板１１０の表面に薄い反転層１９０ａが形成
する。導電性パターン１９７ａにより、反転層１９０ａ
とソース／ドレイン１９０ｂとが電気的に接続するた
め、反転層１９０ａとソース／ドレインの役割をし、短
チャネル効果が減少する。本発明による場合、既存の工
程を大きく離れていないにもかかわらず再現性があるよ
うに、０．１μｍ以下のチャネル長を有するディープサ
ブミクロンＭＯＳトランジスタを製造することができる
ようになる。
ジスタの製造方法によると、基板１１０のドーピング濃
度が低いため、側面ゲート１８０ａに電圧が印加しない
状態でも基板１１０の表面に薄い反転層１９０ａが形成
する。導電性パターン１９７ａにより、反転層１９０ａ
とソース／ドレイン１９０ｂとが電気的に接続するた
め、反転層１９０ａとソース／ドレインの役割をし、短
チャネル効果が減少する。本発明による場合、既存の工
程を大きく離れていないにもかかわらず再現性があるよ
うに、０．１μｍ以下のチャネル長を有するディープサ
ブミクロンＭＯＳトランジスタを製造することができる
ようになる。
【００３４】また、本発明による場合、チャネル領域の
ドーピング濃度が低いため、散乱効果が減少し、キャリ
アの移動度が改善するのみならず、ドーピングされた不
純物の不均一な分布によりスレッショルド電圧が変化す
る現象を最小化することができる。
ドーピング濃度が低いため、散乱効果が減少し、キャリ
アの移動度が改善するのみならず、ドーピングされた不
純物の不均一な分布によりスレッショルド電圧が変化す
る現象を最小化することができる。
【００３５】本発明は、前記実施例に限らず、本発明の
技術的思想内で当該分野における通常の知識を有する者
により様々な変更が可能であることは明白である。
技術的思想内で当該分野における通常の知識を有する者
により様々な変更が可能であることは明白である。
【図１】図１（ａ）乃至図１（ｆ）は、本発明の第１の
実施例によるＭＯＳトランジスタの製造方法を説明する
ための断面図である。
実施例によるＭＯＳトランジスタの製造方法を説明する
ための断面図である。
【図２】（ａ）は、図１（ｂ）の主ゲート１５０と基板
１１０との間のエネルギーバンドダイアグラムであり、
（ｂ）は、側面ゲート１８０ａと基板１１０との間のエ
ネルギーバンドダイアグラムである。
１１０との間のエネルギーバンドダイアグラムであり、
（ｂ）は、側面ゲート１８０ａと基板１１０との間のエ
ネルギーバンドダイアグラムである。
【図３】図３は、本発明の第２の実施例に対するもので
あり、（ａ）は、主ゲートと基板との間のエネルギーバ
ンドダイアグラムであり、（ｂ）は、側面ゲートと基板
との間のエネルギーバンドダイアグラムである。
あり、（ａ）は、主ゲートと基板との間のエネルギーバ
ンドダイアグラムであり、（ｂ）は、側面ゲートと基板
との間のエネルギーバンドダイアグラムである。
１１０ 基板 １２０ａ ゲート絶縁膜 １５０ 主ゲート １７０ａ 分離用絶縁膜パターン １８０ａ 側面ゲート １９０ａ 反転層 １９０ｂ ソース／ドレイン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒュン，チョル，シン 大韓民国 305−701 タエジョン，ユサン −ク，クサン−ドン 373−１，コリア アドバンスト インスティテュート オブ サイエンス アンド テクノロジー，デ パ−トメント オブ エレクトリカル エ ンジニアリング内 (72)発明者 ジョン，ホ，リー 大韓民国 570−749 チュンラブク−ド, イクサン−シ，シンヨン−ドン 344−２, ウォンウァン ユニバーシティ，デパ−ト メント オブ エレクトリカル エンジニ アリング内 (72)発明者 サン，イェオン，ハン 大韓民国 305−701 タエジョン，ユサン −ク，クサン−ドン 373−１，コリア アドバンスト インスティテュート オブ サイエンス アンド テクノロジー，デ パ−トメント オブ エレクトリカル エ ンジニアリング内 (72)発明者 スー，ＩＩ，チャン 大韓民国 305−701 タエジョン，ユサン −ク，クサン−ドン 373−１，コリア アドバンスト インスティテュート オブ サイエンス アンド テクノロジー，デ パ−トメント オブ エレクトリカル エ ンジニアリング内 Ｆターム(参考） 5F110 AA01 BB03 CC02 DD05 DD13 EE04 EE08 EE14 EE22 EE31 FF12 GG02 GG12 HJ13 HK05 HL02 HM15 5F140 AA05 AA18 AA21 AA39 AC36 BA01 BF04 BF11 BF18 BF40 BF42 BG08 BG09 BG10 BG11 BG12 BG14 BG15 BG16 BG32 BG53 BH00 BH15 BH34 BH47 BJ01 BJ08 BJ25 BJ27 BJ28 BK01 BK10 BK13 BK22 BK26 BK29 BK34 CE10
Claims (12)
- 【請求項１】 ｐ型半導体基板上にゲート絶縁膜と、主
ゲートと、キャッピング層が順次にラミネートされたゲ
ートパターンを形成するステップと；前記ゲートパター
ンが形成された結果物の全面に分離用絶縁膜を形成する
ステップと；前記分離用絶縁膜上に前記ｐ型半導体基板
及び前記主ゲートより小さい仕事関数を有する側面ゲー
ト用物質層を形成するステップと；前記半導体基板及び
前記キャッピング層が露出するように、前記側面ゲート
用物質層と前記分離用絶縁膜を異方性エッチングして分
離用絶縁膜パターンと側面ゲートを形成するステップ
と；ｎ型ソース／ドレインをそれぞれ形成するステッ
プ；及び前記ソースとこれに隣接する前記側面ゲート及
び／又は前記ドレインとこれに隣接する前記側面ゲート
とをそれぞれ電気的に接続する導電膜パターンを、前記
結果物上に形成するステップと；を含むことを特徴とす
る、ＭＯＳトランジスタの製造方法。 - 【請求項２】 ｐ型半導体層が最上層に形成されたＳＯ
Ｉ基板上にゲート絶縁膜と、主ゲートと、キャッピング
層が順次にラミネートされたゲートパターンを形成する
ステップと；前記ゲートパターンが形成された結果物の
全面に分離用絶縁膜を形成するステップと；前記分離用
絶縁膜上に前記ｐ型半導体層、及び前記主ゲートより小
さい仕事関数を有する側面ゲート用物質層を形成するス
テップと；前記ｐ型半導体層、及び前記キャッピング層
が露出するように、前記側面ゲート用物質層と前記分離
用絶縁膜を異方性エッチングして分離用絶縁膜パターン
と側面ゲートを形成するステップと；ｎ型ソース／ドレ
インをそれぞれ形成するステップ；及び前記ソースとこ
れに隣接する前記側面ゲート及び／又は前記ドレインと
これに隣接する前記側面ゲートとをそれぞれ電気的に接
続する導電膜パターンを、前記結果物上に形成するステ
ップと；を含むことを特徴とする、ＭＯＳトランジスタ
の製造方法。 - 【請求項３】 前記主ゲートが、ｐ＋型多結晶シリコ
ン、ｐ＋型ＳｉＧｅ、又はミッドギャップ物質からなる
ことを特徴とする、請求項１又は２に記載のＭＯＳトラ
ンジスタの製造方法。 - 【請求項４】 前記側面ゲート用物質層が、ｎ＋型多結
晶シリコンからなることを特徴とする、請求項１又は２
に記載のＭＯＳトランジスタの製造方法。 - 【請求項５】 前記分離用絶縁膜が、酸化膜、窒化膜、
酸化窒化膜、又はＴａ２Ｏ５膜であることを特徴とす
る、請求項１又は２に記載のＭＯＳトランジスタの製造
方法。 - 【請求項６】 前記ソース／ドレイン領域の形成ステッ
プの前又は後に、パンチスルー現象を防止するために、
前記ｐ型半導体基板又は前記ＳＯＩ基板のｐ型半導体層
より更に多くの不純物が注入されたｐ型ハローイオン注
入領域を形成するステップを含むことを特徴とする、請
求項１又は２に記載のＭＯＳトランジスタの製造方法。 - 【請求項７】 ｎ型半導体基板上にゲート絶縁膜と、主
ゲートと、キャッピング層が順次にラミネートされたゲ
ートパターンを形成するステップと；前記ゲートパター
ンが形成された結果物の全面に分離用絶縁膜を形成する
ステップと；前記分離用絶縁膜上に前記半導体基板、及
び前記主ゲートより大きい仕事関数を有する側面ゲート
用物質層を形成するステップと；前記半導体基板及び前
記キャッピング層が露出するように、前記側面ゲート用
物質層と前記分離用絶縁膜を異方性エッチングして分離
用絶縁膜パターンと側面ゲートを形成するステップと；
ｐ型のソース及びドレイン領域をそれぞれ形成するステ
ップと；前記ソース領域とこれに隣接する前記側面ゲー
ト及び／又は前記ドレイン領域とこれに隣接する前記側
面ゲートとが互いに電気的に接続するように、前記結果
物上に導電膜パターンを形成するステップと；を含むこ
とを特徴とする、ＭＯＳトランジスタの製造方法。 - 【請求項８】 ｎ型半導体層が最上層に形成されたＳＯ
Ｉ基板上にゲート絶縁膜と、主ゲートと、キャッピング
層が順次にラミネートされたゲートパターンを形成する
ステップと；前記ゲートパターンが形成された結果物の
全面に分離用絶縁膜を形成するステップと；前記分離用
絶縁膜上に前記ｎ型半導体層、及び前記主ゲートより大
きい仕事関数を有する側面ゲート用物質層を形成するス
テップと；前記ｎ型半導体層及び前記キャッピング層が
露出するように、前記側面ゲート用物質層と前記分離用
絶縁膜を異方性エッチングして分離用絶縁膜パターンと
側面ゲートを形成するステップと；ｐ型のソース及びド
レイン領域をそれぞれ形成するステップと；前記ソース
領域とこれに隣接する前記側面ゲート及び／又は前記ド
レイン領域とこれに隣接する前記側面ゲートとが互いに
電気的に接続するように、前記結果物上に導電膜パター
ンを形成するステップと；を含むことを特徴とする、Ｍ
ＯＳトランジスタの製造方法。 - 【請求項９】 前記主ゲートが、ｎ＋型多結晶シリコン
からなることを特徴とする、請求項７又は８に記載のＭ
ＯＳトランジスタの製造方法。 - 【請求項１０】 前記側面ゲート用物質層が、ｐ型多結
晶シリコンからなることを特徴とする、請求項７又は８
に記載のＭＯＳトランジスタの製造方法。 - 【請求項１１】 前記分離用絶縁膜が、酸化膜、窒化
膜、酸化窒化膜、又はＴａ２Ｏ５膜であることを特徴と
する、請求項７又は８に記載のＭＯＳトランジスタの製
造方法。 - 【請求項１２】 前記ソース／ドレイン領域の形成ステ
ップの前又は後に、パンチスルー現象を防止するため
に、前記ｎ型半導体基板又は前記ＳＯＩ基板のｎ型半導
体層より更に多くの不純物が注入されたｎ型ハローイオ
ン注入領域を形成するステップを含むことを特徴とす
る、請求項７又は８に記載のＭＯＳトランジスタの製造
方法。
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