JP4968997B2 - ディープサブミクロンmosトランジスタの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、MOSトランジスタの製造方法に関し、更に詳しくは、ディープサブミクロンMOSトランジスタの製造方法に関する。
【0002】
【従来の技術】
MOSトランジスタの大きさを縮小するためには、そのチャネルの長さを短くしなげればならない。かかるディープサブミクロンの形成技術は、今後10年間更に一層発展し、50nm以下のチャネル長を有するMOSトランジスタが開発されるものと見込んでいる。かかるディープサブミクロンチャネルMOSトランジスタが正常に作動するためには、短チャネル効果(short channel effect)を最小化するのが重要であるが、このためには、ソース/ドレイン接合を極めて薄く形成しなければならない。
【0003】
このために、従来では、電気的に形成された薄い反転層(inversionlayer)をソース/ドレインに使用するか、PSG(Phosphorous−doped Silicate Glass)を側壁(side wall)に使用し、RTA(Rapid Thermal Annealing)を通じてリン(P)をシリコン基板に拡散することで浅い接合を形成した。
【0004】
しかし、これらの方法は、大量生産に適しない構造であるため、実際に応用することはほぼ不可能である。即ち、比較的高い電圧を印加せざるを得ない構造であるか、チャネル長のみを減少しただけであって、素子の大きさ自体は縮小していない構造、又工程上、信頼性のある素子特性を得難い構造であるため、かかる短所を補完する必要性が増してきている。
【0005】
【発明が解決しようとする課題】
ここで、本発明は、前述の従来の問題点を解決すべくなされたもので、仕事関数の差を用いてバイアスが加わっていない状態でもシリコン基板に反転層(inversion layer)が形成するようにし、その薄い反転層がソース/ドレインの役割を果たすようにすることで、短チャネル効果を減少すると共に、チャネルでのキャリアの移動度を増加する、MOSトランジスタの製造方法を提供することを目的とする。
【0006】
【課題を解決するための手段】
前記課題を達成するための本発明の第1の例によるMOSトランジスタの製造方法は、p型半導体基板上にゲート絶縁膜と、主ゲートと、キャッピング層が順次にラミネートされたゲートパターンを形成するステップと;前記ゲートパターンが形成された結果物の全面に分離用絶縁膜を形成するステップと;前記分離用絶縁膜上に前記p型半導体基板及び前記主ゲートより小さい仕事関数を有する側面ゲート用物質層を形成するステップと;前記半導体基板及び前記キャッピング層が露出するように、前記側面ゲート用物質層と前記分離用絶縁膜を異方性エッチングして分離用絶縁膜パターンと側面ゲートを形成するステップと;n型ソース/ドレインをそれぞれ形成するステップ;及び前記ソースとこれに隣接する前記側面ゲート及び/又は前記ドレインとこれに隣接する前記側面ゲートとをそれぞれ電気的に接続する導電膜パターンを、前記結果物上に形成するステップと;を含むことを特徴とする。
【0007】
前記課題を達成するための本発明の第2の例によるMOSトランジスタの製造方法は、p型半導体基板の代わりに、p型半導体層が最上層に形成されたSOI基板を使用して、前記第1の例と同様な方法にてMOSトランジスタを製造することを特徴とする。
【0008】
第1の例及び第2の例において、前記主ゲートの材料としては、p+型多結晶シリコン、p+型SiGe、又はミッドギャップ(mid−gap)物質を使用することができ、前記側面ゲート用物質層の材料としては、n+型多結晶シリコンを使用することができる。そして、前記分離用絶縁膜としては、酸化膜、窒化膜、酸化窒化膜、又はTa2O5膜を使用することができる。
【0009】
また、前記ソース/ドレイン領域の形成ステップの前又は後に、パンチスルー現象を防止するために、前記p型半導体基板又は前記SOI基板のp型半導体層より更に多くの不純物が注入されたp型ハローイオン注入領域を形成するステップを含むこともできる。
【0010】
前記課題を達成するための本発明の第3の例によるMOSトランジスタの製造方法は、n型半導体基板上にゲート絶縁膜と、主ゲートと、キャッピング層が順次にラミネートされたゲートパターンを形成するステップと;前記ゲートパターンが形成された結果物の全面に分離用絶縁膜を形成するステップと;前記分離用絶縁膜上に前記半導体基板、及び前記主ゲートより大きい仕事関数を有する側面ゲート用物質層を形成するステップと;前記半導体基板及び前記キャッピング層が露出するように、前記側面ゲート用物質層と前記分離用絶縁膜を異方性エッチングして分離用絶縁膜パターンと側面ゲートを形成するステップと;p型ソース/ドレインをそれぞれ形成するステップと;前記ソースとこれに隣接する前記側面ゲート及び/又は前記ドレインとこれに隣接する前記側面ゲートとが互いに電気的に接続するように、前記結果物上に導電膜パターンを形成するステップと;を含むことを特徴とする。
【0011】
前記課題を達成するための本発明の第4の例によるMOSトランジスタの製造方法は、n型半導体基板の代わりに、n型半導体層が最上層に形成されたSOI基板を使用して、前記第3の例と同様な方法にてMOSトランジスタを製造することを特徴とする。
【0012】
第3の例及び第4の例において、前記主ゲートの材料としては、n+型多結晶シリコンを使用することができ、前記側面ゲート用物質層の材料としては、p型多結晶シリコンを使用することができる。そして、前記分離用絶縁膜としては、酸化膜、窒化膜、酸化窒化膜、又はTa2O5膜を使用することができる。
【0013】
前記ソース/ドレイン領域の形成ステップの前又は後に、パンチスルー現象を防止するために、前記n型半導体基板又は前記SOI基板のn型半導体層より更に多くの不純物が注入されたn型ハローイオン注入領域を形成するステップを含むこともできる。
【0014】
【発明の実施の形態】
以下、本発明の好ましい実施例を、添付の図面を参照して詳細に説明する。
【0015】
[実施例1]
図1(a)乃至図1(f)は、本発明の第1の実施例によるMOSトランジスタの製造方法を説明するための断面図である。
【0016】
図1(a)及び図1(b)は、主ゲート150、キャッピング層160a、分離用絶縁膜パターン170a、及び側面ゲート180aを形成するステップを説明するための断面図である。先ず、p−型シリコン基板110上に通常の方法にてゲート絶縁膜120a、主ゲート150、及びキャッピング層160aが順次にラミネートされたゲートパターンを形成する。ここで、キャッピング層160aは、シリコン窒化物又はシリコン酸化物からなり、主ゲート150は、基板110より大なる仕事関数を有する物質層130a、例えばp+型多結晶シリコン層とシリサイド層140aが順次にラミネートされたポリサイド(polycide)構造を有する。
【0017】
次に、前記ゲートパターンが形成された結果物の全面に分離用絶縁膜170を形成する。分離用絶縁膜170としては、酸化膜、窒化膜、酸化窒化膜、又はTa2O5膜を使用することができ、分離用絶縁膜170が高誘電物質からなるほど後述する反転層190aがよりよく形成するので好ましい。
【0018】
次いで、分離用絶縁膜170上に側面ゲート用物質層を形成した後に、基板110及びキャッピング層160aが露出するように、前記側面ゲート物質層及び分離用絶縁膜170を異方性エッチングして、分離用絶縁膜パターン170a及びスぺーサー(spacer)形態の側面ゲート180aを形成する。ここで、前記側面ゲート用物質層は、前記基板110より小さい仕事関数を有する物質、例えばn+型多結晶シリコンで形成する。
【0019】
図2(a)は、主ゲート150と基板110との間のエネルギーバンドダイアグラム(energy band diagram)を一例に示したものであり、図2(b)は、側面ゲート180aと基板110との間のエネルギーバンドダイアグラム(energy band diagram)を一例に示したものである。
【0020】
図2(a)を参照すると、p−型基板は、5.03〜5.13eVの仕事関数を有し、p+型多結晶シリコンは、約5.29eVの仕事関数を有しているため、平衡状態で基板110のエネルギーバンドは、上方に撓み、基板110の表面は、蓄積状態(accumulation state)になる。
【0021】
図2bを参照すると、p−型基板は、5.03〜5.13eVの仕事関数を有し、n+型多結晶シリコンは、約4.17eVの仕事関数を有しているため、平衡状態で基板110のエネルギーバンドは、下方に撓み、基板110の表面は、反転状態(inversion state)になる。従って、図1(b)に示すように、主ゲート150の下には、反転層が形成しないが、側面ゲート180aの下には、n型反転層190aが形成する。
【0022】
図1(c)及び図1(d)は、ハロー(halo)イオン注入領域195、ソース/ドレイン190b、導電膜パターン197a、及び金属配線199aを形成するステップを説明するための断面図である。先ず、パンチスルー(punch−through)現象を防止するために、ハローイオン注入工程を行うことにより、p型ハローイオン注入領域195を形成した後、イオン注入工程でn型のソース/ドレイン190bをそれぞれ形成する。ここで、ハローイオン注入領域195とソース/ドレイン190bの形成手順が変わってもよく、ハローイオン注入領域195を形成する代わりに、レトログレードウェル(retrograde well)を形成しても同様な効果を得ることができる。
【0023】
次に、前記結果物の全面にTi、Co、又はWのような高融点金属を蒸着した後、熱処理工程を行うことにより、基板110と側面ゲート180aに接する高融点金属のみをシリサイドに変態し、シリサイドに変態していない残りの高融点金属を除去することで、ソース側側面ゲートとソースとを、そしてドレイン側側面ゲートとドレインとをそれぞれ電気的に接続する自己整列された(self−aligned)導電膜パターン197aを形成する。
【0024】
次いで、導電膜パターン197aが形成された結果物の全面に層間絶縁膜を蒸着した後に異方性エッチング工程を行ない、導電膜パターン197aを露出するコンタクトホールを有する層間絶縁膜パターン198aを形成する。次に、前記コンタクトホールを通じて導電膜パターン197aと電気的に接続する金属配線199aを形成する。
【0025】
主ゲート150及び側面ゲート180aは、本発明による素子の概念に適する限り、多結晶シリコンでない他の金属性物質からなってもよいが、側面ゲート180aが多結晶シリコンでない他の材質からなる場合には、上述のような方法で導電膜パターン197aを形成できず、パターニング工程を通じて導電膜パターン197aを形成しなければならない。即ち、ソース/ドレイン190bが形成された結果物の全面に導電膜を蒸着した後、これをパターニングし、前記のような形態の導電膜パターン197aを形成しなければならない。
【0026】
図1(d)のように、ソースとこれに隣接する側面ゲートとを、そしてドレイン領域とこれに隣接する側面ゲートとのいずれを電気的に接続する必要はなく、図1(e)に示すように、導電膜パターン197a’により、いずれか1つだけを互いに接続してもよい。
【0027】
さらに、図1(d)において説明したサリサイド(self−alignedsilicide、salicide)工程、又はパターニング工程を行わなくても、図1(f)に示すような方法でソースとドレインを側面ゲートにそれぞれ電気的に接続することができる。これを具体的に説明すると、次の通りである。図1(c)の結果物の全面に直に層間絶縁膜を形成した後に異方性エッチングし、側面ゲート180aとソース/ドレイン190bのいずれを露出するコンタクトホールを有する層間絶縁膜パターン198a’を形成する。次に、層間絶縁膜パターン198a’のコンタクトホールを通じてソース/ドレイン190bに接続する導電性ランディングパッド(landing pad)197aを形成する。
【0028】
本発明により製造されたNMOSトランジスタの場合、他の条件が同一の場合に主ゲート150の仕事関数と側面ゲート180aの仕事関数との差だけ、主ゲート150と側面ゲート180aに対するスレッショルド電圧(threshold voltage)の差が出る。例えば、主ゲート150が5.29eVの仕事関数を有するp+型多結晶シリコンからなり、側面ゲート180aが4.17eVの仕事関数を有するn+型多結晶シリコンからなる場合には、かかるスレッショルド電圧の差は、約1.12Vである。
【0029】
従って、主ゲート150に対するスレッショルド電圧が0.8Vになるように素子を製造すると、側面ゲート180aに対するスレッショルド電圧は−0.42Vとなり、側面ゲート180aにバイアスを加えていない状態でも側面ゲート180aの下に位置する基板110にn型反転層190aが形成する。導電膜パターン197a、197a’、又はランディングパッド197a’に電圧を印加すると、かかるn型反転層190aが実質的にソース/ドレインの役割をし、結果として短チャネル効果が減少する効果を奏する。
【0030】
無論、図1(e)のように、ソース側側面ゲートは、浮遊(floating)状態にしておき、ドレイン側側面ゲートのみをドレイン領域と電気的に接続した場合でも同様な効果を得ることができる。この場合にも、図1(d)の場合に比べてチャネル長が短くなる効果は劣るが、主ゲート150に電圧を印加すると、静電容量のカップリング効果により主ゲート150に印加される電圧に比例する電圧が、ソース領域側の側面ゲートに印加され、ソース側側面ゲートの下により酷い反転が起こるため、チャネルを通じて流れる電流量が増加する。
【0031】
一方、第1の実施例では、p−型シリコン基板110だけを例に挙げて説明したが、p−型シリコン基板110の代わりに、p−型半導体層が最上層に形成されたSOI基板を使用することもできる。
【0032】
[実施例2]
これまでは、NMOSトランジスタを例に挙げたが、PMOSトランジスタの場合にも同様である。単に、主ゲートは、基板より仕事関数が小さい物質を使用し、側面ゲートは、基板より仕事関数が大なる物質を使用するという点において相違するだけである。例えば、n型シリコン基板を使用する場合、図3の(a)に示すように、主ゲートは、n+型多結晶シリコンで形成し、側面ゲートは、図3の(b)に示すように、p+型多結晶シリコンで形成すればよい。なお、n型シリコン基板の代わりに、n型半導体層が最上層に形成されたSOI基板を使用することもできる。
【0033】
【発明の効果】
上述のような本発明によるMOSトランジスタの製造方法によると、基板110のドーピング濃度が低いため、側面ゲート180aに電圧が印加しない状態でも基板110の表面に薄い反転層190aが形成する。導電性パターン197aにより、反転層190aとソース/ドレイン190bとが電気的に接続するため、反転層190aとソース/ドレインの役割をし、短チャネル効果が減少する。本発明による場合、既存の工程を大きく離れていないにもかかわらず再現性があるように、0.1μm以下のチャネル長を有するディープサブミクロンMOSトランジスタを製造することができるようになる。
【0034】
また、本発明による場合、チャネル領域のドーピング濃度が低いため、散乱効果が減少し、キャリアの移動度が改善するのみならず、ドーピングされた不純物の不均一な分布によりスレッショルド電圧が変化する現象を最小化することができる。
【0035】
本発明は、前記実施例に限らず、本発明の技術的思想内で当該分野における通常の知識を有する者により様々な変更が可能であることは明白である。
【図面の簡単な説明】
【図1】図1(a)乃至図1(f)は、本発明の第1の実施例によるMOSトランジスタの製造方法を説明するための断面図である。
【図2】(a)は、図1(b)の主ゲート150と基板110との間のエネルギーバンドダイアグラムであり、(b)は、側面ゲート180aと基板110との間のエネルギーバンドダイアグラムである。
【図3】図3は、本発明の第2の実施例に対するものであり、(a)は、主ゲートと基板との間のエネルギーバンドダイアグラムであり、(b)は、側面ゲートと基板との間のエネルギーバンドダイアグラムである。
【符号の説明】
110 基板
120a ゲート絶縁膜
150 主ゲート
170a 分離用絶縁膜パターン
180a 側面ゲート
190a 反転層
190b ソース/ドレイン
Claims (12)
- p型半導体基板上にゲート絶縁膜と、主ゲートと、キャッピング層が順次にラミネートされたゲートパターンを形成するステップと;
前記ゲートパターンが形成された結果物の全面に分離用絶縁膜を形成するステップと;
前記分離用絶縁膜上に前記p型半導体基板及び前記主ゲートより小さい仕事関数を有する側面ゲート用物質層を形成するステップと;
前記半導体基板及び前記キャッピング層が露出するように、前記側面ゲート用物質層と前記分離用絶縁膜を異方性エッチングして分離用絶縁膜パターンと側面ゲートを形成するステップと;
n型ソース/ドレインをそれぞれ形成するステップ;及び
前記ソースとこれに隣接する前記側面ゲート及び/又は前記ドレインとこれに隣接する前記側面ゲートとをそれぞれ電気的に接続する導電膜パターンを、前記結果物上に形成するステップと;
を含むことを特徴とする、MOSトランジスタの製造方法。 - p型半導体層が最上層に形成されたSOI基板上にゲート絶縁膜と、主ゲートと、キャッピング層が順次にラミネートされたゲートパターンを形成するステップと;
前記ゲートパターンが形成された結果物の全面に分離用絶縁膜を形成するステップと;
前記分離用絶縁膜上に前記p型半導体層、及び前記主ゲートより小さい仕事関数を有する側面ゲート用物質層を形成するステップと;
前記p型半導体層、及び前記キャッピング層が露出するように、前記側面ゲート用物質層と前記分離用絶縁膜を異方性エッチングして分離用絶縁膜パターンと側面ゲートを形成するステップと;
n型ソース/ドレインをそれぞれ形成するステップ;及び
前記ソースとこれに隣接する前記側面ゲート及び/又は前記ドレインとこれに隣接する前記側面ゲートとをそれぞれ電気的に接続する導電膜パターンを、前記結果物上に形成するステップと;
を含むことを特徴とする、MOSトランジスタの製造方法。 - 前記主ゲートが、p+型多結晶シリコン、p+型SiGe、又はミッドギャップ物質からなることを特徴とする、請求項1又は2に記載のMOSトランジスタの製造方法。
- 前記側面ゲート用物質層が、n+型多結晶シリコンからなることを特徴とする、請求項1又は2に記載のMOSトランジスタの製造方法。
- 前記分離用絶縁膜が、酸化膜、窒化膜、酸化窒化膜、又はTa2O5膜であることを特徴とする、請求項1又は2に記載のMOSトランジスタの製造方法。
- 前記ソース/ドレイン領域の形成ステップの前又は後に、パンチスルー現象を防止するために、前記p型半導体基板又は前記SOI基板のp型半導体層より更に多くの不純物が注入されたp型ハローイオン注入領域を形成するステップを含むことを特徴とする、請求項1又は2に記載のMOSトランジスタの製造方法。
- n型半導体基板上にゲート絶縁膜と、主ゲートと、キャッピング層が順次にラミネートされたゲートパターンを形成するステップと;
前記ゲートパターンが形成された結果物の全面に分離用絶縁膜を形成するステップと;
前記分離用絶縁膜上に前記半導体基板、及び前記主ゲートより大きい仕事関数を有する側面ゲート用物質層を形成するステップと;
前記半導体基板及び前記キャッピング層が露出するように、前記側面ゲート用物質層と前記分離用絶縁膜を異方性エッチングして分離用絶縁膜パターンと側面ゲートを形成するステップと;
p型のソース及びドレイン領域をそれぞれ形成するステップと;
前記ソース領域とこれに隣接する前記側面ゲート及び/又は前記ドレイン領域とこれに隣接する前記側面ゲートとが互いに電気的に接続するように、前記結果物上に導電膜パターンを形成するステップと;
を含むことを特徴とする、MOSトランジスタの製造方法。 - n型半導体層が最上層に形成されたSOI基板上にゲート絶縁膜と、主ゲートと、キャッピング層が順次にラミネートされたゲートパターンを形成するステップと;
前記ゲートパターンが形成された結果物の全面に分離用絶縁膜を形成するステップと;
前記分離用絶縁膜上に前記n型半導体層、及び前記主ゲートより大きい仕事関数を有する側面ゲート用物質層を形成するステップと;
前記n型半導体層及び前記キャッピング層が露出するように、前記側面ゲート用物質層と前記分離用絶縁膜を異方性エッチングして分離用絶縁膜パターンと側面ゲートを形成するステップと;
p型のソース及びドレイン領域をそれぞれ形成するステップと;
前記ソース領域とこれに隣接する前記側面ゲート及び/又は前記ドレイン領域とこれに隣接する前記側面ゲートとが互いに電気的に接続するように、前記結果物上に導電膜パターンを形成するステップと;
を含むことを特徴とする、MOSトランジスタの製造方法。 - 前記主ゲートが、n+型多結晶シリコンからなることを特徴とする、請求項7又は8に記載のMOSトランジスタの製造方法。
- 前記側面ゲート用物質層が、p型多結晶シリコンからなることを特徴とする、請求項7又は8に記載のMOSトランジスタの製造方法。
- 前記分離用絶縁膜が、酸化膜、窒化膜、酸化窒化膜、又はTa2O5膜であることを特徴とする、請求項7又は8に記載のMOSトランジスタの製造方法。
- 前記ソース/ドレイン領域の形成ステップの前又は後に、パンチスルー現象を防止するために、前記n型半導体基板又は前記SOI基板のn型半導体層より更に多くの不純物が注入されたn型ハローイオン注入領域を形成するステップを含むことを特徴とする、請求項7又は8に記載のMOSトランジスタの製造方法。
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