KR20060054407A - 축소된 게이트 공핍을 갖는 도핑된 게이트 전극을 구비한전계 효과 트랜지스터와 이 트랜지스터의 형성방법 - Google Patents

축소된 게이트 공핍을 갖는 도핑된 게이트 전극을 구비한전계 효과 트랜지스터와 이 트랜지스터의 형성방법 Download PDF

Info

Publication number
KR20060054407A
KR20060054407A KR1020067002206A KR20067002206A KR20060054407A KR 20060054407 A KR20060054407 A KR 20060054407A KR 1020067002206 A KR1020067002206 A KR 1020067002206A KR 20067002206 A KR20067002206 A KR 20067002206A KR 20060054407 A KR20060054407 A KR 20060054407A
Authority
KR
South Korea
Prior art keywords
gate electrode
forming
region
drain
gate
Prior art date
Application number
KR1020067002206A
Other languages
English (en)
Other versions
KR101180976B1 (ko
Inventor
칼스텐 위엑조렉
토마스 퓨델
톨스텐 캄러
울프강 부철츠
Original Assignee
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE10335103A external-priority patent/DE10335103B4/de
Application filed by 어드밴스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Publication of KR20060054407A publication Critical patent/KR20060054407A/ko
Application granted granted Critical
Publication of KR101180976B1 publication Critical patent/KR101180976B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

드레인 및 소스 영역들(208)의 정의 전에 주입 마스크(220)를 형성함으로써, 게이트 도펀트 농도가 드레인 및 소스 농도들의 도펀트로부터 효과적으로 분리될 수 있다. 게다가, 주입 마스크(220)를 제거한 후에, 게이트 전극(205)의 측면 디멘젼은 잘 알려진 측벽 스페이서(207) 기술에 의해 정의되며, 이에 따라 포토리소그래피 및 이방성 식각에 기초한 종래의 방법들에 비해 스케일링 장점을 제공할 수 있다.

Description

축소된 게이트 공핍을 갖는 도핑된 게이트 전극을 구비한 전계 효과 트랜지스터와 이 트랜지스터의 형성방법{FIELD EFFECT TRANSISTOR HAVING A DOPED GATE ELECTRODE WITH REDUCED GATE DEPLETION AND METHOD OF FORMING THE TRANSISTOR}
본 발명은 일반적으로 집적회로의 제조에 관한 것이고, 더욱 상세하게는 도핑된 폴리실리콘 게이트 전극과 같은 도핑된 게이트 전극(doped gate electrode)을 구비한 전계효과 트랜지스터의 제조에 관한 것이며, 여기서 도펀트 농도(dopant concentration)는 드레인 및 소스 영역의 도펀트 농도와는 독립적으로 제어가능하다.
집적회로의 제조는 특정 회로 레이아웃(layout)에 따라 소정의 칩 영역에 막대한 수의 회로 소자들을 형성할 것을 요구한다. 일반적으로, 현재 복수의 공정 기술이 실행되고 있으며, 여기서 마이크로프로세서, 저장 칩 등의 논리 회로소자들에 대해서, 동작 속도 및/또는 전력 소모의 관점에서 우수한 특성으로 인해 CMOS 기술이 현재 가장 유력한 수단이다. 상기 기술에서, 수 백만개의 상보성 트랜지스터들(complementary transistors), 즉 N-채널 트랜지스터 및 P-채널 트랜지스터가 적당한 기판상에 형성되며, 여기서 트랜지스터 성능의 향상에 대한 지속적인 요구에 의해 소위 SOI 디바이스들이 최고급(highly advanced) CMOS 디바이스에 대한 바람직한 회로 구조가 되었다. SOI 디바이스들은 일반적으로 실리콘(옥사이드 상의 실리콘)인 비교적 얇은 반도체 층 내 및 상(in and on)에 제조되며, 이들은 절연체 층상에 형성된다. 회로 소자를 완전히 에워싸는 상응하는 고립 구조들에 의해, 다른 회로 소자들로부터 완전히 전기적으로 절연될 수 있으며, 이에 따라 벌크(bulk) 반도체 기판상에 제조되는 종래의 CMOS 디바이스들에 의해 용이하게 달성될 수 없는 복수의 장점들이 제공된다. 사용되는 회로 구조와 무관하게, 전형적인 MOS 트랜지스터는 채널 영역에 의해 서로 분리된 PN 접합(PN junction) 영역들을 포함하며, 여기서 상기 채널 영역은 채널 영역 위에 형성된 게이트 전극에 의해 제어되고 얇은 절연 층에 의해 상기 게이트 전극으로부터 분리된다. 두 개의 PN 접합 영역들(이들은 또한 드레인 영역 및 소스 영역으로도 불림) 사이의 거리에 대응하는 채널 영역의 디멘젼(dimension)이 트랜지스터의 채널 길이로 표시되고 MOS 트랜지스터의 주요한 디자인 특성을 나타낸다. 트랜지스터의 채널 길이를 줄임으로써, 필요한 트랜지스터 성능을 얻도록 트랜지스터의 크기뿐만 아니라 트랜지스터의 기능상의 행동이 특유하게 디자인될 수 있다. 현재, 대략 0.1㎛ 및 이보다 상당히 작은 게이트 길이는, 진보된 CMOS 디바이스에서 2000MHz 이상의 대응 클록 주파수에 직면하게 된다. 트랜지스터 소자들의 지속적인 크기 감소는 성능 및/또는 전력 소모에 있어 상당한 장점들을 가져왔지만, 회로 소자들의 디멘젼 축소에 의해 제공된 상기 장점들 중 일부를 부당하게 상쇄되지 않도록 하기 위해서는 수많은 문제가 해결되어야만 한다. 특히, 실질적으로 채널 길이를 결정하는 트랜지스터 소자의 게이트 전극과 같은 임계적 디멘젼을 갖는 회로 소자들의 제조는 이러한 미소(tiny) 회로 소자들을 신뢰성 있고 재생산 가능하도록 형성하기 위해서 막대한 노력을 필요로 한다. 예를 들면, 레이아웃 이미지를 레티클(reticle)로부터 기판상에 형성된 레지스트 층으로 전사하는데 사용되는 UV선의 파장길이보다 상당히 작은 게이트 길이를 구비한 게이트 전극들을 형성하는 공정은 매우 복잡하다.
PN 접합들이 적어도 부분적으로 이온주입 및 후속 어닐링 사이클에 의해 생성되는 도펀트 프로파일(profile)에 의해 정의된다는 사실로부터 또 다른 어려움이 발생한다. 일반적으로, 축소된 피처(feature) 크기는 축소된 단면적으로 인한 전도율의 감소를 보상하기 위해 높은 도펀트 농도를 필요로하여, 복잡한 주입 사이클이 요구된다. 여기서 필요한 트랜지스터 성능을 달성하기 위해 수직 및 측면 도펀트 프로파일이 정밀하게 제어되어야 한다. 주입된 도펀트들은 제조 공정 동안에 디바이스의 온도 상승에 따라 확산하기 때문에, 시간에 따른 도펀트의 확산도를 나타내는 열적 예산안(budget)에 따라 매우 엄격한 요구사항이 충족되어야만 한다. 예를 들면, 고급 트랜지스터 소자들은 드레인 및 소스 영역들에서 매우 높은 도핑 레벨을 필요로 하며, 상기 매우 높은 도핑 레벨들은 종래의 공정 기술들에서 주입 사이클 동안에 주입 마스크로서 행동하는 게이트 전극에도 또한 제공되며, 여기서 특히 붕소로 도핑된 P-채널 트랜지스터들에 대해서, 게이트 절연층으로의 심각한 보론 확산이 발생하여 디바이스에 대한 심각한 신뢰성 제약을 야기한다.
채널 전도성의 필요한 제어가능성을 유지하기 위해 축소된 트랜지스터 게이트 길이가 또한 극히 얕은 PN 접합을 필요로 한다는 사실로부터 다른 문제들이 야기된다. 따라서, SOI 디바이스들에 대해서, 실리콘층의 두께가 대응하여 축소되어야 하고, 결과적으로 고도로 도핑된 반도체 영역을 드레인과 소스 영역에 형성된 금속 실리사이드(metal silicide region)로 접속하는 표면적의 축소로 인해 드레인과 소스 영역으로의 접촉 저항이 증가된다.
도 1a 내지 도 1d에서, 극단적인 디바이스 스케일링(scaling)에 연루되는 일부 문제들을 논의하도록 고급 SOI MOS 트랜지스터를 형성하는 전형적인 종래 공정 흐름이 기술될 것이다. 도 1a에서, 트랜지스터(100)는 위에 형성된 절연 층(102)과 결정성 실리콘 층(104)을 구비하는 기판(101)을 포함하며, 여기서 상기 절연 층(102)은 종종 매립 옥사이드(buried oxide)로도 불린다. 실리콘 층(104)의 두께는 전체적인 디바이스의 디멘젼에 따라서 선택되고 특히 게이트 전극(105)의 길이에 적합하게 되며, 여기서 상기 게이트 전극(105)은 실리콘 층(104) 위에 형성되며 게이트 절연층(106)에 의해 실리콘 층(104)으로부터 분리된다. 전형적으로 게이트 전극(105)은 폴리실리콘으로 구성되고 게이트 절연 층(106)은 실리콘 다이옥사이드(silicon dioxide), 실리콘 옥시나이트라이드(silicon oxynitride) 등으로 구성된다. 절연 구조(103)가 실질적으로 트랜지스터(100)의 디멘젼을 정의하고 상기 트랜지스터(100)를 인접한 회로 소자들로부터 전기적으로 절연시킨다. 측벽 스페이서들(107)은 게이트 전극(105)의 측벽들 상에 형성되고, 특정 측면 도펀트 프로파일을 구비한 드레인 및 소스 영역들(108)은 실리콘 층(104) 내에 형성된다.
도 1a에 도시된 바와 같은 트랜지스터(100)를 형성하는 전형적인 공정 흐름은 하기의 공정들을 포함한다. 절연 층(102)과 실리콘층(104)을 포함하는 기판(101)은 실리콘 층(104)의 필요한 두께를 구비하는 부합하는 기판 제조자로부터 획득되거나, 상기 두께가 기판(101)을 대응하도록 연마(polishing)함으로써 적합하게될 수 있다. 다른 경우에, 층들(102 및 104)을 포함하는 기판(101)은 잘알려진 웨이퍼 결합(wafer-bond) 기술에 의해 제조될 수 있다. 그 다음, 절연 구조(103)가 기술분야에서 잘알려진 안정된 포토리소그래피, 식각, 증착 및 연마 기술들을 사용하여 형성된다. 그 다음, 게이트 절연 층(106)을 위해 필요한 특성들을 구비한 얇은 유전체 층이 예를 들면 고급 산화(advanced oxidation) 및/또는 증착 공정에 의해 형성된다. 그 다음, 폴리실리콘 층이 얇은 유전체 층 상에 형성되며, 이러한 적층(layer stack)이 고급 포토리소그래피 및 후속 이방성 식각 공정에 의해 패턴되어 필요한 게이트 길이, 즉 도 1a의 수평 연장선을 구비한 게이트 절연 층(106)과 게이트 전극(105)을 획득한다. 그 다음, 제 1 이온 주입 시퀀스(sequence)가 수행되어 드레인 및 소스 영역들(108)에 대한 도펀트 프로파일의 확장(extention)을 형성하며, 여기서 폴리실리콘 게이트 전극(105)이 주입 마스크로서 행동한다. 그 다음, 측벽 스페이서들(107)이 형성되며, 공정 양식에 따라 2개 이상의 스페이서들이 순차적으로 형성된다. 그리고, 또 다른 이온 주입 사이클들이 수행되어 최종적으로 필요한 도펀트 농도를 드레인 및 소스 영역(108)에 주입한다. 다시, 동일한 도펀트 량이 또한 게이트 전극(105)에 제공된다. 그 다음, 어닐링 사이클이 수행되어 도펀트들을 활성화하고 이전의 주입 시퀀스에 의해 손상된 드레인 및 소스 영역(108)의 부분들을 적어도 부분적으로 재결정화(re-crystallize)한다. P-채널 트랜지스터의 제조에서, 드레인 및 소스 영역들(108)을 형성하기 위한 도펀트로서 붕소가 종종 사용되며, 여기서 붕소는 높은 확산도를 나타낸다. 그 다음, 주입 및 후속 어닐링 사이클 동안에 게이트 절연 층(106)으로 붕소가 침투하여 게이트 절연층(106)의 신뢰도를 떨어트린다. 즉, 전기적 항복(breakdown)에 대한 장기적인 저항성이 상당히 하락할 것이다. 매우 높은 붕소량에 대해서, 드레인과 소스 영역들(108) 사이에 형성된 채널 영역의 도펀트 농로일지라도 부정적으로 영향을 받는다.
도 1b는 디바이스 스케일링에 관한 또 다른 문제를 야기하는 종래의 일 수단에 따른 트래지스터(100)를 개략적으로 도시한다. 도 1b에서, 금속 실리사이드 영역(109)은 게이트 전극(105)에 형성되고 상응하는 금속 실리사이드 영역들(110)은 드레인 및 소스 영역들(108)에 형성된다. 상기 금속 실리사이드 영역들(109 및 110)은 예를 들면 고급 MOS 트랜지스터들의 매우 높은 농도로 도핑되더라도 실리콘보다 상당히 낮은 저항성을 나타내는 코발트 실리사이드(cobalt silicide)로 구성된다. 게이트 전극의 저항성을 효과적으로 줄이기 위해 금속 실리사이드 영역(109)이 게이트 전극(105)에서 가능한 많은 공간을 차지리하는 것이 바람직하다. 금속 실리사이드 영역들(109 및 110)은 공통(common) 실리사이드화 공정에서 형성되며, 예를 들면 난융 금속(refractory metal) 층의 증착, 코발트 모노실리사이드를 형성하기 위한 제 1 어닐링 사이클, 반응하지 않은 코발트의 선택적인 제거, 및 코발트 모노실리사이드를 낮은 저항의 코발트 디실리사이드(cobalt disilicide)로 변환하기 위한 제 2 어닐링 사이클을 포함한다. 금속 실리사이드 영역(109)의 큰 두께에 대한 요구로 인해 드레인 및 소스 영역들(108)의 수직 연장선을 완전히 소진하며, 반면에 금속 실리사이드 영역(110)의 수평 바닥 인터페이스가 전하 캐리어 전송에 대해 더 이상 이용가능하지 않기 때문에, 드레인 및 소스 영역들(108)을 통하여 흐르는 전류는 측면 인터페이스만을 통해 실리사이드 영역(108)으로 들어가므로 드레인 및 소스 영역들(108)로의 접촉 저항을 증가시킨다. 결과적으로, 도 1c를 참조하여 설명되는 바와 같이 대안적인 방법이 종종 채택될 것이다.
도 1c는 금속 실리사이드 영역의 형성 전에 트랜지스터(100)를 개략적으로 도시한다. 도 1c에서, 실리콘 영역들(111)은 선택적 에피택셜 성장(selective epitaxial growth)에 의해 드레인 및 소스 영역들(108) 위 및 게이트 전극(105) 위에 형성된다. 전형적으로, 실리콘 영역들(111)은 드레인 및 소스 영역들(108)의 확장을 위해 제 1 주입 후에 성장된다. 공정 요구에 따라, 실리콘 영역들(111)은 드레인 및 소스 영역들(108)을 형성하기 위한 제 1 주입 사이클 전 또는 후에 성장된다.
도 1d는 드레인 및 소스 영역들(108) 및 확대된 게이트 전극(105)에 실리사이드 영역들(109 및 110)의 형성 후에 트랜지스터(100)를 개략적으로 도시한다. 도시된 바와 같이, 이제 금속 실리사이드 영역(110)은 드레인 및 소스 영역들(108)에 도달하지만 실리콘을 완전히 소진하지 않도록 하여 채널 영역으로의 전하 캐리어 전송을 위한 인터페이스를 증가시키도록, 실리사이드화 공정이 제어된다. 비록 이러한 종래 트랜지스터 아키텍처가 도 1b에 논의된 일부 문제를 회피할 수 있더라도, 지속적인 디바이스 스케일링은 리소그래피로서 종래 포토리소그래피에 의해 물리적 게이트 길이를 제한하고 후속 이방성 식각 공정이 실질적으로 게이트 길이, 따라서 트랜지스터 스케일링에 대한 가능성을 결정한다. 게다가, 도 1a를 참조하여 지적한 바와 같이, 게이트 전극(105)에서의 도펀트 농도는 소스 및 드레인 영역들(108)에 제공되는 도펀트 농도에 직접 관련이 있으며, 여기서 상기 도펀트 농도는 이러한 영역들에서 최소 접촉 및 면 저항(contact and sheet resistance)을 생성하도록 맞추어진다. 그러나, 특히 P-채널 트랜지스터의 고도의 확산성 붕소에 대해서, 게이트 도펀트 농도는 게이트 절연 층(106) 및 하부 채널 영역의 도펀트 침투를 최소화하기 위해 완전히 제어되어야만 하므로, 드레인/소스 도펀트 프로파일들을 생성하는데 사용되는 주입 파라미터들의 선택과 충돌한다.
상기 확인된 문제의 관점에서, 실질적으로 트랜지스터 성능, 특히 P-채널 트랜지스터의 성능을 손상하지 않으면서 게이트 길이를 더욱 스케일링할 수 있는 개선된 기술이 여전히 필요하다.
본 발명은 첨부된 도면들과 함께 하기의 상세한 설명을 참조할 때 이해할 수 있으며, 동일한 참조 번호는 동일한 소자들을 나타낸다.
도 1a-1d는 대안적인 종래 방법들에 따른 SOI 트랜지스터 소자의 단면을 도시한다;
도 2a-2i는 본 발명의 예시적인 실시예에 따른 다양한 제조 단계 동안에 트랜지스터 디바이스를 도시한다;
도 3a-3e는 에피텍샬 성장이 필요하지 않은 또 다른 예시적인 실시예들에 따른 다양한 제조 단계 동안에 트랜지스터 디바이스를 도시한다.
본 발명은 다양한 수정들 및 대체 형상들이 가능하지만, 이들의 특정 실시예들이 도면에서 예시로서 도시되고 본 명세서에서 상세하게 설명될 것이다. 그러나 이들에 대한 도면들 및 상세한 설명은 본 발명을 개시된 특정 형태로 제한하기 위함이 아니고, 첨부된 청구항들에 의해 정의된 본 발명의 정신 및 범위 내에 있는 모든 수정물, 균등물 및 대체물들을 포함하도록 의도된다.
일반적으로, 본 발명은 현재 이용가능한 리소그래피 기술에 의해 제공되는 한계 이하로 게이트 길이를 줄일 수 있는 가능성을 제공하면서, 게이트 도펀트 농도와 드레인 및 소스 도펀트 농도를 분리할 수 있는 기술에 관한 것이다.
본 발명의 일 예시적인 실시예에 따르면, 전계 효과 트랜지스터의 형성 방법은 결정성 반도체 영역 위에 주입 마스크를 형성하고, 그리고 상기 주입 마스크를 사용하여 드레인 영역 및 소스 영역을 형성하는 것을 포함하며, 여기서 상기 드레인 및 소스 영역들 각각은 결정성 반도체 영역의 표면 위에 위치한 상부 표면을 구비한다. 그 다음, 상기 주입 마스크가 제거되어 결정성 반도체 영역의 표면 영역을 노출하고 게이트 절연 층이 노출된 표면 영역 위에 형성된다. 게다가, 게이트 전극이 게이트 절연 층 위에 형성되고, 그 다음 상기 게이트 전극이 도핑된다.
본 발명의 또 다른 예시적인 실시예에 따르면, 전계 효과 트랜지스터는 위에 반도체 영역이 형성된 기판을 포함한다. 드레인 영역이 측면 방향과 높이 방향을 따라 확장되고, 측면 방향과 높이 방향으로 확장된 소스 영역이 제공된다. 게다가, 게이트 전극이 제공되어 측면 방향과 높이 방향을 따라 확장되며, 여기서 상기 게이트 전극은 드레인 영역과 소스 영역 사이의 측면에 위치하며 게이트 절연 층에 의해 반도체 영역으로부터 분리된다. 여기서, 상기 드레인 및 소스 영역들은 적어도 게이트 전극의 상부 표면까지 높이 방향을 따라 확장된다.
본 발명의 설명적인 실시예들을 후술한다. 명확성을 위해 실제 실시를 위한 모든 피처(feature)들을 본 명세서에서 기술하지는 않는다. 이러한 모든 실제 실시예의 전개시, 예를 들어 시스템 관련 제약 및 사업 관련 제약을 따르는 것과 같이, 전개자의 특정한 목표들을 달성하기 위해서는, 구현마다 특정한 다양한 결정들이 이루어져야 하는바, 이는 구현마다 달라질 것이다. 또한, 주목할 사항으로서, 이러한 개발 노력은 복잡하고 시간 소모적이지만, 그럼에도 불구하고 본원의 개시의 이득을 갖는 당업자들에게는 일상적인 작업이다.
이제 첨부 도면들을 참조하여 본 발명에 대해 설명한다. 도면들에서는 반도체 디바이스의 다양한 구조들 및 영역들이 매우 정확하고 뚜렷한 구성들 및 프로파일들을 갖는 것으로 도시되어 있지만, 당업자라면 실제로 이러한 영역들 및 구조들이 도면들에 나타낸 것처럼 정확하지 않을 수 있다는 것을 알 수 있을 것이다. 또한, 도면들에 도시된 다양한 피처들 및 영역들의 상대적인 크기는 제조되는 디바이스들 상의 이러한 피처들 또는 영역들 크기와 비교하여 과장되거나 축소될 수 있다. 그럼에도 불구하고, 첨부 도면들은 본 발명의 예들을 묘사하고 설명하기 위해 포함된 것이다. 본원에서 이용되는 단어들 및 구들은 관련 분야의 당업자가 이러한 단어들 및 구들을 이해하는 것과 일관된 의미를 갖는 것으로 이해 및 해석되어야 한다. 본원의 어떠한 용어 또는 구의 일관적인 사용에는 용어 또는 구의 어떠한 특별한 정의, 즉 당해 기술분야의 당업자가 이해하는 바와 같은 일상적이고 통상적인 의미와 다른 정의가 함축되도록 의도되지 않는다. 어떠한 용어 또는 구가 특별한 의미, 즉 당업자에 의해 이해되는 것 이외의 의미를 갖는 것으로 의도된다면, 이러한 특별한 정의는 용어 또는 구에 대한 특별한 정의를 직접적이고 명백하게 제공하는 한정 방식으로 본 명세서에서 명시적으로 열거할 것이다.
본 발명의 또 다른 예시적인 실시예들의 하기 상세한 설명에서, SOI 기판상에 형성된 트랜지스터 소자가 언급되는바, 이러한 회로 아키텍처가 현재 고급 CMOS 디바이스를 제조하는 가장 유력한 후보자로 간주되기 때문이다. 그러나, 본 발명의 원리는 실리콘 기판, 또는 다른 적당한 III-V 또는 II-VI 반도체와 같은 벌크 반도체 기판(bulk semiconductor substrate) 상에 형성된 트랜지스터들에 용이하게 적용될 수 있다. 결과적으로, 본 발명은 특정 제한이 첨부된 청구항에 명시적으로 열거되지 않는 한 실리콘-기반 SOI 디바이스들로 한정되는 것으로 간주되어서는 안된다.
도 2a-2i를 참조하여, 또 다른 예시적인 실시예들이 더욱 상세하게 기술될 것이다. 도 2a에서, 트랜지스터(200)는 실리콘 기판의 형태나 또는 글래스(glass), 사파이어(sappire), 등의 다른 기판 형태의 기판(201)을 포함하며, 여기서 절연 층(202) 및 실질적인 결정성 반도체 층(204)이 상기 기판(201) 상에 형성된다. 상기 반도체 층(204)은 실리콘, 실리콘/게르마늄, 또는 다른 적당한 반도체 물질로 구성될 수 있다. 하기의 설명적인 예에서 실리콘으로 구성된 것으로 간주될 반도체 층(204)의 두께는 극단적으로 스케일링된 SOI 트랜지스터 소자의 요구에 적합하도록 선택된다. 트랜지스터(200)의 전체 디멘젼은 절연 구조(203)에 의해 정의되며, 여기서 상기 절연 구조(203)는 실리콘 다이옥사이드 및/또는 실리콘 나이트라이드와 같은 절연물질로 구성된다. 측면 디멘젼(221)을 구비한 주입 마스크(220)가 반도체 층(204) 위에 형성된다. 상기 주입 마스크(220)는 형성될 게이트 전극의 형태 윤곽과 유사하다. 상기 주입 마스크(220)는 실리콘 다이옥사이드, 실리콘 나이트라이드 등과 같은 임의의 적당한 물질로 구성될 것이며, 후술할 고급 제조 단계에서 상기 반도체 층(204)에 대해서 선택적으로 주입 마스크(220)를 알맞게 제거하도록 주입 마스크(220)에 대해서 선택적 식각 방법이 이용가능하거나 확립될 수 것이다. 다른 특정 실시예에서, 주입 마스크(220)의 측면 디멘젼(221)을 형성될 게이트 전극의 측면 확장(즉, 디자인 게이트 길이)을 초과하도록 선택하여, 주입 마스크(220)가 잘 알려진 리소그래피 및 이방성 식각 기술에 의해 용이하게 형성될 수 있으며, 동시에 현재 가용(available) 포토리소그래피 기술들의 레졸루션(resolution)에 의해 제한됨이 없이 게이트 전극의 실제 디멘젼을 상당히 축소할 수 있는 가능성을 제공한다. 다른 실시예들에서, 임계적 트랜지스터 디멘젼들, 즉 게이트 길이가 완전히 현재의 가용 리소그래피 기술들의 레졸루션 내에 있을 때에는, 주입 마스크(220)의 측면 디멘젼(221)이 실질적으로 형성될 게이트 전극의 게이트 길이를 나타낸다.
도 2a에 도시된 바와 같이 디바이스(200)를 형성하는 전형적인 공정 흐름은 다음의 공정을 포함할 것이다. 고급 웨이퍼 결합 기술에 의해 기판(201)을 제공하거나 기판(201)을 형성한 후에, 절연 구조(203)가 안정된 리소그래피, 이방성 식각, 증착 및 연마 기술에 의해 형성된다. 그 다음, 반도체 층(204) 내에 트랜지스터 동작을 위해 필요한 수직 도펀트 프로파일(도시되지 않음)을 확립하기 위해 가능한 주입 시퀀스들이 수행된다. 그 다음, 후속 주입 시퀀스에서 필요한 이온 차단 효과(ion blocking effect)를 제공하는 적당한 두께를 가진 적당한 유전체 층이 플라즈마 증강 화학 기상 증착(plasma enhanced chemical vapor deposition)에 의해 증착된다. 만약, 예를 들어 실리콘 나이트라이드가 유전체 층의 주요 성분이라면, 얇은 실리콘 다이옥사이드 층이 실리콘 나이트라이드 전에 증착되어 유전체 층의 패터닝 동안에 식각 중지 층으로 행동한다. 전술한 바와 같이, 주입 마스크(220)를 형성하기 위한 유전체 층의 패터닝은 잘 알려진 리소그래피 및 이방성 식각 기술들에 의해 달성되는바, 이는 극단적으로 스케일링된 소자들이 고려되는 일 설명적인 실시예에서 트랜지스터 폭 디멘젼의 측면 디멘젼(221)과 그 크기가 대응하는 게이트 디멘젼을 초과하기 때문이다.
도 2b는 주입 마스크(220)를 패터닝하는 이방성 식각 프로세스의 완료 후에 상기 디바이스(200)를 개략적으로 도시하며, 여기서 상기 디바이스(200)는 주입 마스크(220)에 의해 측면으로 정의된, 즉 자기 정렬된(self-aligned) 높은 도펀트 농도를 형성하도록 222로 표시된 주입 시퀀스를 거치게 된다. 반도체 층(204)에 형성된 도펀트 농도는 또한 형성될 상응하는 소스 및 드레인 영역들에 대한 확장 영역(208a)의 필요한 농도를 나타낸다. 주입 시퀀스(222)는 주입 마스크(220)의 측면 디멘젼(221)에 따라 필요한 도펀트 프로파일(208a)을 달성하기 위해 필요한 만큼의 복수의 주입 단계들을 포함한다. 일 실시예에서, 그 다음, 급속 열적 어닐링 사이클에 의한 열처리가 수행되어 이전의 주입 시퀀스(222) 동안에 손상되었을 모든 비정질의(amorphized) 반도체 영역을 재결정화한다. 종래 방법과는 달리, 어닐링 사이클에 대한 파라미터들은 상기 반도체 층(204)을 실질적으로 완벽하게 재결정화하도록 선택되며, 여기서 온도 유도 도펀트 확산(temperature induced dopant diffusion)이 고려되어 도펀트 프로파일(208a)의 필요한 측면 확장을 생산한다. 결과적으로, 이전의 주입 시퀀스(222) 뿐 아니라 주입 마스크(220)의 측면 디멘젼(221)이 온도 상승과 이번 어닐링 사이클 및 후속 어닐링 사이클의 지속기간과 함께 디자인되어, 필요한 측면 도펀트 프로파일(208a) 및 따라서 필요한 채널 길이가 획득된다. 주입 및 어닐링 동안에 도펀트의 상응하는 행동이 대응하는 시뮬레이션 프로그램에 의해 계산되어, 그 결과로 측면 확장(221) 및 주입 시퀀스(222)의 공정 파라미터에 대한 적당한 디자인 값들과 비정질 반도체 영역을 재결정화하는 어닐링 사이클의 확립을 가능하게 한다.
도 2c는 또 다른 고급 제조 단계에서 트랜지스터(200)를 개략적으로 도시한다. 상기 트랜지스터(200)는 반도체 층(204) 위에 형성된 에피택셜 성장된 반도체 영역(211)을 포함한다. 상기 반도체 영역(211)의 높이가 형성될 게이트 전극의 높이를 실질적으로 결정하기 때문에, 상기 반도체 영역(211)의 두께 또는 높이는 디바이스 필요조건에 따라 선택된다. 예를 들면, 반도체 영역(211)의 높이는 대략 20-100nm 범위이다.
하부 반도체 층 위에 반도체 물질의 에피택셜 성장, 예를 들어 실리콘 층 위에 실리콘의 성장은 잘 알려진 공장이어서 그에 관한 설명은 생략한다. 트랜지스터(200)의 다른 모든 부분들은 유전체 물질에 의해 덮이기 때문에, 영역들(211)의 성장은 노출된 실리콘 영역들에 제한된다. 그 다음, 트랜지스터에 또 다른 이온 주입 공정(223)이 수행되어 소스 및 드레인 영역들(208)에 최종으로 필요한 도펀트 농도를 생성한다. 다른 실시예들에서, 이전에 수행된 주입 시퀀스(222) 및 대응하는 어닐링 사이클이 생략되고 주입 사이클(223)에 통합되어, 도펀트들이 주입될 반도체 영역의 두께의 증가로 인해 저에너지 주입 시퀀스를 실질적으로 피한다. 그 다음, 어닐링 사이클이 수행되며, 여기서 주입 유도 손상이 실질적으로 치유되고 도펀트들은 활성화된다. 따라서, 어닐링 사이클 동안에 도펀트들의 확산은, 가능하다면 이전에 수행된 어닐링 사이클들 동안에 이미 획득된 도펀트 이동과 함께 최종으로 필요한 측면 도펀트 프로파일을 생성하고 이로 인해 채널 길이(224)를 생성한다. 종래 경우에서와 같이, 게이트 전극 및 게이트 절연 층에서의 도펀트 확산의 증대와 같은 다른 트랜지스터 소자들에서의 어떠한 부정적인 영향에 대한 위험도 없이, 오직 드레인 및 소스 영역들(208)의 최적의 특성들만을 제공하기 위해, 주입 마스크(220)의 측면 디멘젼(221) 및 주입 파라미터들과 함께 어닐링 파라미터들이 선택될 수 있다.
도 2d는 주입 마스크(220)가 제거되고 반도체 영역들(211)의 내부 및 외부 측벽들 상에 형성된 측벽 스페이서들(207)을 구비한 트랜지스터(200)를 개략적으로 도시한다. 측벽 스페이서들(207)은 실리콘 다이옥사이드, 실리콘 나이트라이드 등과 같은 임의의 적당한 물질로 구성된다. 주입 마스크(220)는 등방성 건식 식각(isotropic dry etch) 또는 등방성 습식 식각 공정과 같은 등방성 식각 공정에 의해 선택적으로 제거되며, 상기 식각 공정들은 과도한 손상을 야기하지 않으면서 주변의 반도체 물질에 대한 높은 선택도를 나타낸다.
일부 실시예들에서, 주입 마스크(220)가 절연 구조(223)에 대해서 상당한 식각 선택도를 나타내지 않을 때, 상기 주입 마스크(220)를 노출하는 레지스트 마스크를 형성하도록 주입 마스크(220)의 패터닝에 사용되는 것과 동일한 리소그래피 레티클(도시되지 않음)로 또 다른 포토리소그래피 단계가 수행된다. 그 다음, 레지스트 마스크를 구비하거나 구비하지 않고, 주입 마스크(220)는 상응하는 등방성 식각 공정에 의해 제거된다. 주입 마스크(220)와, 가능하다면 레지스트 마스크의 제거 후에, 상기 측벽 스페이서들(207)은 특정한 두께로 하나 이상의 물질 층들을 증착하고 후속으로 상기 하나 이상의 물질 층들의 여분의 물질을 이방성으로 식각함으로써 형성된다. 상응하는 측벽 스페이서 기술들은 잘 알려져 있으므로 이의 상세한 설명은 생략한다. 그러나, 주입 마스크(220)(도 2c 참조)의 측면 확장(221)이 스페이서 폭(207a)의 두 배만큼 축소되어 게이트 길이(205b)를 정의하기 때문에, 측벽 스페이서(207)의 폭(207a)이 잘 제어되어 최종으로 획득되는 게이트 길이를 정의함을 이해해야 한다. 결과적으로, 주입 마스크(220)가 현재의 첨단 포토리소그래피(cutting-edge photolithography)에 의해 형성될 때, 종래 방법에 비해, 스페이서 폭(207a)의 두 배만큼의 스케일링 이득을 획득된다.
도 2e는 또 다른 고급 제조 단계에서의 디바이스(200)를 개략적으로 도시하며, 여기서 게이트 절연 층(206)이 상기 측벽 스페이서들(207) 사이에 형성된다. 도시된 실시예에서, 층(204) 내부뿐 아니라 영역(211) 위의 반도체의 일부분을 소진하여 필요한 두께의 옥사이드 층을 형성하도록 게이트 절연 층(206)이 고급 산화 기술에 의해 형성된다. 다른 실시예들에서, 게이트 절연 층(206)이 기술분야에 잘 알려진 고급 증착 기술들에 의해 형성된다.
도 2f는 게이트 전극 물질 층(205a)이 위에 형성된 트랜지스터(200)를 개략적으로 도시한다. 예를 들면 실리콘-기반 트랜지스터가 고려될 때, 상기 층(205a)은 폴리실리콘으로 구성된다. 상기 폴리실리콘 층(205a)은 잘 알려진 화학 기상 증착 기술에 의해 증착되며, 여기서 상기 층(205a)의 두께는 상기 영역들(211) 사이의 공간이 게이트 전극 물질로 확실히 채워지도록 선택된다. 그 다음, 상기 층(205a)의 여분의 물질은 화학적 기계적 연마(CMP) 및/또는 상기 층(205a)의 식각에 의해 제거된다. 만약 상기 층(205a)의 상당부분이 식각에 의해 제거된다면, 상기 식각 공정을 시작하기 전에 화학적 기계적 연마로 상기 층(205a)의 토포그래피(topography)를 평탄화하는 것이 유리하다. 일 실시예에서, 상기 여분의 물질은 CMP에 의해 제거되며, 여기서 상기 연마 공정은 상기 반도체 영역들(211)의 상부의 상기 게이트 절연 층(206)의 노출을 표시하도록 모니터(monitor)된다. 그 다음, 상기 연마 공정은 계속되어 상기 반도체 영역들(211)의 상부의 상기 얇은 게이트 절연 층(206)을 완전히 제거하고, 그리하여 또한 상기 측벽 스페이서들(207)의 상부 부분을 평평하게 한다.
도 2g는 CMP에 의해 상기 층(205a)의 여분의 물질을 제거하여 게이트 전극(205)을 형성한 후에 트랜지스터(200)를 개략적으로 도시한다. 주목할 사항은, 측벽 스페이서(207)들의 상기 평평해진 표면 부분들(207b)이 상기 반도체 영역들(211)로부터의 게이트 전극(205)의 신뢰성 있는 전기적 절연을 제공한다는 점이다. 다른 실시예들에서, 상기 층(205a)의 여분의 물질의 대부분이 식각에 의해 제거된 때, 상기 반도체 영역들(211)의 상부의 게이트 절연 층(206)이 노출되면 상기 식각 공정은 중지되고, 후속으로 선택적 식각 공정이 수행되어 노출된 게이트 절연 층(206)을 제거하게 된다. 만약 적당한 경우에 반도체 물질에 대한 또 다른 식각이 수행되어 반도체 영역들(211) 및 게이트 전극(205)의 높이를 낮춘다면, 게이트 전극(205) 및 영역들(211)의 높이가 이제 측벽 스페이서들(207)의 상부 측보다 한 참 낮기 때문에, 상기 반도체 영역들(211)과 상기 게이트 전극(205) 사이는 측벽 스페이서들(207)에 의해 신뢰성 있게 전기적으로 절연될 것이다.
도 2h는 종래 방법에서 잘 알려진 모든 유해한 부작용을 회피하면서 동시에 게이트 전극(205)의 전도성을 증가시키도록 디자인된 또 다른 이온 주입 시퀀스(225)가 수행된 트랜지스터(200)를 개략적으로 도시한다. 즉, 이온 주입 시퀀스(225) 동안에 주입 파라미터들은 게이트 절연 층(206)으로의 도펀트 침투를 가능한 낮게 유지하면서 동시에 게이트 공핍을 최소화하도록 게이트 절연 층(206) 부근의 도펀트 농도를 증가시키도록 선택된다. 상기 이온 주입 시퀀스(225)는 종래 방법에서와 같이 게이트 및 드레인/소스 양자 모두에 대한 상충된 특성들 또는 우수한 드레인/소스 특성들을 획득하는 대신에, 우수한 게이트 특성들을 획득하도록 조정되기 때문에, 전반적으로 향상된 트랜지스터 성능이 달성될 수 있다.
다른 실시예들에서, 또 다른 레지스트 마스크가 예를 들면 상기 주입 마스크(220)의 형성에서와 같은 리소그래피 레티클을 사용하여 형성되어, 주입 시퀀스(225)에 대한 적당한 도펀트들을 선택함에 있어 고도의 유연성이 획득된다. 예를 들면, 만약 트랜지스터 디바이스(200)가 P-채널 트랜지스터를 나타낸다면, 드레인 및 소스 영역들(208)에서의 도펀트 농도는 주입 동안에 높은 확산성을 나타내는 붕소에 의해 형성되었을 것이다. 따라서, 일부 경우에 게이트 주입(225)에 대해서 다른 유형의 도펀트들, 가능하다면 붕소와 반대되는 전도 유형의 다른 도펀트들을 사용하는 것이 적당할 것이다. 다른 도펀트들, 특히 반대되는 전도 유형의 도펀트들은 영역들(211)에서 도펀트 농도에 부정적인 영향을 미칠 수 있기 때문에, 추가의 레지스트 마스크가 주입 시퀀스(225) 동안에 이온 침투를 실질적으로 차단할 것이다.
그 다음, 트랜지스터(200)가 실리콘-기반 트랜지스터일 때, 실리사이드화 공정이 종래 디바이스들에서와 유사하게 수행되어 영역들(211) 및 게이트 전극(205)의 전도성을 증가시킨다.
도 2i는 코발트와 같은 난융 금속과 실리콘의 자기 정렬 반응으로서 수행되는 실리사이드화 공정과, 반응되지 않은 금속의 후속 제거와, 그리고 안정한 코발트 모노실리사이드와 고 전도성의 코발트 디실리사이드를 또다시 변환하기 위한 어닐링 사이클을 완료하여, 게이트 전극(205)에 금속 실리사이드 영역들(209)과 드레인 및 소스 영역들(208)에 대응하는 금속 실리사이드 영역들(210)을 형성한 후에 트랜지스터(200)를 개략적으로 도시한다.
도 2i에 도시된 바와 같이, 결과적으로 트랜지스터(200)는 도핑된 부분(205c)과 금속 실리사이드 영역(209)을 포함하는 높은 전도성 게이트 전극(205)을 구비하며, 여기서 상기 도펀트 농도는 게이트 공핍을 최소화하고 실질적으로 게이트 절연 층(206)의 도펀트 침투를 억제하도록 최적화된다. 반면에, 필요한 높은 도펀트 농도가 반도체 영역들(211)을 포함하는 드레인 및 소스 영역들(208)에서 확립되며, 여기서 동시에 잔존 드레인 및 소스 영역(208)과 금속 실리사이드 영역(210)의 인터페이스의 증가는 금속 실리사이드 영역(210)으로부터 트랜지스터(200)의 확장 및 채널 영역들로의 효율적인 전하 캐리어 전송을 제공한다. 이러한 방식으로, 극단적으로 스케일링된 SOI 트랜지스터들은 소스 및 드레인 접촉 및 면 저항을 지나지게 제한함이 없이 대략 5-50nm 범위의 두께를 갖는 채널 영역을 구비하도록 제조된다. 게다가, 유효 게이트 길이 및 채널 길이는 더 이상 현존하는 첨단 포토리소그래피의 가용 레졸루션에 의해 제한되지 않고 잘 알려진 측벽 스페이서 기술들에 근거하여 감소될 수 있다.
도 3a-3e를 참조하여 또 다른 설명적인 실시예들을 지금부터 기술할 것이며, 여기서는 이전의 실시예들에서 설명된 바와 같은 에피택셜 성장 공정이 필요하지 않다. 도 2a-2i에 도시된 것과 동일한 소자들은 단지 제 1 자리의 숫자를 제외하고는 동일한 참조 번호로 표시되며, 따라서 이들 소자들의 상세한 설명 및 이들을 형성하는 공정들은 생략한다.
도 3a에서, 트랜지스터(300)는 그 위에 절연 층(302) 및 절연 구조(303)에 의해 에워싸인 반도체 층(304)이 형성된 기판(301)을 포함한다. 레지스트 마스크(330)가 상기 반도체 층(304) 위에 형성되어 측면 디멘젼(321)을 갖는 개구부(320a)를 노출시킨다. 개구부(320a)는 또한 부분적으로 상기 반도체 층(304) 내에 형성되며, 여기서 상기 개구부(320a)는 트랜지스터(300)의 채널 영역을 위해 필요한 만큼의 두께(304a)를 구비한 반도체 층(304)의 반도체 영역을 노출시킨다.
절연 구조(303)를 포함하는 기판(301)은 도 2a에 전술한 바와 같은 유사한 공정에서 형성된다. 상기 레지스트 마스크(330)는 리소그래피에 의해 패턴되며, 여기서 도 2a에서 주입 마스크(220)를 참조하여 지적한 바와 같은 실질적으로 동일한 기준이 측면 디멘젼(321)에 관해서도 적용된다. 반도체 층(304) 내부의 개구부(320a)는 절연 구조(303)의 형성 동안에 수행된 바와 같은 이방성 식각 공정에 의해 형성된다. 따라서, 상기 공정 기술들은 기술분야에서 잘 알려져 있다. 상기 반도체 층(304)의 두께는 트랜지스터 소자(300)의 최종 높이를 나타내도록 선택된다는 점을 주목하여야 하며, 여기서 상기 이방성 식각 공정은 적당한 트랜지스터 성능에 의해 요구되는 바와 같은 필요한 얕은 두께(304a)를 제공하도록 제어된다. 상기 이방성 식각 공정의 식각 속도는 매우 정확한 방식으로 미리 확립되기 때문에, 상기 식각 공정은 상기 두께(304a)의 디자인 값에 맞게 신뢰성 있게 중지될 것이다.
도 3b는 유전체 층(320b)이 그 위에 형성된 트랜지스터(300)를 개략적으로 도시하며, 여기서 상기 층(320b)의 두께는 상기 반도체 층(304) 내부의 개구부(320a)를 완전히 채우도록 선택된다. 도 3b에 도시된 바와 같은 구조의 형성은 레지스트 마스크(330)의 제거 후에, CVD에 의해 실리콘 다이옥사이드, 실리콘 나이트라이드, 등과 같은 적당한 물질로 상기 층(320b)을 증착함으로써 달성된다.
도 3c는 상기 개구부(320a) 내부에 주입 마스크(320)를 형성하도록 상기 층(320b)의 토포그래피를 평탄화한 후의 디바이스(300)를 개략적으로 도시한다. 상기 CMP 공정은 도 3c에 도시된 바와 같이 반도체 층(304)의 표면 위에 얇은 층을 남기도록 디자인되거나, 또는 다른 실시예들에서 상기 CMP 공정은 상기 반도체 층(304)으로부터 모든 여분의 물질을 실질적으로 완전히 제거하도록 지속된다. 그 다음, 이온 주입 공정(322)은 특정 깊이(322a)에서 필요한 이온 농도를 증착하도록 수행된다. 개구부(320a) 내부에 형성된 주입 마스크(320)로 인하여, 채널 영역(340)은 주입 시퀀스(322)에 의해 실질적으로 영향을 받지 않는다. 그 다음, 주입 마스크(320)는 등방성 건식 또는 습식 공정으로 디자인된 선택적 식각 공정에 의해 제거된다. 상기 선택적 식각 방법은 기술분야에서 잘 알려져 있기 때문에 본 명세서에서 상세한 설명은 생략한다. 그 다음, 모든 비정질 반도체 영역들을 재결정화하고 이전의 주입 시퀀스(322)에 의해 주입된 도펀트틀을 활성화하고 확산시키도록 어닐링 사이클이 수행된다. 상기 채널 영역(340)으로의 필요한 도펀트 이동을 획득하도록 상기 어닐링 사이클의 파라미터들이 선택되며, 이에 따라 특정 채널 길이를 정의한다. 개구부(320a)의 측면 디멘젼(321) 뿐만 아니라 적당한 주입 및 어닐링 파라미터들에 관해서, 도 2b 및 도 2c를 참조하여 전술한 기준이 동일하게 적용된다.
도 3d는 드레인과 소스 영역 사이에 채널 길이(324)를 정의하는 드레인 및 소스 영역들(308)을 구비한, 어닐링 사이클 완료 후의 트랜지스터(300)를 개략적으로 도시한다. 어닐링 공정 전에 주입 마스크가 제거되기 때문에, 위에 놓인 영역들로부터 채널 영역(340)으로의 확산이 실질적으로 방지된다.
도 3e는 개구부(320a)의 측벽들 상에 형성된 측벽 스페이서들(307)과 채널 영역(340) 및 반도체 층(304) 위에 형성된 게이트 절연 층(306)을 구비한 트랜지스터(300)를 개략적으로 도시한다. 측벽 스페이서들(307)의 폭은 개구부(320a) 내부에 형성될 게이트 전극의 최종으로 획득되는 게이트 길이(305b)를 결정한다. 상기 측벽 스페이서들(307) 및 게이트 절연 층(306)을 형성하는 공정 시퀀스는 실질적으로 도 2d 및 2e를 참조하여 전술한 바와 실질적으로 동일하다.
특유하게 디자인된 게이트 주입 사이클을 포함하는 개구부(320a) 내부에 게이트 전극을 형성하는 것과 같은 또 다른 공정은 도 2f-2i를 참조하여 전술한 바와 동일하게 수행된다.
결과적으로, 필요한 얇은 채널 영역(340)이 선택적 에피택셜 성장 단계의 필요 없이 제공되어 공정 복잡성을 상당히 축소하지만, 그럼에도 불구하고 전술한 실시예들과의 고도의 호환성이 유지된다. 에피택셜 성장 단계의 부존재로 인해, 처리량이 증가하고 생산 단가는 상당히 감소될 것이다.
결과적으로, 본 발명은 현재 가용 첨단 디바이스들의 게이트 길이보다 상당히 작은 게이트 길이를 구비하는 트랜지스터 소자, 특히 SOI 디바이스들의 형성을 가능하게 하는 기술을 제공하며, 여기서 잘 알려진 동일한 기술들이 사용된다. 게다가, 게이트 전극에서의 도펀트 농도와 드레인 및 소스 영역들의 도펀트 농도의 결합관계를 실질적으로 해제함으로써 개선된 채널 접촉 및 면 저항을 제공하고 동시에 게이트 전극의 특성들을 개선한다. 따라서, 본 발명은 현재 잘 알려진 제조 공정을 사용함으로써 트랜지스터 소자들의 과감한 스케일링에 대한 가능성을 제공한다. 전술한 실시예들로부터 명백한 바와 같이, 비록 SOI 디바이스들에 대한 응용이 매우 유리할지라도, 본 발명의 원리는 SOI 디바이스들에 한정되지 않으며 벌크 반도체 기판상에 형성된 디바이스들에도 또한 사용될 수 있다.
상기 개시된 특정 실시예들은 단지 예시적인 것으로서, 본 발명은 상이하나 개시된 내용을 습득한 당업자에게 명백히 균등한 방식으로 변경되거나 실행될 수 있다. 예컨대, 상기 개시된 공정 단계들은 다른 순서로 수행될 수 있다. 더욱이, 이하 청구항에서 기술된 것을 제외하고 여기 보여진 구조 또는 설계에 대한 상세한 설명에 제한되지 않는다. 그에 따라 상기 구체화된 상세한 설명은 변경되거나 수정될 수 있고 그러한 변경은 본 발명의 사상과 범위 내에 있다는 것은 명백하다. 따라서 보호범위는 이하의 청구범위에 개시되어 있다.

Claims (15)

  1. 전계 효과 트랜지스터의 형성방법으로서:
    결정성 반도체 영역(204) 위에 주입 마스크(220)를 형성하는 단계와;
    상기 주입 마스크를 사용하여 드레인 영역 및 소스 영역(208)을 형성하는 단계와, 여기서 상기 드레인 및 소스 영역 각각은 상기 결정성 반도체 영역의 표면 위에 위치하는 상부 표면을 구비하며;
    상기 결정성 반도체 영역의 표면 영역을 노출하도록 상기 주입 마스크를 제거하는 단계와;
    상기 노출된 표면 영역 상에 게이트 절연 층(206)을 형성하는 단계와;
    상기 게이트 절연 층(206) 상에 게이트 전극(205)을 형성하는 단계와; 그리고
    상기 게이트 전극(205)을 도핑하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 형성방법.
  2. 제 1항에 있어서, 상기 게이트 전극을 형성하는 단계는 상기 게이트 절연 층(206) 위에 게이트 전극 물질을 증착하는 단계와 상기 게이트 전극(205)을 형성하도록 상기 게이트 전극 물질의 여분의 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 형성방법.
  3. 제 1항에 있어서, 상기 주입 마스크(220)의 측면 크기는 상기 게이트 전극(205)의 게이트 길이의 디자인 값보다 큰 것을 특징으로 하는 전계 효과 트랜지스터의 형성방법.
  4. 제 1항에 있어서, 상기 드레인 영역 및 소스 영역(208)을 형성하는 단계는 상기 주입 마스크(220)에 인접하여 결정성 반도체 층을 에피택셜 성장시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 형성방법.
  5. 제 4항에 있어서,
    상기 반도체 층을 에피택셜 성장시키는 단계 전에 상기 드레인 영역 및 소스 영역을 형성하기 위해 제 1 주입 시퀀스가 수행되고,
    상기 반도체 층을 에피택셜 성장시키는 단계 후에 상기 드레인 영역 및 소스 영역(208)을 형성하기 위해 제 2 주입 시퀀스가 수행되는 것을 특징으로 하는 전계 효과 트랜지스터의 형성방법.
  6. 제 5항에 있어서, 도펀트들을 활성화하기 위해 어닐링 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 형성방법.
  7. 제 6항에 있어서, 상기 어닐링 공정은 원하는 채널 길이가 상기 드레인 영역 및 소스 영역(208)의 측면 거리에 의해 정의되게 하는 방식으로 제어되는 것을 특징으로 하는 전계 효과 트랜지스터의 형성방법.
  8. 제 7항에 있어서,
    상기 어닐링 공정은 상기 제 1 주입 시퀀스 후 및 상기 제 2 주입 시퀀스 전에 수행되는 제 1 어닐링 사이클을 포함하며,
    상기 제 1 어닐링 사이클은 상기 반도체 영역에서 비정질 부분을 완전히 재결정화하는 것을 특징으로 하는 전계 효과 트랜지스터의 형성방법.
  9. 제 3항에 있어서, 상기 주입 마스크(220)를 제거함으로써 노출된 상기 드레인 영역 및 소스 영역(208)의 측벽들 상에 측벽 스페이서들(207)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 형성방법.
  10. 제 9항에 있어서, 상기 측벽 스페이서들(207)의 폭(207A)이 상기 게이트 전극에 대한 타겟 게이트 길이에 근거하여 제어되는 것을 특징으로 하는 전계 효과 트랜지스터의 형성방법.
  11. 제 1항에 있어서, 상기 주입 마스크(220)를 형성하는 단계는 상기 결정성 반도체 영역(204)을 포함하는 반도체 층에 오목부(recess)를 형성하는 단계와 상기 주입 마스크(220)를 형성하도록 상기 오목부를 마스크 물질로 채우는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 형성방법.
  12. 제 11항에 있어서, 상기 오목부를 채우는 단계는 상기 오목부를 완전히 채우기에 충분한 두께로 상기 마스크 물질을 증착하는 단계와 화학적 기계적 연마에 의해 여분의 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 형성방법.
  13. 제 11항에 있어서, 상기 오목부의 측면 디멘젼은 상기 게이트 전극의 타겟 게이트 길이보다 큰 것을 특징으로 하는 전계 효과 트랜지스터의 형성방법.
  14. 전계 효과 트랜지스터로서:
    위에 반도체 영역(204)이 형성된 기판과;
    측면 방향과 높이 방향에 따라 확장된 드레인 영역(208)과;
    상기 측면 방향과 높이 방향에 따라 확장된 소스 영역(208)과; 그리고
    상기 측면 방향과 높이 방향에 따라 확장된 게이트 전극(205)을 포함하며,
    상기 게이트 전극(205)은 상기 드레인 영역과 상기 소스 영역 사이의 측면에 위치하며 게이트 절연 층(206)에 의해 상기 반도체 영역으로부터 분리되며,
    상기 드레인 및 소스 영역들은 적어도 상기 게이트 전극(205)의 상부 표면까지 상기 높이 방향에 따라 확장되는 것을 특징으로 하는 전계 효과 트랜지스터.
  15. 제 14항에 있어서, 상기 게이트 전극(205)은 적어도 부분적으로 도핑된 반도체 물질로 구성되며, 그리하여 상기 게이트 전극에서 도펀트들의 피크 농도가 상기 드레인 및 소스 영역들(208)에서 도펀트들의 피크 농도보다 작은 것을 특징으로 하는 전계 효과 트랜지스터.
KR1020067002206A 2003-07-31 2004-06-04 축소된 게이트 공핍을 갖는 도핑된 게이트 전극을 구비한전계 효과 트랜지스터와 이 트랜지스터의 형성방법 KR101180976B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE10335103A DE10335103B4 (de) 2003-07-31 2003-07-31 Feldeffekttransistor mit einer dotierten Gateelektrode mit reduzierter Gateverarmung und Verfahren zur Herstellung des Transistors
DE10335103.5 2003-07-31
US10/790,852 US7494872B2 (en) 2003-07-31 2004-03-02 Field effect transistor having a doped gate electrode with reduced gate depletion and method of forming the transistor
US10/790,852 2004-03-02
PCT/US2004/017705 WO2005017992A1 (en) 2003-07-31 2004-06-04 Field effect transistor having a doped gate electrode with reduced gate depletion and method of forming the transistor

Publications (2)

Publication Number Publication Date
KR20060054407A true KR20060054407A (ko) 2006-05-22
KR101180976B1 KR101180976B1 (ko) 2012-09-07

Family

ID=34195725

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067002206A KR101180976B1 (ko) 2003-07-31 2004-06-04 축소된 게이트 공핍을 갖는 도핑된 게이트 전극을 구비한전계 효과 트랜지스터와 이 트랜지스터의 형성방법

Country Status (4)

Country Link
EP (1) EP1649506A1 (ko)
JP (1) JP2007500936A (ko)
KR (1) KR101180976B1 (ko)
WO (1) WO2005017992A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2887370B1 (fr) * 2005-06-17 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un transistor isole a canal contraint
US20090045458A1 (en) * 2007-08-15 2009-02-19 Advanced Micro Devices, Inc. Mos transistors for thin soi integration and methods for fabricating the same
US7749850B2 (en) * 2007-11-07 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US624761A (en) * 1899-05-09 Screw-propeller
US625867A (en) * 1899-05-30 Door-locking burglar-alarm
US4835585A (en) * 1984-11-26 1989-05-30 American Telephone And Telegraph Company, At&T Bell Laboratories Trench gate structures
US5300447A (en) * 1992-09-29 1994-04-05 Texas Instruments Incorporated Method of manufacturing a minimum scaled transistor
US5576227A (en) * 1994-11-02 1996-11-19 United Microelectronics Corp. Process for fabricating a recessed gate MOS device
US5994736A (en) * 1997-09-22 1999-11-30 United Microelectronics Corporation Semiconductor device having buried gate electrode with silicide layer and manufacture method thereof
US6200866B1 (en) * 1998-02-23 2001-03-13 Sharp Laboratories Of America, Inc. Use of silicon germanium and other alloys as the replacement gate for the fabrication of MOSFET
US6252277B1 (en) * 1999-09-09 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Embedded polysilicon gate MOSFET
US6258677B1 (en) * 1999-10-01 2001-07-10 Chartered Seminconductor Manufacturing Ltd. Method of fabricating wedge isolation transistors
JP2001274389A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 半導体装置およびその製造方法
US6551886B1 (en) * 2001-04-27 2003-04-22 Advanced Micro Devices, Inc. Ultra-thin body SOI MOSFET and gate-last fabrication method
FR2827705B1 (fr) * 2001-07-19 2003-10-24 Commissariat Energie Atomique Transistor et procede de fabrication d'un transistor sur un substrat sige/soi
JP2003031803A (ja) * 2001-07-19 2003-01-31 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法

Also Published As

Publication number Publication date
WO2005017992A1 (en) 2005-02-24
KR101180976B1 (ko) 2012-09-07
EP1649506A1 (en) 2006-04-26
JP2007500936A (ja) 2007-01-18

Similar Documents

Publication Publication Date Title
JP5204645B2 (ja) 強化した応力伝送効率でコンタクト絶縁層を形成する技術
US8722498B2 (en) Self-aligned fin transistor formed on a bulk substrate by late fin etch
JP4890448B2 (ja) 相異なるチャネル領域に相異なるよう調整された内在応力を有するエッチストップ層を形成することによって、相異なる機械的応力を生成するための技術
US6653181B2 (en) CMOS integrated circuit having vertical transistors and a process for fabricating same
JP5544367B2 (ja) トランジスタにおいて進歩したシリサイド形成と組み合わされる凹型のドレイン及びソース区域
US7122410B2 (en) Polysilicon line having a metal silicide region enabling linewidth scaling including forming a second metal silicide region on the substrate
JP2012504327A (ja) チャネル領域への減少させられたオフセットを有する埋め込みＳｉ／Ｇｅ材質を伴うトランジスタ
JP2008541446A (ja) Ｓｏｉデバイスの製造方法
JP2005072577A (ja) コンタクトマージンが確保できるシリサイド膜を具備した高集積半導体素子及びその製造方法
US7419867B2 (en) CMOS gate structure comprising predoped semiconductor gate material with improved uniformity of dopant distribution and method of forming the structure
US7176110B2 (en) Technique for forming transistors having raised drain and source regions with different heights
US7144786B2 (en) Technique for forming a transistor having raised drain and source regions with a reduced number of process steps
US6674128B1 (en) Semiconductor-on-insulator device with thermoelectric cooler on surface
US7169676B1 (en) Semiconductor devices and methods for forming the same including contacting gate to source
WO2014063381A1 (zh) Mosfet的制造方法
JP4086099B2 (ja) 半導体素子の形成方法
US6737315B2 (en) Method of manufacturing semiconductor device including steps of forming both insulating film and epitaxial semiconductor on substrate
JP2005332993A (ja) 半導体装置および半導体装置の製造方法
US7494872B2 (en) Field effect transistor having a doped gate electrode with reduced gate depletion and method of forming the transistor
US6228729B1 (en) MOS transistors having raised source and drain and interconnects
KR101180976B1 (ko) 축소된 게이트 공핍을 갖는 도핑된 게이트 전극을 구비한전계 효과 트랜지스터와 이 트랜지스터의 형성방법
JP5007488B2 (ja) 絶縁ゲート電界効果トランジスタの製造方法
JPH06177377A (ja) 絶縁ゲート電界効果トランジスタ
KR101130331B1 (ko) 서로 다른 높이를 갖는 융기 드레인 및 소스 영역들을구비한 트랜지스터를 형성하는 고급기술
KR100342290B1 (ko) 전계 효과 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150730

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160727

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170804

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee