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GEBIET DER VORLIEGENDEN ERFINDUNG
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Die
vorliegende Erfindung betrifft im Allgemeinen die Herstellung integrierter
Schaltungen und betrifft dabei die Herstellung von Feldeffekttransistoren
mit einer dotieren Gatelektrode, etwa einer dotierten Polysiliziumgateelektrode,
wobei eine Dotierstoffkonzentration unabhängig von einer Dotierstoffkonzentration
in den Drain- und Sourcegebieten steuerbar ist.
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BESCHREIBUNG DES STANDS DER
TECHNIK
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Die
Herstellung integrierter Schaltungen erfordert die Bildung einer
großen
Anzahl von Schaltungselementen auf einer gegebenen Chipfläche gemäß einem
spezifizierten Schaltungsentwurf. Im Allgemeinen werden mehrere
Prozesstechnologien gegenwärtig
eingesetzt, wobei für
Logikschaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen,
die CMOS-Technologie gegenwärtig
der am vielversprechendste Ansatz ist auf Grund der überlegenen
Eigenschaften hinsichtlich der Betriebsgeschwindigkeit und/oder
der Leistungsaufnahme. In dieser Technologie werden Millionen von
komplementären
Transistoren, d. h. N-Kanaltransistoren und P-Kanaltransistoren,
auf einem geeigneten Substrat hergestellt, wobei die ständige Forderung
nach einem verbesserten Transistorverhalten nunmehr sogenannte SOI-Bauteile
zur bevorzugten Schaltungsarchitektur für technisch anspruchsvollste CMOS-Bauelemente
gemacht hat. SOI-Bauelemente werden in und auf einer relativ dünnen Halbleiterschicht,
typischerweise Silizium hergestellt, die wiederum auf einer isolierenden
Schicht gebildet ist (Silizium auf Oxid). Mittels entsprechender
Isolationsstrukturen, die ein Schaltungselement vollständig umschließen, wird
eine vollständige
elektrische Isolierung von anderen Schaltungselementen erreicht, wodurch
eine Vielzahl von Vorteilen erzielt werden, die durch konventionelle
CMOS-Bauteile, die auf großvolumigen
Halbleitersubstraten hergestellt werden, nicht in einfacher Weise
erreichbar sind. Unabhängig
von der angewendeten Schaltungsarchitektur weist ein typischer MOS-Transistor PN-Übergangsgebiete
auf, die voneinander durch ein Kanalgebiet getrennt sind, das mittels
einer sich über
dem Kanalgebiet bildenden und dieses von einer dünnen Isolierschicht trennenden
Gateelektrode gesteuert wird. Die Abmessung des Kanalgebiets, die
dem Abstand zwischen den beiden PN-Übergangsgebieten entspricht, die
auch als Drain-Gebiet und Source-Gebiet bezeichnet werden, wird
die als die Kanallänge
benannt und repräsentiert
die dominierende Entwurfseigenschaft des MOS-Transistors. Durch Reduzieren der Kanallänge des
Transistors kann nicht nur die Transistorgröße, sondern auch das funktionale
Verhalten in spezieller Weise so gestaltet werden, um ein gewünschtes
Transistorleistungsverhalten zu erreichen. Gegenwärtig wird
eine Gatelänge
von ungefähr
0.1 μm und
deutlich darunter in fortschrittlichen CMOS-Bauelementen mit entsprechenden
Taktfrequenzen von 2000 Megahertz und mehr vorgefunden. Obwohl die
kontinuierliche Größenreduzierung von
Transistorelementen deutliche Vorteile in Hinblick auf das Leistungsverhalten
und/oder die Leistungsaufnahme ergeben hat, so müssen dennoch eine Vielzahl
von Problemen bewältigt
werden, um nicht unnötig
die Vorteile aufzuheben, die durch die reduzierten Abmessungen der
Schaltungselemente geboten werden. Insbesondere die Herstellung
der Schaltungskomponenten mit den kritischen Abmessungen, etwa die
Gateelektrode des Transistorelements, die im Wesentlichen die Kanallänge bestimmt,
erfordert große
Anstrengungen, um zuverlässig
und reproduzierbar diese winzigen Schaltungskomponenten zu bilden.
Beispielsweise ist es ein äußerst komplexer
Vorgang, Gateelektroden mit einer Gatelänge, die deutlich unter der
Wellenlänge
der UV-Strahlung liegt, die zum Übertragen
eines Entwurfsbildes von einem Retikel auf eine auf dem Substrat
gebildeten Lackschicht verwendet wird, zu bilden.
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Eine
weitere Schwierigkeit ergibt sich aus der Tatsache, dass die PN-Übergänge durch
Dotierstoffprofile definiert sind, die zumindest teilweise durch
Ionenimplantation und nachfolgende Ausheizzyklen erzeugt werden.
Da typischerweise reduzierte Strukturgrößen höhere Dotierstoffkonzentrationen erfordern,
um die geringere Leitfähigkeit
auf Grund der geringeren Querschnittsflächen zu kompensieren, sind
komplexe Implantationszyklen erforderlich, wobei das vertikale und
das laterale Dotierprofil präzise
zu steuern ist, um das gewünschte
Transistorverhalten zu erreichen. Da die implantierten Dotierstoffe
bei erhöhten
Temperaturen des Bauelements während
der Herstellungsprozesse der Diffusion unterliegen, müssen sehr
strenge Anforderungen in Hinblick auf ein thermisches Budget, das
die Diffusion der Dotierstoffe im Laufe der Zeit beschreibt, eingehalten
werden. Beispielsweise erfordern modernste Transistorelemente äußerst hohe
Dotierpegel in den Drain- und Sourcegebieten, die in konventionellen
Prozesstechnologien auch der Gateelektrode zugeführt werden, die als eine Implantationsmaske während der
Implantationszyklen fungiert, wobei insbesondere für P-Kanaltransistoren,
die mit Bor dotiert werden können,
eine deutliche Bordiffusion in die Gateisolationsschicht stattfinden
kann, wodurch ernsthafte Zuverlässigkeitsprobleme
für das
Bauelement hervorgerufen werden können.
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Andere
Probleme ergeben sich aus der Tatsache, dass eine reduzierte Transistorgatelänge ferner
extrem flache PN-Übergänge erfordert,
um die erforderliche Steuerbarkeit der Kanalleitfähigkeit
beizubehalten. Für
SOI-Bauelemente muss daher die Dicke der Siliziumschicht entsprechend
reduziert werden, was wiederum zu einem erhöhten Kontaktwiderstand zu den
Drain- und Sourcegebieten führen kann,
auf Grund eines verringerten Oberflächenbereichs, der die stark
dotierten Halbleitergebiete mit einem Metallsilizidgebiet, das in
den Drain- und Sourcebereichen gebildet ist, verbindet.
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Mit
Bezug zu den 1a bis 1d wird nunmehr
ein typischer konventioneller Prozessablauf zur Herstellung eines
modernen SOI-MOS-Tranistors beschrieben, um einige der bei extremer
Bauteilgrößenreduzierung
beteiligten Probleme detaillierter zu erläutern.
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In 1a umfasst
ein Transistor 100 ein Substrat 101 mit einer
darauf gebildeten isolierenden Schicht 102, die häufig auch
als vergrabenes Oxid bezeichnet wird, und einer kristallinen Siliziumschicht 104.
Eine Dicke der Siliziumschicht 104 ist entsprechend den
Gesamtbauteilabmessungen ausgewählt und
ist insbesondere an die Länge
einer Gateelektrode 105 angepasst, die über der Siliziumschicht 104 gebildet
und davon durch eine Gateisolationsschicht 106 getrennt
ist. Die Gateelektrode 105 ist typischerweise aus Polysilizium
aufgebaut und die Gateisolationsschicht kann Siliziumdioxid, Siliziumoxynitrid und
dergleichen aufweisen. Eine Isolationsstruktur 103 definiert
im Wesentlichen die Abmessungen des Transistors 100 und
isoliert elektrisch den Transistors 100 von benachbarten
Schaltungselementen. Seitenwandabstandselemente 107 sind
an den Seitenwänden
der Gateelektrode 105 ausgebildet, und Drain- und Sourcegebiete 108 mit
einem spezifizierten lateralen Dotierprofil sind in der Siliziumschicht 104 ausgebildet.
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Ein
typischer Prozessablauf zur Herstellung des Transistors 100,
wie er in 1a gezeigt ist, kann die folgenden
Prozesse umfassen. Das Substrat 101 mit der isolierenden
Schicht 102 und der Siliziumschicht 104 kann von
einem entsprechenden Substrathersteller mit der erforderlichen Dicke
der Siliziumschicht 104 erhalten werden, oder die Dicke kann
durch entsprechendes Polieren des Substrats 101 angepasst
werden. In anderen Fällen
kann das Substrat 101 mit den Schicht 102 und 104 durch
gut etablierte Scheibenverbundtechniken hergestellt werden. Anschließend wird
die Isolationsstruktur 103 unter Anwendung gut etablierter
Photolithographie-, Ätz-,
Abscheide- und Polierverfahren gebildet, die im Stand der Technik
bekannt sind. Danach kann eine dünne
dielektrische Schicht mit den erforderlichen Eigenschaften für die Gateisolationsschicht 106 beispielsweise
durch fortschrittliche Oxidations- und/oder Abscheideprozesse hergestellt
werden. Eine Polysiliziumschicht wird dann auf der dünnen dielektrischen
Schicht gebildet und dieser Stapel wird anschließend mittels fortschrittlicher
Photolithographie und nachfolgender anisotroper Ätzprozesse strukturiert, um
die Gateelektrode 105 und die Gateisolationsschicht 106 mit
der erforderlichen Gatelänge,
d. h. der horizontalen Ausdehnung in 1a, zu erhalten.
Als nächstes
kann eine erste Ionenimplantationssequenz ausgeführt werden, um Erweiterungen
des Dotierprofils für
die Drain- und Sourcegebiete 108 zu bilden, wobei die Polysiliziumgateelektrode 105 als
eine Implantationsmaske dient. Danach werden die Seitenwandabstandselemente 107 gebildet, wobei
abhängig
von der Prozessstrategie zwei oder mehr Abstandselemente der Reihe
nach geformt werden können,
und weitere Ionenimplantationszyklen werden ausgeführt, um
die schließlich
erforderliche Dotierkonzentration in den Drain- und Sourcegebieten 108 einzuführen. Wiederum
wird die gleiche Dotierdosis auch der Gateelektrode 105 zugeführt. Danach
werden Ausheizzyklen ausgeführt,
um Dotierstoffe zu aktivieren und um zumindest teilweise jene Bereiche
der Drain- und Sourcegebiete 108 zu rekristallisieren,
die durch die vorhergehenden Implantationssequenzen geschädigt wurden.
Zur Herstellung von P-Kanaltransistoren
wird Bor häufig
als der Dotierstoff zur Bildung der Drain- und Sourcegebiete 108 verwendet
und dieses zeigt ein hohes Diffusionsvermögen. Daher kann ein Eindringen
von Bor in die Gateisolationsschicht 106 während der
Implantation und der nachfolgenden Ausheizzyklen stattfinden und
kann die Zuverlässigkeit
der Gateisolationsschicht 106, d. h. die Langzeitwiderstandsfähigkeit
gegenüber
elektrischen Durchschlag, deutlich verringern. Für extrem hohe Bordosisleistungen
kann selbst die Dotierkonzentration des Kanalgebiets, das zwischen
den Drain- und dem Sourcegebiet 108 gebildet ist, negativ
beeinflusst werden.
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1b zeigt
schematisch den Transistor 100 gemäß einem konventionellen Lösungsansatz, der
jedoch zu weiteren Schwierigkeiten in Hinblick auf eine Bauteilgrößenreduzierung
führt.
In 1b ist ein Metallsilizidgebiet 109 in
der Gateelektrode 105 gebildet und entsprechende Metallsilizidgebiete 110 sind
in den Drain- und Sourcegebieten 108 ausgebildet. Die Metallsilizidgebiete 109 und 110 können beispielsweise
aus Kobaltsilizid aufgebaut sein, das einen deutlich geringeren Widerstand
als Silizium zeigt, selbst wenn dieses mit den äußerst hohen Konzentrationen
modernster MOS-Transistoren dotiert ist. Daher wäre es wünschenswert, dass das Metallsilizidgebiet 109 möglichst
viel Raum in der Gateelektrode 105 einnimmt, um in wirksamer
Weise deren Widerstand zu verringern. Die Metallsilizidgebiete 109 und 110 werden
in einem gemeinsamen Silizidierungsprozess hergestellt, der beispielsweise
das Abscheiden einer hochschmelzenden Metallschicht, einen ersten
Ausheizzyklus zur Bildung von Kobaltmonosilizid, das selektive Entfernen
nicht reagierten Kobalts und einen zweiten Ausheizzyklus zur Umwandlung
von Kobaltmonosilizid in ein niederohmiges Kobaltdisilizid beinhaltet.
Die Forderung für
eine große Dicke
des Metallsilizidgebiets 109 führt zu einem vollständigen Konsum
der vertikalen Ausdehnung der Drain- und Sourcegebiete 108,
was andererseits zu einem erhöhten
Kontaktwiderstand zu den Drain- und Sourcegebieten 108 führt, da
der durch die Drain- und Sourcegebiete 108 fließende Strom
nunmehr in das Silizidgebiet 110 durch lediglich die seitliche
Grenzfläche
eintritt, da die horizontale untere Grenzfläche des Metallsilizidgebiets 110 nicht
mehr für
den Ladungsträgertransport
verfügbar
ist. Als Folge davon wird häufig
ein alternativer Ansatz gewählt, wie
dies mit Bezug zu 1c erläutert ist.
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1c zeigt
schematisch den Transistor 100 vor der Herstellung von
Metallsilizidgebieten. In 1c sind
Siliziumgebiete 111 auf den Drain- und Sourcegebieten 108 und
auf der Gateelektrode 105 mittels selektiven epitaxialen
Aufwachsens gebildet. Typischerweise können die Siliziumgebiete 111 dann nach
einer ersten Implantation zur Herstellung von Erweiterungen der
Drain- und Sourcegebiete 108 durch Wachsen gebildet werden.
Abhängig
von den Prozesserfordernissen können
die Siliziumgebiete 111 vor oder nach dem letzten Implantationszyklus zur
Herstellung der Drain- und Sourcegebiete 108 gebildet werden.
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1d zeigt
schematisch den Transistor 100 nach der Herstellung der
Silizidgebiete 109 und 110 in der vergrößerten Gateelektrode 105 und
den vergrößerten Drain-
und Sourcegebieten 108. Wie gezeigt ist, kann der Silizidierungsprozess
nunmehr so gesteuert werden, dass das Metallsilizidgebiet 110 in
die Drain- und Sourcegebiete 108 hineinreicht, aber dennoch
nicht vollständig
das Silizium aufbraucht, wodurch eine vergrößerte Grenzfläche für den Ladungsträgertransport
in das Kanalgebiet bereitgestellt wird. Obwohl diese konventionelle
Transistorarchitektur einige der mit Bezug zu 1b erläuterten
Probleme vermeiden kann, kann die weitere Bauteilgrößenreduzierung
dennoch Einschränkungen
für die
physikalische Gatelänge
mit sich bringen, die durch die konventionelle Photolithographie
hervorgerufen werden, da die Lithographie und der nachfolgende anisotrope Ätzprozess
im Wesentlichen die Gatelänge
und damit die Möglichkeit
für die Transistorgrößenreduzierung
bestimmen. Wie ferner mit Bezug zu 1 dargelegt
ist, ist die Dotierstoffkonzentration der Gateelektrode 105 direkt
mit der Dotierstoffkonzentration, die in den Source- und Draingebieten 108 vorherrscht,
gekoppelt, wobei diese Dotierstoffkonzentration gezielt so geschaffen werden,
um einen minimalen Kontakt- und Schichtwiderstand in diesen Gebieten
zu erzeugen. Insbesondere für
das stark diffusionsaktive Bor von P-Kanaltransistoren muss jedoch
die Gatedotierstoffkonzentration sorgsam gesteuert werden, um ein
Eindringen von Dotierstoffen in die Gateisolationsschicht 106 und
in das darunter liegende Kanalgebiet zu minimieren, woraus sich
ein Konflikt bei der Auswahl der Implantationsparameter, die zur
Erzeugung der Drain/Source-Dotierstoffprofile verwendet werden, ergibt.
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Die
Patentschrift
US 6
284 609 B1 offenbart ein Verfahren zum Herstellen von MOSFETs
mittels erhöhten,
selektiv epitaxial gewachsenen (SEG) Source/Drain-Gebieten. Eine strukturierte
dielektrische Schicht wird eingesetzt, um ein in-situ dotiertes SEG-Soure/Drain-Gebiet
eines MOSFETs zu bilden. Die dielektrische Schicht
32 wird
anschließend
zwischen den Source/Drain-Gebieten entfernt und eine konforme Gateoxidschicht
mittels thermischer Oxidation oder LPCVD gebildet. Anschließend wird
Gatematerial abgeschieden und ein CMP-Einebnungsschritt ausgeführt. Ferner
wird ein RTA-Schritt durchgeführt,
um Dotieratome, die aus den dotierten SEG-Gebieten in das Substrat
hineindiffundiert sind, zu aktivieren, und LDD-Gebiete zu bilden.
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Die
Patentschrift
US 6
399 450 B1 offenbart einen Prozess zum Herstellen von MOS-Transistoren mit
einem geringem thermischen Budget, wobei die Transistoren erhöhte Source/Drain-Gebiete
aufweisen. Amorphes Halbleiterleitermaterial wird zum Bilden der
erhöhten
Source/Drain-Bereiche abgeschieden, mittels Implantation dotiert
und anschließend kristallisiert.
Das Dotieren der Source/Drain-Gebiete und der Gateelektrode wird
in einem gemeinsamen Implantationsprozess ausgeführt. Die Gateelektrode dient
während
des Implantationsprozesses dem Schutz des Kanalgebiets.
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Angesichts
der zuvor erkannten Probleme besteht daher, in Bezug auf den Kontaktwiderstand der
Source- und Draingebiete und auf die Eigenschaften der Gatelektrode,
ein Bedarf für
eine verbesserte Technik, die das weitere Reduzieren der Gatelänge ermöglicht,
ohne im Wesentlichen das Transistorverhalten und insbesondere das
Verhalten von P-Kanaltransistoren zu beeinträchtigen.
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ÜBERBLICK ÜBER DIE ERFINDUNG
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Im
Allgemeinen richtet sich die vorliegende Erfindung an eine Technik,
die es ermöglicht,
bei Feldeffekttransistoren die Gatedotierstoffkonzentration von
den Drain- und Sourcedotierstoffkonzentrationen zu entkoppeln, wobei
die Möglichkeit
für das
Reduzieren der Gatelänge über die
durch gegenwärtig verfügbaren lithographischen
Techniken vorgegebenen Grenzen hinaus gegeben ist.
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Die
Aufgabe der vorliegenden Erfindung wird durch das Verfahren nach
Anspruch 1 und die Vorrichtung nach Anspruch 22 gelöst.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere
Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gegen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird;
es zeigen:
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1a bis 1d schematisch
Querschnittsansichten eines SOI-Transistorelements gemäß alternativer
konventioneller Verfahren;
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2a bis 2i schematisch
ein Transistorbauteilelement während
diverser Herstellungsphasen gemäß anschaulicher
Ausführungsformen
der vorliegenden Erfindung; und
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3a bis 3e schematisch
ein Transistorelement während
diverser Herstellungsphasen gemäß weiterer
anschaulicher Ausführungsformen,
in denen ein epitaxiales Wachsen nicht erforderlich ist.
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DETAILLIERTE BESCHREIBUNG
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In
der folgenden detaillierten Beschreibung weiterer anschaulicher
Ausführungsformen
der vorliegenden Erfindung wird auf ein Transistorelement, das auf
einem SOI-Substrat hergestellt ist, Bezug genommen, da diese Schaltungsarchitektur
gegenwärtig
als die Vielversprechendste zur Herstellung modernster CMOS-Bauelemente
erachtet wird. Es sollte jedoch bedacht werden, dass die Prinzipien
der vorliegenden Erfindung ebenso auf Transistorbauelemente angewendet
werden können,
die auf Volumenhalbleitersubstraten gebildet sind, etwa auf Siliziumsubstraten,
oder anderen geeigneten III–V
oder II–VI
Halbleitern. Daher sollte die vorliegende Erfindung nicht auf SOI-Bauelemente
auf Siliziumbasis eingeschränkt
betrachtet werden, sofern derartige Einschränkungen nicht explizit in den
angefügten
Patentansprüchen
aufgeführt
sind.
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Mit
Bezug zu den 2a bis 2i werden nun
weitere anschauliche Ausführungsformen
detaillierter beschrieben.
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In 2a umfasst
ein Transistor 200 ein Substrat 201, beispielsweise
in Form eines Siliziumsubstrats oder eines anderen Substrats, etwa
aus Glas, Saphier und dergleichen, wobei eine isolierende Schicht 202 und
eine im Wesentlichen kristalline Halbleiterschicht 204 auf
dem Substrat 201 gebildet sind. Die Halbleiterschicht 204 kann
Silizium, Silizium/Germanium, oder ein anderes geeignetes Halbleitermaterial
aufweisen. Eine Dicke der Halbleiterschicht 204, die in
dem folgenden anschaulichen Ausführungsbeispiel
als aus Silizium aufgebaut betrachtet wird, ist so gewählt, um
den Erfordernissen eines äußerst größenreduzierten
SOI-Transistorelements zu genügen.
Die Gesamtabmessungen des Transistors 200 sind durch eine
Isolationsstruktur 203 definiert, die ein isolierendes
Material, etwa Sililziumdioxid und/oder Siliziumnitrid aufweist.
Eine Implantationsmaske 220 mit einer lateralen Abmessung 221 ist über der
Halbleiterschicht 204 gebildet. Die Implantationsmaske 220 ähnelt mit
ihren Umrissformen einer zu bildenden Gateelektrode. Die Implantationsmaske 220 kann
aus einem geeigneten Material, etwa Siliziumdioxid, Siliziumnitrid
und dergleichen aufgebaut sein, für die selektive Ätzrezepte
verfügbar sind
oder erstellt werden können,
um die Implantationsmaske 220 selektiv zu der Halbleiterschicht 204 in
einem fortgeschrittenen Herstellungsstadium bequem entfernen zu
können,
wie dies später beschrieben
ist. In einer speziellen Ausführungsform
ist die laterale Abmessung 221 der Implantationsmaske 220 so
gewählt,
um die laterale Ausdehnung einer zu bildenden Gateelektrode, d.
h. die Entwurfsgatelänge, zu übersteigen,
so dass die Implantationsmaske 220 in einfacher Weise durch
gut etablierte Lithographie- und anisotrope Ätztechniken hergestellt werden kann,
während
die Möglichkeit
bereitgestellt wird, die tatsächlichen
Abmessungen der Gateelektrode deutlich zu reduzieren, ohne auf das
Auflösungsvermögen gegenwärtig verfügbarer Photolithographietechniken
eingeschränkt
zu sein. In anderen Ausführungsformen,
wenn die kritischen Transistorabmessungen, d. h. die Gatelänge, deutlich
innerhalb des Auflösungsvermögens gegenwärtig verfügbarer lithographischer
Techniken liegen, kann die laterale Abmessung 221 der Implantationsmaske 220 im
Wesentlichen die Gatelänge
der noch zu bildenden Gateelektrode repräsentieren.
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Ein
typischer Prozessablauf zur Herstellung des Bauteils 200,
wie es in 2a gezeigt ist, kann die folgenden
Prozesse aufweisen. Nach dem Bereitstellen des Substrats 201 oder
Herstellung des Substrats mittels fortschrittlicher Scheibenverbundtechniken
kann die Isolationsstruktur 203 durch gut etablierte Lithographie-,
anisotrope Ätz-,
Abscheide- und Poliertechniken
hergestellt werden. Danach können mögliche Implantationssequenzen
ausgeführt
werden, um ein erforderliches vertikales Dotierstoffprofil (nicht
gezeigt) für
den Transistorbetrieb in der Halbleiterschicht 204 zu erzeugen.
Danach wird eine Schicht geeigneten dielektrischen Materials z.
B. durch plasmaunterstützte
chemische Dampfabscheidung mit einer geeigneten Dicke abgeschieden,
die die erforderliche blockierende Wirkung für Ionen in einer nachfolgenden
Implantationssequenz liefert. Wenn z. B. Siliziumnitrid die Hauptkomponente
der dielektrischen Schicht ist, kann eine dünne Siliziumdioxidschicht vor
dem Siliziumnitrid abgeschieden werden, um als eine Ätzstoppschicht
während
der Strukturierung der dielektrischen Schicht zu dienen. Wie zuvor
angemerkt ist, kann das Strukturieren der dielektrischen Schicht
zur Bildung der Implantationsmaske 220 durch gut etablierte
Lithographie- und anisotrope Ätztechniken
erreicht werden, da in einer anschaulichen Ausführungsform die laterale Abmessung 221 und
die Größe der Transistorbreitenabmessung
die entsprechenden Gateabmessungen übertreffen können, wenn äußerst größenreduzierte
Transistorelemente betrachtet werden.
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2b zeigt
schematisch das Bauelement 200 nach Abschluss des anisotropen Ätzprozesses zum
Strukturieren der Implantationsmaske 220, wobei das Bauelement 200 einer
Implantationssequenz, die als 222 bezeichnet ist, unterzogen
wird, um eine hohe Dotierstoffkonzentration zu erzeugen, die durch die
Implantationsmaske 220 lateral definiert, d. h. selbstjustierend
ist. Die in der Halbleiterschicht 204 gebildete Dotierstoffkonzentration
kann die geforderte Konzentration für Erweiterungsgebiete 208a für entsprechende
Source- und Draingebiete, die noch zu bilden sind, repräsentieren.
Die Implantationssequenz 222 kann mehrere Implantationsschritte
enthalten, wie dies zum Erreichen des geforderten Dotierstoffprofils 208a erforderlich
ist, wobei abhängig von
der lateralen Abmessung 221 der Implantationsmaske 220,
geneigte Implantationsschritte beteiligt sein können, um ein Dotierstoffprofil
nach Implantation zu erhalten, das sich bei Bedarf unter die Implantationsmaske 220 erstreckt.
In einer Ausführungsform
wird dann eine Wärmebehandlung
mittels eines schnellen thermischen Ausheizzyklusses durchgeführt, um
amorphisierte Halbleiterbereiche, die während der vorhergehenden Implantationssequenz 222 geschädigt worden
sind, zu rekristallisieren. Im Gegensatz zu dem konventionellen
Verfahren können die
Parameter für
den Ausheizzyklus so gewählt
werden, um im Wesentlichen vollständig die Halbleiterschicht 204 zu
rekristallisieren, wobei die durch die Temperatur hervorgerufene
Dotierstoffdiffusion vorteilhaft ausgenutzt werden kann, um eine
gewünschte
laterale Vergrößerung des
Dotierprofils 208a zu erzeugen. Folglich kann die laterale
Abmessung 221 der Implantationsmaske 220 sowie
die vorhergehende Implantationssequenz 221 so gestaltet
sein, das in Kombination mit den erhöhten Temperaturen und der Dauer
des momentanen Ausheizzyklusses und nachfolgender Ausheizzyklen
das gewünschte
laterale Dotierstoffprofil 208a und somit die erforderliche Kanallänge erreicht
wird. Ein entsprechendes Verhalten der Dotierstoffe während der
Implantation und des Ausheizens kann durch entsprechende Simulationsprogramme
berechnet werden, deren Ergebnisse dann das Erstellen geeigneter
Entwurfswerte für
die laterale Abmessung 221 und für die Prozessparameter der
Implantationssequenz 222 und des Ausheizzyklusses zur Rekristallisierung
amorphisierter Halbleiterbereiche ermöglichen.
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2c zeigt
schematisch den Transistor 200 in einem weiteren fortgeschrittenen
Herstellungsstadium. Der Transistor 200 umfasst epitaxial
gewachsene Halbleitergebiete 211, die auf der Halbleiterschicht 204 gebildet
sind. Eine Dicke oder eine Höhe des
Halbleitergebiets 221 ist entsprechend den Bauteilerfordernissen
gewählt,
da die Höhe
der Halbleitergebiete 211 im Wesentlichen die Höhe einer
zu bildenden Gateelektrode bestimmt. Beispielsweise kann eine Höhe des Halbleitergebiets 221 in
einem Bereich von 20 bis 100 nm liegen.
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Das
epitaxiale Wachsen von Halbleitermaterial auf einer darunter liegenden
Halbleiterschicht, beispielsweise das Wachstum von Silizium auf
einer Siliziumschicht, ist ein gut etablierter Prozess und daher
wird eine Beschreibung davon weggelassen. Da alle weiteren Bereiche
des Transistors 200 von dielektrischem Material bedeckt
sind, ist das Wachstum der Gebiete 211 auf die freigelegten
Siliziumbereiche eingeschränkt.
Anschließend
wird der Transistor 200 einem weiteren Ionenimplantationsprozess 223 unterworfen,
um die endgültig
gewünschte
Dotierstoffkonzentration in den Drain- und Sourcegebieten 208 zu
erzeugen. In anderen Ausführungsformen
können die
zuvor durchgeführte
Implantationssequenz 222 und die entsprechenden Ausheizzyklen
weggelassen und in den Implantationszyklus 223 integriert
werden, wodurch im Wesentlichen Implantationssequenzen bei geringer
Energie auf Grund der erhöhten
Dicke des Halbleiterbereichs, in den die Dotierstoffe einzuführen sind,
vermieden werden können.
Danach wird eine Ausheizsequenz ausgeführt, wobei implantationsinduzierte
Schäden
im Wesentlichen ausgeheilt und die Dotierstoffe aktiviert werden.
Dabei erzeugt die Diffusion der Dotierstoffe während des Ausheizzyklusses,
möglicherweise
in Verbindung mit der bereits erreichten Dotierstoffwanderung während der zuvor
ausgeführten
Aufheizzyklen, das endgültige
erforderliche laterale Dotierstoffprofil und erzeugt somit die Kanallänge 224.
Es sollte betont werden, dass im Gegensatz zum konventionellen Verfahren
die Ausheizparameter in Kombination mit den Implantationsparametern,
und die laterale Abmessung 221 der Implantationsmaske 220 so
gewählt
sind, um lediglich optimale Eigenschaften der Drain- und Sourcegebiete 208 zu
liefern, ohne das Risiko eines negativen Einflusses auf andere Transistorkomponenten
hervorzurufen, etwa eine erhöhte
Dotierstoffdiffusion in eine Gateelektrode und eine Gateisolationsschicht, wie
dies im konventionellen Falle möglich
ist.
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2d zeigt
schematisch den Transistor 200, wobei die Implantationsmaske 220 entfernt
ist, und wobei Seitenwandabstandselemente an inneren und äußeren Seitenwänden der
Halbleitergebiete 211 gebildet sind. Die Seitenwandabstandselemente 217 können aus
einem beliebigen geeigneten Material, etwa Siliziumdioxid, Siliziumnitrid
und dergleichen aufgebaut sein. Die Implantationsmaske 220 kann
mittels eines isotropen Ätzprozesses,
beispielsweise durch isotrope Trockenätzung oder durch isotrope Nassätzprozesse,
die eine hohe Selektivität
zu dem umgebenden Halbleitermaterial zeigen, ohne unnötig Schaden
zu verursachen, selektiv entfernt werden.
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In
einigen Ausführungsformen,
wenn die Implantationsmaske 220 keine bedeutende Ätzselektivität in Bezug
auf die Isolationsstruktur 223 zeigt, kann ein weiterer
Lithographieschritt ausgeführt
werden, beispielsweise mit der gleichen Lithographiemaske (nicht
gezeigt), die zur Strukturierung der Implantationsmaske 220 verwendet
wurde, um eine Lackmaske zu bilden, die die Implantationsmaske 220 freilegt.
Danach wird dann mit oder ohne einer Lackmaske die Implantationsmaske 220 mittels
eines entsprechenden isotropen Ätzprozesses
entfernt. Nach der Entfernung der Implantationsmaske 220 und
möglicherweise
der Lackmaske werden die Seitenwandabstandselemente 207 durch
Abscheiden einer oder mehrerer Materialschichten mit einer spezifizierten
Dicke und durch anschließendes
anisotropes Ätzen
von überschüssigem Material
der einen oder mehreren Schichten gebildet. Entsprechende Seitenwandabstandselementsverfahren
sind gut etabliert und daher wird eine detaillierte Beschreibung
davon weggelassen. Es sollte jedoch beachtet werden, dass eine Breite 207a des
Seitenwandabstandselements 207 gut steuerbar ist und daher
die schließlich
erhaltene Gatelänge
definieren kann, da die laterale Abmessung 221 der Implantationsmaske 220 (siehe 2c)
um zwei Mal die Abstandselementsbreite 207a reduziert ist,
wodurch eine Gatelänge 205b definiert
ist. Folglich ergibt sich in Bezug auf die konventionelle Technik
ein Skalierungsvorteil von zwei Mal der Abstandselementsbreite 207a, wenn
die Implantationsmaske 220 durch gegenwärtig modernste Photolithographie
gebildet wird.
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2e zeigt
schematisch das Bauteil 200 in einem weiter fortgeschrittenen
Herstellungsstadium, wobei eine Gateisolationsschicht 206 zwischen
den Seitenwandabstandselementen 207 gebildet ist. In der
gezeigten Ausführungsform
ist die Gateisolationsschicht 206 durch fortschrittliche
Oxidationstechniken gebildet, so dass ein Teil des Halbleiters in
der Schicht 204 und selbstverständlich auf den Gebieten 211 verbraucht
wird, um eine Oxidschicht mit einer erforderlichen Dicke zu bilden.
In anderen Ausführungsformen
kann die Gateisolationsschicht 206 durch fortschrittliche
Abscheideverfahren gebildet werden, wie sie im Stand der Technik
bekannt sind.
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2f zeigt
schematisch den Transistor 200 mit einer Schicht eines
Gateelektrodenmaterials 205a, die darauf gebildet ist.
Die Schicht 205a kann beispielsweise Polysilizium aufweisen,
wenn ein Transistor auf Siliziumbasis betrachtet wird. Die Polysiliziumschicht 205a kann
durch gut etablierte chemische Dampfabscheideverfahren abgeschieden
werden, wobei eine Dicke der Schicht 205a so gewählt ist,
dass ein Unterätzungsbereich
zwischen den Gebieten 211 zuverlässig mit dem Gateelektrodenmaterial
aufgefüllt
ist. Danach wird überschüssiges Material
der Schicht 205a durch chemisch-mechanisches Polieren (CMP)
und/oder durch Ätzen
der Schicht 205a entfernt. Wenn ein wesentlicher Anteil
der Schicht 205a durch Ätzen
entfernt wird, kann es vorteilhaft sein, die Topographie der Schicht 205a durch chemisch-mechanisches
Polieren vor Beginn des Ätzprozesses
einzuebnen. In einer Ausführungsform wird
das überschüssige Material
durch CMP entfernt, wobei der Poliervorgang so überwacht wird, um das Freilegen
der Gateisolationsschicht 206 auf der Oberseite der Halbleitergebiete 211 anzuzeigen.
Danach kann der Poliervorgang fortgesetzt werden, um zuverlässig die
dünne Gateisolationsschicht 206 auf der
Oberseite der Halbleitergebiete 211 zu entfernen, wobei
ebenso ein oberer Bereich der Seitenwandabstandselemente 207 abgeflacht
wird.
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2g zeigt
schematisch den Transistor 200 nach Entfernen von überschüssigem Material der
Schicht 205a durch CMP, wodurch eine Gateelektrode 205 gebildet
ist. Zu beachten ist, dass abgeflachte Oberflächenbereiche 207b des
Seitenwandabstandselements 207 eine zuverlässige elektrische
Isolierung der Gateelektrode 205 von den Halbleitergebieten 211 gewährleisten.
In anderen Ausführungsformen,
wenn der Großteil
des überschüssigen Materials
der Schicht 205 durch Ätzen entfernt
wird, kann der Ätzvorgang
bei Freilegen der Gateisolationsschicht 206 auf der Oberseite
der Halbleitergebiete 211 (siehe 2f) gestoppt
werden und anschließend
kann ein selektiver Ätzprozess ausgeführt werden,
um die freigelegte Gateisolationsschicht 206 zu entfernen.
Wenn es als geeignet erachtet wird, kann eine weitere Ätzung des
Halbleitermaterials so durchgeführt
werden, um die Höhe der
Halbleitergebiete 211 und der Gateelektrode 205 zu
verringern, wodurch eine zuverlässige
elektrische Isolierung zwischen diesen Gebieten mittels der Seitenwandabstandselemente 207 gewährleistet
ist, da die Höhe
der Gateelektrode 205 und der Gebiete 211 nunmehr
deutlich bis unter die obere Seite der Seitenwandabstandselemente 207 abgesenkt
wird.
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2h zeigt
schematisch den Transistor 200, wenn dieser einer weiteren
Ionenimplantationssequenz 225 unterworfen wird, die so
gestaltet ist, um die Leitfähigkeit
der Gateelektrode 205 zu erhöhen, während gleichzeitig im Wesentlichen
nachteilige Nebeneffekte vermieden werden, wie sie in dem konventionellen
Verfahren bekannt sind. D. h., die Implantationsparameter während der
Ionenimplantationssequenz 225 können so gewählt werden, dass ein Eindringen
der Dotierstoffe in die Gatisolationsschicht 206 so gering
wie möglich
gehalten wird, während
gleichzeitig eine Dotierstoffkonzentration in der Nähe der Gateisolationsschicht 206 erhöht wird, um
die Gateverarmung zu minimieren. Da die Ionenimplantationssequenz 225 darauf
zugeschnitten ist, verbesserte Gateeigenschaften anstelle von verbesserten
Drain/Source-Eigenschaften zu erhalten, oder um Kompromisseigenschaften
für das
Gate/Source zu erhalten, wie im konventionellen Prozess, wird somit
ein insgesamt verbessertes Transistorverhalten erreicht.
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In
anderen Ausführungsformen
kann eine weitere Lackschicht gebildet werden (nicht gezeigt), wobei
z. B. die gleiche Lithographiemaske wie für die Herstellung der Implantationsmaske 220 verwendet wird,
so dass ein hohes Maß an
Flexibilität
bei der Auswahl geeigneter Dotierstoffe für die Implantationssequenz 225 erreicht
wird. Wenn z. B. das Transistorbauelement 200 einen P-Kanaltransistor
repräsentiert,
kann die Dotierstoffkonzentration in den Drain- und Sourcegebieten 208 durch
Bor erzeugt worden sein, das ein hohes Diffusionsvermögen während der
Implantation aufweist. Es kann daher in einigen Fallen geeigneter
sein, andere Dotierstoffe, möglicherweise
eines entgegengesetzt wirkenden Dotiertyps im Vergleich zu Bor,
für die
Gateimplantation 225 zu verwenden. Da andere Dotierstoffe,
insbesondere des entgegengesetzt dotierenden Typs, die Dotierstoffkonzentrationen
in den Gebieten 211 ungebührlich beeinflussen können, kann
die zusätzliche
Lackmaske im Wesentlichen ein Eindringen der Ionen während der
Implantationssequenz 225 verhindern.
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Wenn
der Transistor 200 ein Transistor auf Siliziumbasis ist,
wird danach ein Silizidierungsprozess ausgeführt, ähnlich wie in konventionellen
Bauelemente, um damit die Leitfähigkeit
der Gebiete 211 und der Gateelektrode 205 zu erhöhen.
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2i zeigt
schematisch den Transistor 200 nach Beendigung des Silizidierungsprozesses,
der als eine selbstjustierte Reaktion des Siliziums mit einem hochschmelzenden
Metall, etwa Kobalt, einem nachfolgenden Entfernen des nicht reagierten
Metalls und einer weiteren Ausheizbehandlung zur Umwandlung des
Kobaltmonosilizids in stabiles und gut leitendes Kobaltdisilizid
ausgeführt
wird, wodurch Metallsilizidgebiete 209 in der Gateelektrode 205 und entsprechende
Metallsilizidgebiete 210 in den Drain- und Sourcegebieten 208 gebildet
werden.
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Es
gilt also, der Transistor 200, wie er in 2i gezeigt
ist, besitzt eine gut leitfähige
Gateelektrode 205 mit dem Metallsilizidgebiet 209 und
einen dotierten Bereich 205c, in welchem die Dotierstoffkonzentration
so optimiert ist, um die Gateverarmung zu minimieren und im Wesentlichen
ein Eindringen von Dotierstoffen in die Gateisolationsschicht 206 zu
unterdrücken.
Andererseits sind erforderliche hohe Dotierstoffkonzentrationen
in den Drain- und Sourcegebieten 208, die die Halbleitergebiete 211 enthalten,
geschaffen, wobei gleichzeitig die vergrößerte Grenzfläche des
Metallsilizidgebiets 210 mit dem restlichen Drain- und
Sourcegebiet 208 einen effizienten Ladungsträgertransport
von dem Metallsilizidgebiet 210 in die Erweiterungsgebiete
und das Kanalgebiet des Transistors 200 ermöglicht.
Auf diese Weise können äußerst größenreduzierte
SOI-Transistoren mit einem Kanalgebiet mit einer Dicke im Bereich
von ungefähr
5 bis 50 nm hergestellt werden, ohne unnötig den Source- und Drainkontakt-
und Schichtwiderstand zu beeinträchtigen.
Ferner sind die effektive Gatelänge
und die Kanallänge
nicht mehr durch die verfügbare
Auflösung
gegenwärtig existierender
modernster Photolithographieverfahren eingeschränkt, sondern beruhen auf der
Grundlage gut etablierter Techniken zur Herstellung von Seitenwandabstandselementen.
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Mit
Bezug zu den 3a bis 3e werden nunmehr
weitere anschauliche Ausführungsformen beschrieben,
wobei der Prozess des epitaxialen Wachsens, wie er in den vorhergehenden
Ausführungsformen
beschrieben ist, nicht erforderlich ist. Es sollte beachtet werden,
dass Komponenten, die denen in den 2a bis 2i gezeigten ähnlich sind, mit
den gleichen Bezugszeichen belegt sind, mit Ausnahme der ersten
Stelle und eine detaillierte Beschreibung dieser Komponenten und
Prozesse zu deren Herstellung ist daher weggelassen.
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In 3a umfasst
ein Transistor 300 ein Substrat 301 mit einer
darauf gebildeten isolierenden Schicht 302 und einer Halbleiterschicht 304,
die von einer Isolationsstruktur 303 umschlossen ist. Eine Lackmaske 330 ist über der
Halbleiterschicht 304 gebildet und lässt eine Öffnung 320a mit einer
lateralen Abmessung 321 frei. Die Öffnung 320a ist teilweise auch
in der Halbleiterschicht 304 ausgebildet, wobei die Öffnung 320a ein
Halbleitergebiet der Halbleiterschicht 304 freilegt mit
einer Dicke 304a, wie sie für ein Kanalgebiet des Transistors 300 erforderlich
ist.
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Das
Substrat 301 mit der Isolationsstruktur 303 kann
in einem ähnlichen
Prozess hergestellt werden, wie er zuvor mit Bezug zu 2a beschrieben ist.
Die Lackmaske 330 wird mittels Lithographie strukturiert,
wobei für
die laterale Abmessung 321 im Wesentlichen die gleichen
Kriterien gelten, wie sie zuvor mit Bezug zur Implantationsmaske 320 in 2a dargelegt
sind. Die Öffnung 320a in
der Halbleiterschicht 304 kann durch einen anisotropen Ätzprozess
in ähnlicher
Weise gebildet werden, wie er während
der Bildung der Isolationsstruktur 303 angewendet wird.
Daher sind entsprechende Prozessverfahren im Stand der Technik gut
etabliert. Es sollte beachtet werden, dass eine Anfangsdicke der
Halbleiterschicht 304 so gewählt ist, um die endgültige Höhe des Transistorelements 300 zu
repräsentieren, wobei
der anisotrope Ätzprozess
so gesteuert wird, dass dieser die erforderliche geringe Dicke 304a bereitstellt,
wie sie durch das entsprechende Transistorverhalten erforderlich
ist. Da die Ätzrate
entsprechender anisotroper Ätzprozesse
im Voraus in sehr genauer Weise ermittelt werden kann, kann der Ätzprozess
entsprechend einem Entwurfswert für die Dicke 304a zuverlässig gestoppt
werden.
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3b zeigt
schematisch den Transistor 300, wobei eine dielektrische
Schicht 320b darauf gebildet ist, deren Dicke so gewählt ist,
um zuverlässig
die Öffnung 320a in
der Halbleiterschicht 304 zu füllen. Die Herstellung der Struktur,
wie sie in 3b gezeigt ist, kann erreicht
werden, indem die Schicht 320b mit einem geeigneten Material,
etwa Siliziumdioxid, Siliziumnitrid, und dergleichen mittels CVD nach
Entfernen der Lackmaske 330 abgeschieden wird.
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3c zeigt
schematisch das Bauteil 300 nach Einebnen der Topographie
der Schicht 320b, um eine Implantationsmakse 320 in
der Öffnung 320a zu
bilden. Der CMP-Prozess
kann so gestaltet sein, um eine dünne Schicht über der
Oberfläche
der Halbleiterschicht 304 zurückzubehalten, wie dies in 3c gezeigt
ist, oder in anderen Ausführungsformen
kann der CMP-Prozess fortgesetzt werden, um im Wesentlichen vollständig überschüssiges Material von
der Halbleiterschicht 204 zu entfernen. Danach kann ein
Ionenimplantationsprozess 322 so ausgeführt werden, um eine erforderliche
Ionenkonzentration an einer spezifizierten Tiefe 322a zu
deponieren. Auf Grund der innerhalb der Öffnung 320a gebildeten Implantationsmaske 320 bleibt
ein Kanalgebiet 340 im Wesentlichen von der Implantationssequenz 322 unbeeinflusst.
Danach wird die Implantationsmaske 320 mittels eines selektiven Ätzprozesses
entfernt, der als ein isotroper Trocken- oder Nassätzprozess gestaltet
sein kann. Entsprechende selektive Ätzrezepte sind im Stand der
Technik gut bekannt und somit wird eine detaillierte Beschreibung
hierin weggelassen. Als nächstes
wird ein Ausheizzyklus ausgeführt,
um amorphisierte Halbleitergebiete zu rekristallisieren und um Dotierstoffe,
die während
des vorhergehenden Implantationsprozesses 322 implantiert wurden,
zu aktiveren und durch Diffusion zu verteilen. Die Parameter des
Ausheizzyklusses sind so gewählt,
dass eine erforderliche Dotierstoffwanderung in das Kanalgebiet 340 erreicht
wird, wodurch eine spezifizierte Kanallänge definiert wird. Hinsichtlich geeigneter
Implantations- und Ausheizparameter sowie der lateralen Abmessung 321 der Öffnung 320a, gelten
die gleichen Kriterien, wie sie zuvor mit Bezug zu den 2b und 2c dargelegt
sind.
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3d zeigt
den Transistor 300 schematisch nach Ende des Ausheizzyklusses
mit entsprechend ausgebildeten Drain- und Sourcegebieten 308,
die dazwischen eine Kanallänge 324 definieren. Auf
Grund der Entfernung der Implantationsmaske vor dem Ausheizprozess
ist eine Diffusion in das Kanalgebiet 340 von darüber liegenden
Bereichen im Wesentlichen verhindert.
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3e zeigt
schematisch den Transistor 300 mit Seitenwandabstandselementen 307,
die an den Seitenwänden
der Öffnung 320a gebildet
sind, und mit einer Gateisolationsschicht 306, die auf
dem Kanalgebiet 340 und der Halbleiterschicht 304 gebildet ist.
Eine Breite der Seitenwandabstandselemente 307 bestimmt
die schließlich
erhaltene Gatelänge 305 einer
Gateelektrode, die in der Öffnung 320a zu bilden
ist. Eine Prozesssequenz zur Herstellung der Seitenwandabstandselemente 307 und
der Gateisolationsschicht 306 kann im Wesentlichen so erfolgen, wie
dies zuvor mit Bezug zu den 2d und 2e beschrieben
ist.
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Die
weitere Bearbeitung, d. h. die Herstellung einer Gateelektrode in
der Öffnung 320a einschließlich eines
speziell gestalteten Gateimplantationsprozesses, kann in ähnlicher
Weise ausgeführt werden,
wie dies bereits mit Bezug zu den 2f bis 2i beschrieben
ist.
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Somit
kann ein erforderliches dünnes
Kanalgebiet 340 bereitgestellt werden, ohne dass ein selektiver
epitaxialer Wachstumsschritt erforderlich ist, wodurch die Prozesskomplexität deutlich
verringert wird und wobei dennoch ein hohes Maß an Kompatibilität mit den
zuvor beschriebenen Ausführungsformen
beibehalten wird. Auf Grund des Fehlens eines epitaxialen Wachstumsschrittes
können
deutliche Verbesserungen in Hinblick auf Durchsatz und Produktionskosten
erreicht werden.
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Es
gilt also, die vorliegende Erfindung stellt eine Technik bereit,
die das Herstellen eines Transistorelements, insbesondere von SOI-Bauelementen, mit
einer Gatelänge
kleiner als eine entsprechende Gatelänge momentan verfügbarer modernster
Bauelemente ermöglicht,
wobei die gleichen gut etablierten Prozesstechniken angewendet werden
können. Ferner
sorgt die wirksame Entkopplung der Dotierstoffkonzentration in der Gateelektrode
von jener der Drain- und Sourcegebiete für einen verbesserten Kanalkontakt-
und Schichtwiderstand, während
gleichzeitig die Eigenschaften der Gateelektrode verbessert sind.
Somit liefert die vorliegende Erfindung die Grundlage für ein aggressives
Größenreduzieren von
Transistorelementen, indem gegenwärtig gut etablierte Herstellungsverfahren
verwendet werden. Wie aus den oben beschriebenen Ausführungsformen
offenkundig wird, sind die Prinzipien der vorliegenden Erfindung
nicht auf SOI-Bauelemente beschränkt,
obwohl die Anwendung dafür äußerst vorteilhaft
ist, und die Erfindung kann auch in Bauteilen, die auf Volumenhalbleitersubstraten
hergestellt sind, angewendet werden.