KR101130331B1 - 서로 다른 높이를 갖는 융기 드레인 및 소스 영역들을구비한 트랜지스터를 형성하는 고급기술 - Google Patents

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Abstract

극히 스케일된(extremely scaled) 반도체 디바이스들에서 에피택셜 성장된 반도체 영역들의 높이는 두 개 이상의 에피택셜 성장 단계들이 수행되는 서로 다른 디바이스 영역들에 개별적으로 조정되며, 여기서 에피택셜 성장 마스크는 특정 디바이스 영역에서 반도체 영역의 형성을 선택적으로 금지한다. 다른 실시예들에서, 일반적인 에피택셜 성장 공정이 두 개 이상의 서로 다른 디바이스 영역들에 대해서 사용되고, 그리고 후속으로 선택적 산화 공정이 선택된 디바이스 영역들 상에서 수행되어 선택된 영역들에서 이전에 에피택셜 성장된 반도체 영역들의 높이를 정밀하게 감소시킨다.

Description

서로 다른 높이를 갖는 융기 드레인 및 소스 영역들을 구비한 트랜지스터를 형성하는 고급기술{AN ADVANCED TECHNIQUE FOR FORMING TRANSISTORS HAVING RAISED DRAIN AND SOURCE REGIONS WITH DIFFERENT HEIGHT}
본 발명은 집적회로의 제조에 관한 것이고, 더욱 상세하게는 극히 얕은 pn 접합(extremely shallow pn junction)을 구비한 전계 효과 트랜지스터(field effecr transistor)의 융기(raised) 드레인 및 소스 영역들과 같은 국부적으로 융기된 반도체 영역들의 형성에 관한 것이다.
집적회로의 제조는 엄청난 수의 회로 소자들을 특정 회로 레이아웃(layout)에 따라 소정의 칩 영역에 형성하는 것을 필요로 한다. 일반적으로, 다수의 공정 기술들이 현재 수행되며, 여기서 마이크로프로세서, 저장 칩 등과 같은 논리회로(logic circuit)에 대해서 CMOS 기술이 동작속도 및/또는 전력 소모의 면에서 탁월한 특성으로 인해 현재 가장 유망한 방법이다. 상기 CMOS 기술을 사용하여 복잡한 집적회로를 제조하는 동안에, 수백만 상보성 트랜지스터(complementary transistor), 즉 n-채널 트랜지스터 및 p-채널 트랜지스터가 적당한 기판상에 형성된다. 전형적으로, n-채널 트랜지스터 또는 p-채널 트랜지스터가 고려되는 것과 무관하게, MOS 트랜지스터는 소위 pn 접합을 포함하며, 상기 pn 접합은 하이(high) 도핑된 드레인 및 소스 영역들과 상기 드레인과 소스 영역 사이에 위치한 역으로(inversely) 도핑된 채널 영역과의 경계면에 형성된다. 채널 영역의 전도율(conductivity)은 상기 채널 영역 위에 형성되고 얇은 절연 층(thin insulating layer)에 의해 상기 채널 영역으로부터 분리된 게이트 전극에 의해 제어된다. 상기 채널 영역의 전도율은 도펀트 농도와, 다수 전하 캐리어의 이동도와, 그리고 채널 길이라고도 불리는 상기 소스와 드레인 영역 사이의 거리(트랜지스터 폭 방향에서 채널 영역의 소정의 확장에 대한)에 따른다. 따라서, 상기 게이트 전극에 특정 제어 전압을 적용하여 상기 절연 층 아래에 전도성 채널 영역을 급속하게 생성하는 능력과 함께, 상기 채널 영역의 전도율은 상기 MOS 트랜지스터의 특성을 실질적으로 결정한다. 이러한 이유로, 상기 채널 길이는 주요한 설계 기준을 나타내고 채널 길이의 크기 감소는 집적회로의 동작 속도를 증가시킨다.
그러나, 트랜지스터 크기의 감소는 상기 크기 감소에 관련된 다수의 문제들을 수반하는바, 상기 문제들은 MOS 트랜지스터들의 채널길이를 꾸준히 감소시킴으로써 획득되는 장점들을 지나치게 상쇄함이 없이 처리되어야 한다.
이 점에 있어서, 일 문제는 극히 얕은 pn 접합이 필요하다는 점이다. 전도성 채널의 필요한 제어가능성(controllability)을 유지하기 위해, 채널 길이가 감소함에 따라, 게이트 절연 층과 상기 채널 영역에 의해 형성된 경계면(interface)에 관한 소스와 드레인 영역들의 깊이가 줄어들어야만 한다. 상기 소스 및 드레인 영역들의 깊이는 실질적으로 상기 소스 및 드레인 영역들의 면저항(sheet resistance)을 결정하며, 상기 소스 및 드레인 영역에서 도펀트 농도를 증가시키는 것에 의해, 상기 면저항은 대응하게 임의적으로 감소하지 않는바, 이는 매우 높은 도펀트 농도는 누설 전류를 증가시키기 때문이다. 게다가 상기 영역들에 매우 높은 농도로 주입된 도펀트들은 종래의 급속 열적 어닐링 사이클에 의해 상기 소스 및 드레인 영역들 내의 전반적인 도펀트 프로파일(profile)에 부정적인 영향을 미치지 않으면서 완전히 활성화되지 않을 것이다 즉, pn 접합에 의해 정의된 필요한 채널 길이에 대해서 증가된 도펀트 농도는 상응하는 어닐링 사이클의 높은 온도 및/또는 연장된 지속시간을 필요로 하나, 이에 따라 상기 도펀트들의 불가피한 열적 확산에 의해 상기 PN 접합을 형성하는 도펀트 프로파일에 영향을 미치고, 이는 최종적으로 획득되는 채널 길이의 수용할 수 없는 변형을 야기한다.
상기 드레인 및 소스 영역들의 면저항을 더욱 줄이기 위해, 하이 도핑된 실리콘에 비해 탁월한 전도율을 갖는 금속 실리사이드(metal silicide)를 형성함으로써 상기 드레인 및 소스 영역들의 전도율이 종종 증가된다. 그러나, 상기 금속 실리사이드의 침투 깊이(penetration depth)가 상기 pn 접합의 깊이에 의해 제한되기 때문에, 따라서 상기 영역들에서의 전도율의 개선은 상응하는 pn 접합의 깊이에 결부된다. 게다가, 수많은 CMOS 기술에서, 상응하는 금속 실리사이드가 상기 게이트 전극 위에 동시에 형성되고, 그러므로 여기서 얕은 접합 깊이는 게이트 전극에서 매우 얕은 금속 실리사이드를 생성하며, 이에 따라 우수한 게이트 전극 전도율을 획득하는 것이 단지 제한적으로 개선된다.
일 방법에서, 융기 드레인 및 소스 영역들의 크기 증가로 인한 pn 접합의 실제 깊이에 의해 제한됨이 없이 전도성이 큰 금속 실리사이드 영역들을 형성할 수 있는 가능성을 제공하면서, 상기 게이트 절연 층/채널 영역 경계면 위로 소스 및 드레인 영역들을 융기시키고 그리고 상기 드레인-소스 도펀트 농도를 수용가능한 레벨로 유지함으로써 매우 얕은 소스 및 드레인 영역들이 형성될 수 있다.
도 1a-1d를 참조하여, 융기 드레인 및 소스 영역들을 형성하는 전형적인 종래 공정 흐름을 지금부터 상세하게 설명한다.
도 1a는 초기 제조 단계에서 전계 효과 트랜지스터(100)의 단면도를 개략적으로 도시한다. 상기 트랜지스터(100)는 기판(101), 예컨대 매립 절연 층(buried insulating layer)을 포함하는 SOI(silicon on insulator) 기판이나 벌크 실리콘을 포함한다. 상기 기판(101) 위에, 실질적인 결정성 층(102)이 형성되며, 상기 결정성 층(102)은 그 내부에 pn 접합과 채널 영역을 형성하기에 적당한 두께를 갖는다. 예를 들어, 상기 트랜지스터(100)는 대략 20-100nm의 범위의 두께의 실리콘 층(102)을 갖는 SOI 트랜지스터를 나타낸다. 폴리실리콘을 포함하는 게이트 전극(103)이 상기 실리콘 층(102) 위에 형성되고 그리고 게이트 절연층(104)에 의해 상기 실리콘 층(102)으로부터 분리된다. 상기 게이트 절연층(104)은 고도한 디바이스에서 질소 함유 실리콘 다이옥사이드 층(nitrogen containing silicon dioxide layer)에 의해 대략 0.6-4nm 두께로 형성된다. 반사방지 코팅(anti-reflective coating)의 잔여물(residue)(105)이 상기 게이트 전극(103)의 상부 표면(103a)을 덮고, 반면에 상기 게이트 전극(103)의 측면들(103b) 및 상기 실리콘 층(102)의 나머지 표면은 옥사이드 라이너(oxide liner)(106)에 의해 덮인다.
상기 도 1a에 도시된 트랜지스터(100)는 다음의 공정 흐름에 따라 형성된다. 상기 기판(101)은 실리콘 벌크 기판 형태 또는 SOI 기판 형태 각각의 기판 제조자에 의해 획득될 수 있으며, 여기서 상기 SOI 기판은 잘 알려진 웨이퍼 본딩 기술(wafer bonding technique)에 따라 형성되는 결정성 실리콘층을 포함한다. 적당한 두께를 갖는 실리콘 층(102)은 SOI 기판의 소정의 실리콘층을 필요한 두께로 가늘게 하는 화학적 기계적 연마(chemical mechanical polishing)와 같은 상응하는 공정 기술 및/또는 상기 SOI 기판 또는 벌크 기판의 노출된 표면상에 실리콘의 에피택셜 성장(epitaxial growth)에 의해 형성된다. 반도체 물질의 상기 에피택셜 성장 기술은 증착 기술로서, 여기서 상기 증착 물질이 하부 물질의 격자 구조 및 격자 간격과 충분히 유사한 격자를 형성할 수 있는 한, 상기 증착 물질 층은 상기 하부 물질의 결정성 구조와 일치하는 결정성 구조를 형성한다. 상기 실리콘 층(102)의 형성 후에, 상기 게이트 절연 층(104)을 형성하기에 적합한 두께 및 조성을 갖는 절연 층이 형성된다. 이러한 목적으로, 기술분야에서 잘 알려진 고도의 산화 및/또는 증착 기술들이 이용될 것이다. 그 후에, 적당한 두께의 폴리실리콘 층이 저압 화학 기상 증착(low-pressure chemical vapor deposition)에 의해 증착된다. 그 다음, 예를 들어 실리콘 옥시나이트라이드(silicon oxysitride)로 구성된 반사방지 코팅 및 레지스트 층(resist layer)이 증착되고 고도의 포토리소그래피(photolithography)에 의해 패터닝되어 상기 증착된 폴리실리콘 층으로부터 게이트 전극(103)을 패터닝하는 후속 이방성 식각 공정(anisotropic etch process)을 위한 식각 마스크를 형성한다. 그 다음, 상기 게이트 절연 층(104)은 패터닝되고 후속으로 상기 옥사이드 라이너(106)는 적당하게 디자인된 산화 공정에 의해 형성된다.
도 1b는 그 위에 실리콘 나이트라이드와 같은 물질로 구성된 측벽 스페이서 요소들(107)이 형성된 트랜지스터(100)를 개략적으로 도시하며, 상기 실리콘 나이트라이드와 같은 물질은, 선택적 에피택셜 성장 공정(selective epitaxial growth process) 후에 상기 스페이서들(107)이 용이하게 제거되도록, 상기 하부 옥사이드 라이너(106)에 대해 적당히 높은 식각 선택도를 나타낸다. 상기 측벽 스페이서들(107)은 예를 들어 플라즈마 인핸스트 화학 기상 증착(plasma-enhanced chemical vapor deposition)에 의해 특정한 두께의 실리콘 나이트라이드 층의 증착과, 그리고 상기 옥사이드 라이너(106) 위 및 내(on and in)에서 신뢰성 있게 중지하여 상기 스페이서들(107)을 남기는 후속 이방성 식각 공정을 포함하는 잘 알려진 기술들에 의해 형성된다. 상기 스페이서(107)의 폭(107a)은 상기 실리콘 나이트라이드 층의 두께를 적절히 조정함으로써 용이하게 제어가능하다. 따라서, 상기 게이트 전극(103)에 인접한 에피택셜 성장 영역의 측면 확장은 상기 스페이서 폭(107a)에 의해 실질적으로 결정된다.
도 1c는 상기 실리콘 층(102) 위에 선택적으로 성장된 실리콘 영역들(108)을 구비한 상기 디바이스(100)를 개략적으로 도시하며, 여기서 상기 게이트 전극(103)으로부터 상기 영역들(108)까지의 측면 거리는 상기 스페이서 폭(107a)에 상기 라이너 옥사이드(106)의 최소 두께를 더한 값에 실질적으로 대응한다. 도 1c에 도시된 바와 같이 상기 트랜지스터(100)는 다음의 공정에 의해 획득된다. 도 1b에 도시된 상기 디바이스로부터 시작하면, 상기 라이너 옥사이드(106)는 선택적으로 식각 되어 상기 스페이서들(107)과, 상기 게이트 전극(103)과, 그리고 임의의 절연 구조들(도시되지 않음)에 의해 덮이지 않은 부분에서 상기 실리콘 층(102)을 노출한다. 상기 라이너 옥사이드(106)의 제거 전 및/또는 후에, 잘 알려진 세척 절차(cleaning procedure)가 수행되어 옥사이드 잔존물 및 상기 실리콘 층(102)의 표면 영역에 축적된 다른 오염물질(contaminant)을 제거한다. 그 후에, 실리콘이 상기 실리콘 층(102)의 노출된 부분들 위에 선택적으로 성장되며, 이에 따라 디자인 요구와 일치하는 특정한 두께로 상기 실리콘 영역들(108)을 형성한다. 그 후에, 상기 스페이서(107)는 실리콘 다이옥사이드와 실리콘에 대해서 우수한 식각 선택도를 나타내는 예를 들어 핫 인산(hot phosphoric acid)을 사용하는 선택 식각 공정에 의해 제거된다. 이러한 식각 공정 동안에, 상기 게이트 전극(103)의 상부의 잔존물(105)이 제거된다. 그 후에, 추가의 선택적으로 성장된 실리콘 영역(108)을 갖지 않은 트랜지스터 디바이스의 경우와 같이, 종래 공정 시퀀스가 수행된다. 즉, 적당한 수의 측벽 스페이서들이 형성되고, 그 후에 적당하게 디자인된 주입 시퀀스가 수행되어, 실리콘 층(102)에 필요한 도펀트 프로파일을 확립한다.
도 1d는 예를 들어 세 개의 서로 다른 측벽 스페이서들을 사용하는 전술한 트랜지스터 형성 공정 후에 상기 트랜지스터(100)를 개략적으로 도시한다. 도 1d에서, 예를 들어 실리콘 다이옥사이드로 구성된 제 1 측벽 스페이서(109)가 상기 옥사이드 라이너(106)에 인접하여 위치하고 그리고 후속 주입 시퀀스 동안에 상기 게이트 전극(103)의 부근에서 도펀트 농도를 프로파일하는 적당한 두께를 갖는다. 제 2 스페이서(110)는 상기 제 1 스페이서(109) 다음에 위치하고 그리고 추가의 라이너(106a)에 의해 상기 제 1 스페이서(109)로부터 분리된다. 그 다음 옥사이드 라이너(111)와 제 3 스페이서(112)가 위치한다. 필요한 도펀트 확장 영역들(113)과 드레인 및 소스 영역들(114)을 획득하여, 이에 따라 특정 채널 길이(116)를 갖는 상기 확장 영역들(113) 사이의 채널 영역(115)을 정의하도록 상기 스페이서들(109 및 112)의 폭이 선택된다. 상기 스페이서(109)의 형성 동안에, 만약 실리콘 다이옥사이드로 형성되었다면, 상기 라이너(106)는 전형적으로 상기 반도체 층(102)의 표면 부분에서 식각되어 제거된다. 따라서, 일반적으로 상기 추가의 라이너(106a)는 스페이서(110)의 형성 전에 증착된다. 만약 상기 제 1 스페이서(109)가 실리콘 나이트라이드로 구성된다면, 상기 라이너(106)는 상기 스페이서(109)를 형성하는 이방성 식각 동안에 보존되지만, 상기 식각에 의해 유발되는 손상(etch induced damage)으로 인해 불균일한 두께를 가질 수 있다. 따라서, 이러한 경우에 상기 라이너(106)는 제거되고 추가의 라이너(106a)가 또한 증착된다. 일반적으로, 상기 스페이서들(109, 110 및 112)의 형성은 상기 스페이서(107)를 참조하여 기술된 것과 같은 잘 알려진 스페이서 기술들에 의해 달성되며, 여기서 상기 상응하는 스페이서 폭은 예를 들어 실리콘 나이트라이드로 구성된 각각의 스페이서 층들의 대응하는 증착 두께에 의해 제어되며, 여기서 상기 제 1 스페이서(109) 및 상기 옥사이드 라이너(111)는 상기 스페이서들을 이방성으로 패터닝하는데 있어 필요한 식각 선택도를 제공한다.
결과적으로, 전술한 공정 흐름은 상기 확장 영역들(113)의 형태에서 필요한 얕은 pn 접합들의 형성을 가능하게 하면서도, 추가의 선택적으로 성장된 실리콘 영역들(108)을 제공함으로써 상기 드레인 및 소스 영역들(114)에 대한 낮은 접촉 저항(contact resistance)을 제공하며, 상기 실리콘 영역들(108)은 고도의 전도성 금속 실리사이드를 받는데 사용되며, 여기서, 상기 실리사이드화 공정(silicidation process)은 상기 확장 영역들(113)에 악영향을 미치지 않을뿐 아니라 상기 실리사이드화 공정은 상기 확장 영역들(113)과 드레인 및 소스 영역들(114)의 깊이에 의해 제한되지도 않는다.
비록 전술한 상기 공정 흐름이 융기 드레인 및 소스 영역들을 형성하는 것을 상당히 개선하지만, 상기 디바이스 성능을 향상시키기 위한 공정 유연성에 관해서 개선의 여지가 있다. 예를 들어, 이온 주입에 의한 상기 드레인 및 소스 영역들(114)의 형성 동안에, 전형적으로 상기 게이트 전극(103)도 또한 고농도로(heavily) 도핑되며, 이에 따라 상기 게이트 전극의 전도율이 증가한다. 하지만, 종종 붕소가 도펀트로 사용되는 p-채널 트랜지스터는 어닐링 공정 동안에 높은 확산성(diffusivity)을 나타낸다. 이러한 이유로, 상기 소스 및 드레인 영역들(114)을 도핑하는 최대 주입 에너지는 상기 드레인 및 소스 영역들(114)에서 필요한 침투 깊이를 획득하는 데 있어 필요한 만큼 높게 선택되지 않으며, 대신에 붕소 이온을 확산시키고 그리고/또는 침투시키는 것과 관련하여 상기 게이트 절연 층(104)의 무결성(integrity) 및 가능하게는 채널 영역(115)의 무결성을, 상기 주입 파라미터 선택시 고려해야 하며, 이에 따라 가능하게는 드레인 및 소스 특성들이 절충돼야한다.
이러한 문제들의 관점에서, 국부적으로 융기된 반도체 영역들의 형성을 가능하게 하는 기술이 필요하며, 여기서 예를 들면 에피택셜 성장 영역들의 높이 및/또는 도펀트 농도에 관한 유연성이 개선된다.
일반적으로, 본 발명은 서로 다른 높이들 및/또는 서로 다른 도펀트 농도들을 갖는 에피택셜 성장된 반도체 영역들을 형성할 수 있는 기술에 관한 것이며, 여기서 종래 공정 흐름과 고도의 호환성이 유지된다. 융기 반도체 영역들의 서로 다른 높이들은 제 1 에피택셜 성장 공정 동안에 에피택셜 성장 마스크를 이용해 하나 이상의 특정 영역들을 마스킹하고 하나 이상의 다른 반도체 영역들을 선택적으로 노출함으로써 획득될 수 있다. 그 후에, 하나 이상의 추가의 반도체 영역들이 노출되고 그리고 제 2 에피택셜 성장 공정이 수행되어, 이전에 형성된 에피택셜 성장 영역들을 더욱 증가시키고 새롭게 노출된 반도체 영역들에서 새롭게 에피택셜 성장 영역들을 성장시킨다. 다수의 서로 다른 치수의 에피택셜 성장 반도체 영역들이 필요하다면 상기 시퀀스(seqeunce)는 반복된다. 이러한 방식으로, 서로 다른 높이들을 갖는 두 개 이상의 융기 반도체 영역들이 형성되어 디바이스 필요조건들에 더욱 적합하게 된다. 게다가, 본 발명의 다른 예시적인 실시예들에서, 융기 반도체 영역들은 에피택셜 성장에 의해 선택적으로 성장되고, 그리고 그 후에 이러한 융기 반도체 영역들의 하나 이상의 선택된 부분들의 두께가 예를 들어 상기 영역을 산화함으로써 선택적으로 감소되어, 상기 산화된 부분을 후속 제거함으로써 상기 선택된 영역의 높이를 정밀하게 감소시킬 수 있다.
본 발명의 또 다른 예시적인 실시예들에 따르면, 제 2 반도체 영역을 덮은 채 제 1 반도체 영역의 일부분을 노출하는 제 1 에피택셜 성장 마스크를 형성하는 단계를 포함하는 방법이 개시된다. 그 다음, 상기 제 1 반도체 영역의 상기 노출된 부분에 제 1 융기 반도체 영역이 에피택셜 성장되고 그리고 상기 제 2 반도체 영역 위에 제 2 에피택셜 성장 마스크가 형성되며, 여기서 상기 제 2 에피택셜 성장 마스크는 상기 제 2 반도체 영역의 일부분을 노출한다. 마지막으로, 제 2 융기 반도체 영역이 상기 제 2 반도체 영역의 상기 노출된 부분에 에피택셜 성장된다.
다른 실시예에서, 상기 방법은 상기 제 1 및 제 2 융기 반도체 영역들의 적어도 하나를 에피택셜 성장시키는 동안 하나 이상의 도펀트 종들(species)을 주입하는 단계를 더 포함한다.
또 다른 실시예에서, p-타입 도펀트 종이 상기 제 2 융기 반도체 영역에 주입된다.
또 다른 실시예에서, 상기 드레인 및 소스 영역들은 p-타입 도펀트 종들을 주입함으로써 상기 제 2 반도체 영역에 형성된다.
또 다른 실시예에서, 상기 방법은 상기 제 1 및 제 2 융기 반도체 영역들에 금속 실리사이드를 형성하는 단계를 더 포함한다.
또 다른 실시예에서, 상기 제 1 및 제 2 융기 반도체 영역들 중 적어도 하나의 높이가 상기 에피택셜 성장 동안에 제어되어서, 상기 금속 실리사이드의 상기 드레인 및 소스 영역들에 형성된 pn 접합으로의 거리를 조정할 수 있다.
또 다른 실시예에서, 상기 제 1 및 제 2 융기 반도체 영역들은 서로 다른 높이들을 갖는다.
본 발명의 또 다른 예시적인 실시예에 따르면, 제 1 및 제 2 반도체 영역들 위에 제 1 및 제 2 융기 반도체 영역을 각각 에피택셜 성장시키는 단계와, 그리고 상기 제 1 융기 반도체 영역 위에 산화 마스크를 형성하는 단계를 포함하는 방법이 개시된다. 그 다음, 상기 제 2 융기 반도체 영역 위에 산화 부분을 형성하도록 상기 제 2 융기 반도체 영역이 선택적으로 산화된다. 마지막으로, 상기 제 2 융기 반도체 영역의 상기 산화 부분이 선택적으로 제거된다.
또 다른 실시예에서, 산화 마스크를 형성하는 단계는 마스크 층을 증착하는 단계와 상기 제 2 반도체 영역 위로부터 상기 마스크 층을 선택적으로 제거하는 단계를 포함한다.
또 다른 실시예에서, 상기 제 1 및 제 2 반도체 영역들 중 적어도 하나는 상기 제 1 및 제 2 반도체 영역들의 표면 위에 확장된 구조적 소자를 포함한다.
또 다른 실시예에서, 상기 구조적 소자는 게이트 전극 구조이다.
또 다른 실시예에서, 상기 방법은 상기 제 1 및 제 2 융기 반도체 영역들을 에피택셜 성장시키는 단계 전에 상기 게이트 전극 구조에 인접한 사용 후 제거되는(disposable) 측벽 스페이서를 형성하는 단계를 더 포함한다.
또 다른 실시예에서, 상기 제 2 융기 반도체 영역의 상기 산화된 부분을 선택적으로 제거하는 단계에 의해 상기 제 1 및 제 2 융기 반도체 영역들이 서로 다른 높이들을 갖는다.
본 발명의 또 다른 실시예에 따르면, 반도체 디바이스는 제 1 반도체 영역 위에 형성되고 제 1 게이트 절연 층에 의해 상기 제 1 반도체 영역으로부터 분리된 제 1 게이트 전극을 포함한다. 제 1 높이를 갖고 상기 제 1 게이트 절연 층 위에 확장된 제 1 융기 드레인 및 소스 영역이 형성된다. 게다가, 제 2 반도체 영역 위에 형성되고 제 2 게이트 절연 층에 의해 상기 제 2 반도체 영역으로부터 분리된 제 2 게이트 전극이 형성된다. 또한, 상기 제 1 높이와는 다른 제 2 높이를 갖고 상기 제 2 게이트 절연 층 위에 확장된 제 2 융기 드레인 및 소스 영역이 형성된다. 더욱이 실시예에서, 상기 제 1 및 제 2 반도체 영역들이 절연층상에 형성된 반도체 층에 위치한다.
본 발명의 다른 장점들, 목적들 및 실시예들은 첨부된 청구항에서 정의되며 첨부된 도면들을 참조하여 하기의 상세한 설명을 고려하면 더욱 명백해질 것이다.
도 1a-1d는 다양한 제조 단계들 동안에 융기 드레인 및 소스 영역들을 포함하는 종래 트랜지스터 디바이스의 단면을 개략적으로 도시한다;
도 2a-2e는 다양한 제조 단계들 동안에 두 개의 서로 다른 반도체 영역들의 단면을 개략적으로 도시하며, 여기서 본 발명의 설명적인 실시예들에 따라 제 1 및 제 2 반도체 영역들 상에 서로 다른 높이를 갖는 선택적으로 융기된 반도체 영역들이 형성된다; 그리고
도 3a 및 3b는 일반적인 에피택셜 성장 공정에 의해 융기 에피택셜 성장 영역들을 받는 제 1 및 제 2 반도체 영역을 개략적으로 도시하며, 여기서 개별적인 높이는 선택적 산화 공정에 의해 조정된다.
본 발명이 하기의 상세한 설명과 도면들에서 예시된 실시예들을 참조하여 설명되지만, 하기의 상세한 설명 및 도면들은 본 발명을 개시된 특정 예시적인 실시 예들을 제한하도록 의도되지 않으며, 하기 예시적인 실시예들은 단지 본 발명의 다양한 양상들을 예시하는 것이며, 본 발명의 범위는 첨부된 청구항에 의해 정의된다.
본 발명은 선택적으로 에피택셜 성장된 반도체 영역들의 특성이 반도체 기판의 서로 다른 유형의 회로 소자들 또는 서로 다른 영역들에 대해 다르게 조정된다는 개념에 근거해 있다. 상기 개념이 유리하게 사용되는 회로 소자들의 일 예는 극히 스케일링된 전계 효과 트랜지스터 소자(extremely scaled field effect transistor)이며, 여기서 축소된 피처(feature) 크기 때문에, 특정 디자인 기준의 미묘한 변동조차도 최종적으로 획득되는 트랜지스터 성능에 상당한 영향을 미친다. 예를 들어, 소스 및 드레인 접합들의 커패시턴스(capacitance)는 서로 다른 디바이스 위치에서 서로 다른 값들을 필요로 하고, 이는 융기 드레인 및 소스 영역들의 높이를 상응하게 조정함으로써 고려될 수 있다. 게다가, 융기 소스 및 드레인 영역들이 형성되는, 반도체 막에 대해 상기 소스 및 드레인 영역들을 정의하는 도펀트 종의 위치는 서로 다른 회로 소자들 및/또는 디바이스 영역들에 개별적으로 처리될 필요가 있다. 또 다른 디자인 기준은 일반적으로 드레인 및 소스 영역들의 접촉 저항을 낮추기 위해 형성되는 실리사이드 경계면의, 상기 pn 접합의 위치 또는 반도체 층의 바닥 부분에 대한 거리이다. 따라서, 상기 디바이스의 성능을 개별적으로 향상시키기 위해 상기 거리는 반도체 기판의 다양한 영역들에 대해 별개로 조정된다. 게다가, 전술한 바와 같이, 붕소의 증가한 침투 깊이 및 확산도를 고려하기 위해, p 채널 트랜지스터는 축소된 높이를 갖는 융기 소스 및 드레인 영역들을 필요로 한다. 결국, 축소된 높이에 의해, 상기 축소된 높이를 갖는 소스 및 드레인 영역에서 최적의 도펀트 프로파일을 제공함에도 불구하고 게이트 절연 층의 과도한 열화(degradation)를 피하기 위해, 상기 주입 파라미터들이 선택된다.
또한 주목할 사항은, 하기의 예시적인 실시예들에서, 제 1 및 제 2 트랜지스터 소자는 에피택셜 성장된 반도체 영역들을 받도록 각각의 반도체 영역들 상에 형성된 것으로 불린다. 그러나, 본 발명은 트랜지스터 소자들에 제한되어서는 안되며, 서로 다른 특성들을 갖는 선택적으로 성장된 에피택셜 성장 영역들을 필요로 하는 임의의 회로 소자들에 용이하게 적용될 수 있으며, 두 개의 서로 다른 반도체 영역들에 대한 기준도 또한 제한적으로 간주되어서는 안되는바, 이는 본 명세서에 개시된 실시예들이 에피택셜 성장된 반도체 영역들의 개별적으로 적합한 특성을 필요로 하는 다수의 서로 다른 반도체 영역들에 용이하게 적용될 수 있기 때문이다.
도 2a-2d 및 3a 및 3b를 참조하여, 이제부터 본 발명의 다른 예시적인 실시예들을 더욱 상세하게 설명할 것이다.
도 2a는 초기 제조 단계에서 반도체 디바이스(200)의 단면을 개략적으로 도시한다. 상기 반도체 디바이스(200)는 기판(201)을 포함하며, 상기 기판은 그 위에 회로 소자들을 형성하기에 적합한 모든 기판을 나타낸다. 일부 실시예에서, 상기 기판(201)은 실질적으로 결정성 실리콘층과 같은 반도체 층(202)이 그 위에 형성된 실리콘 기판과 같은 벌크 반도체 기판을 나타낸다. 다른 실시예들에서, 상기 기판(201)은 절연 기판을 나타내며, 예를 들어 그 위에 실리콘 다이옥사이드 층과 같은 절연 층이 형성된 임의의 적당한 기판으로, 그 위에 예를 들어 결정성 층의 형태로 반도체 층(202)이 위치한다. 주목할 사항은 CMOS 기술에 근거한 고도의 논리 회로들에서, SOI(실리콘 온 절연체) 기술이 현재 고도로 스케일링된 트랜지스터 디바이스들을 형성하는데 바람직한 것으로 간주된다. 따라서, 특정 실시예들에서, 상기 반도체 층(202)은 대략 5-50nm의 두께를 갖는 결정성 실리콘층을 나타내며, 종종 매립 옥사이드라 불리는 절연 층 위에 형성된다. 상기 반도체 디바이스(200)는 또한 제 1 디바이스 영역(240a)과 제 2 디바이스 영역(240b)을 더 포함하며, 상기 제 1 및 제 2 디바이스 영역들은 서로 분리되어 있으며 분리 구조(isolation structure)(220)에 의해 전기적으로 절연된다. 상기 분리 구조(220)는 기판(201)에까지 아래로 확장된 트렌치 분리 구조(trench isolation structure)의 형태로 제공되어, 상기 제 1 및 제 2 디바이스 영역들(240a 및 240b)을 실질적으로 완전하게 전기적으로 절연한다. 주목할 사항은, 예를 들어 전계 효과 트랜지스터의 상보적인 쌍을 형성하기 위해 상기 제 1 및 제 2 디바이스 영역들(240a 및 240b)이 인접한 디바이스 영역들로 설명되었지만, 다른 실시예들에서 상기 제 1 및 제 2 디바이스 영역들(240a 및 240b)은 단일 칩 영역에서 서로 상당히 이격된(spaced apart) 영역들을 나타내거나 기판(201) 내의 서로 다른 칩 영역들에 위치할 수도 있다. 예를 들어, 반도체 웨이퍼의 서로 다른 영역들은 다른 영역들 상에 형성된 집적 회로들에 비교해 다른 성능 특성들을 갖는 집적회로들을 제공하기 위해 서로 다른 크기의 에피택셜 성장 영역들의 형성을 필요로 한다.
상기 제 1 및 제 2 디바이스 영역들(240a 및 240b)은 각각의 게이트 절연 층들(204a 및 204b) 상에 형성된 게이트 전극들(203a 및 203b)을 포함한다. 게다가, 예를 들어 실리콘 다이옥사이드로 구성된 각각의 라이너들(206a 및 206b)은 상기 게이트 전극들(203a 및 203b)의 측벽들 및 상기 반도체 층(202)의 표면 부분들 상에 형성된다. 상기 게이트 전극들(203a 및 203b)의 상부 표면은 각각의 덮개 층들(205a 및 205b)에 의해 덮이며, 상기 덮개 층들은 반사방지 코팅의 잔존물을 나타낸다. 게다가, 예를 들어 실리콘 나이트라이드로 구성된 스페이서 층(221)이 상기 제 1 및 제 2 디바이스 영역들(240a 및 240b) 위에 형성된다. 게다가, 식각 마스크(222)가 반도체 디바이스(200) 위에 형성되어, 상기 제 2 디바이스 영역(240b)이 실질적으로 완전히 덮이도록 하여, 후속 이방성 식각 공정 동안에 상기 제 2 디바이스 영역(240b)에서 상기 스페이서 층(221)의 물질 제거를 피하거나 적어도 감속(slow down)시킨다.
도 2a에 도시된 바와 같은 상기 반도체 디바이스(200)를 형성하는 전형적인 공정 흐름은 실질적으로 도 1a를 참조하여 전술한 바와 같은 동일한 공정 단계를 포함하며, 여기서 상기 절연 구조(220)의 형성은 잘 알려진 포토리소그래피, 증착 및 식각 기술에 의해 달성된다. 게다가, 각각의 마스킹 단계들을 갖는 상응하는 주입 사이클들이 수행되어, 디바이스 규격에 따른 제 1 및 제 2 디바이스 영역들(240a 및 240b)에 대한 반도체 층(202)의 필요한 수직 도펀트 프로파일을 확립한다. 도 1a를 참조하여 설명된 종래 공정에 더하여, 본 발명에서 예를 들어 레지스트 물질로 구성된 식각 마스크(222)가 제 1 이방성 식각 공정 전에 형성되어, 상기 제 1 디바이스 영역(240a)에 상기 스페이서 층(221)으로부터 측벽 스페이서들(207a)을 형성한다.
도 2b는 측벽 스페이서들(207a)이 상기 게이트 전극(203a)에 인접하여 형성되는 동안에, 상기 이방성 식각 공정의 완료 후에 상기 반도체 디바이스(200)를 개략적으로 도시한다. 게다가, 도 2b에서 상기 식각 마스크(220)는 제거되고 상기 제 1 디바이스 영역(240a)에서 상기 라이너(206a)의 부분들이 제거되어 상기 반도체 층(202)의 표면 부분들(223a)을 노출한다. 상기 라이너(206a)의 선택적 제거는 임의의 적당한 식각 절차에 의해 달성되며, 그리고 특정 실시예들에서 상기 라이너(206a)가 실리콘 다이옥사이드로 구성된 때는 플루오르화수소(hydrogen fluoride)(HF)를 사용하는 습식 식각 공정(wet etch process)에 의해 수행되어, 언더-식각 영역(under-etch area)(224a)이 생성된다. 그 후에, 적당한 세척 공정들이 수행되어 상기 노출된 표면 부분들(223a)로부터 임의의 잔존물질들을 제거하고 및/또는 상기 반도체 층(202)의 표면 영역에서 임의의 오염물질을 제거하며, 여기서 상기 잔존 스페이서 층(221)은 신빙성 있게 상기 제 2 디바이스 영역(204b)의 무결성을 유지한다. 후속으로, 제 1 에피택셜 성장 공정이 수행되며, 여기서 상기 잔존 스페이서 층(221)은 상기 제 2 디바이스 영역(204b)에 대한 "광역(global)"인 에피택셜 성장 마스크로 동작하여, 상기 제 2 디바이스 영역(240b) 상에 임의의 반도체 성장을 피한다. 유사하게, 상기 측벽 스페이서들(207a) 및 덮개 층(205a)은 "국부(local)" 성장 마스크로서 동작하며 상기 표면 부분(223a) 및 언더식각 영역들(224a)에 대한 에피택셜 성장을 제한하며, 여기서 상기 언더식각 영역들은 상기 라이너(206a)의 부분적 제거 동안에 형성되었다.
도 2c는 상기 제 1 디바이스 영역(240a)에서 선택적으로 성장된 에피택셜 성장한 반도체 영역(208a)을 구비한 반도체 디바이스(200)를 개략적으로 도시한다. 상기 에피택셜 성장한 반도체 영역(208a)의 두께 또는 높이는 상기 에피택셜 성장 공정 동안에 조정되어, 제 2 디바이스 영역(240b)에서 반도체 영역을 에피택셜 성장하는 다른 에피택셜 성장 공정과 결합하여 그리고 다수의 서로 다른 치수의 에피택셜 성장된 반도체 영역들이 형성될 때 가능하다면 추가의 에피택셜 단계들과 결합하여, 상기 성장 공정은 반도체 영역(208a)의 높이가 최종적으로 필요한 치수가 되도록 한다. 게다가, 일부 실시예에서, 하나 이상의 도펀트 종들이 반도체 영역(208a)의 에피택셜 성장 동안에 주입되며, 이에 따라 이온 주입에 의해 드레인 및 소스 영역들을 형성하는 후속 주입 단계들에서 공정 유연성이 증가한다. 일 실시예에서, 상기 에피택셜 성장된 반도체 영역(208a)의 초기 높이는 대략 1-10nm의 범위이다.
도 2c에서, 실질적으로 상기 제 1 디바이스 영역(240a)을 덮어서, 제 2 디바이스 영역(240b)에서 잔존 스페이서 층(221)을 패터닝하기 위한 후속 이방성 식각 공정 동안에 상기 제 1 디바이스 영역(240a)에서의 물질 제거 및/또는 손상을 실질적으로 회피하도록 하는 제 2 식각 마스크(225)가 도시된다.
도 2d는 이방성 식각 공정의 완료 후에 상기 디바이스(200)를 개략적으로 도시하며, 상기 이방성 식각 공정의 결과로 상기 게이트 전극(203b)에 인접한 측벽 스페이서들(207b)이 형성된다. 게다가, 상기 라이너(206b)가 제 2 디바이스 영역(240b)에서 부분적으로 제거되어, 상기 반도체 층(202)의 표면 부분들(223b)을 노출하며, 여기서 상기 제거 공정에 따라 언더식각 부분들(224b)이 형성되며, 이는 제 1 디바이스 영역(240a)을 참조하여서 또한 설명되었다. 상기 노출된 표면 부분들(223b) 및 물론 에피택셜 성장된 영역들(208a)로부터 잔존 물질들 및 오염물질들을 제거하는 임의의 세척 공정 후에, 또 다른 (제 2의) 에피택셜 성장 공정이 수행되며, 여기서 상기 공정 파라미터들은 만약 상기 에피택셜 성장 공정이 상기 디바이스(200)에 대한 마지막 공정인 경우에는 상기 제 2 디바이스 영역(240b)에서 에피택셜 성장된 영역의 높이가 필요한 높이가 되도록 선택된다. 다른 실시예들에서, 상기 제 1 에피택셜 단계 동안에 각각의 에피택셜 성장 마스크에 의해 덮이고 상기 제 2 에피택셜 성장 단계 동안에도 여전히 상기 에피택셜 성장 마스크에 의해 덮여있는 추가 디바이스 영역(도시되지 않음)에 대해 추가 에피택셜 성장 공정이 수행될 때, 후속 에피택셜 성장과 공동으로 상기 제 1 및 제 2 디바이스 영역들(240a 및 240b)과 상기 추가 디바이스 영역에 대해서 최종적으로 필요한 높이를 야기하도록 상기 공정 파라미터들이 선택된다.
도 2e는 상기 게이트 전극(203b)에 인접한 융기 반도체 영역들(218b)을 형성하고 상기 이전에 성장된 영역(208a)의 상부에 추가의 에피택셜 성장 영역들(218a)을 형성하는 제 2 에피택셜 성장 단계의 완료 후에 상기 디바이스(200)를 개략적으로 도시한다. 따라서, 상기 에피택셜 성장된 영역들(208a, 218a)의 조합에 의해 제 2 디바이스 영역(240b)에서 상응하는 최종 두께(219b)보다 큰 최종 두께(219a)가 야기된다. 예를 들어, 상기 제 2 디바이스 영역(240b)은 p-채널 트랜지스터를 나타내고, 여기서 상기 두께(219a)에 비해 줄어든 상기 융기 반도체 영역들(218b)의 두께(219b)는 붕소 이온들을 상기 반도체 층(202)으로 깊이 주입할 수 있는 가능성을 제공하면서, 증가된 높이(219a)를 갖는 n-채널 트랜지스터의 우수한 성능을 유지하고 그럼에도 불구하고 붕소 이온들을 침투시키고 확산함으로써 상기 게이트 절연 층(204b)의 과도한 열화를 회피한다. 다른 양상들에서, 상기 각각의 높이들(219a 및 219b)은 반도체 디바이스들의 드레인 및 소스 영역들의 전체 캐패시턴스를 개별적으로 조정하도록, 또는 반도체 층(202)의 바닥과 금속 실리사이드 영역들 사이의 거리를 상응하게 조정하도록 선택되며, 여기서 상기 금속 실리사이드 영역들은 여전히 형성될 소스 및 드레인 영역들의 전도율을 개선하기 위해 전형적으로 형성된다.
상기 제 2 에피택셜 성장 공정 후에, 상기 추가의 제조 공정들이 도 1c 및 도 1d를 참조하여 기술된 것과 유사한 방식으로 실질적으로 계속된다. 즉, 상기 스페이서들(207a 및 207b) 및 덮개 층들(205a 및 205b)이 예를 들어 고인 인산(hot phosphoric acid)에 의해 제거되고, 그리고 필요한 때 상응하는 스페이서들을 사용하여 상응하는 주입 사이클들이 수행되어 각각의 확장 영역들을 포함하는 상응하는 드레인 및 소스 영역들에 대해 필요한 도펀트 프로파일을 획득한다. 그 후에, 상응하는 금속 실리사이드 영역들이 설계상의 필요조건에 따라 적어도 융기 반도체 영역들(218a 및 218b)에 형성된다.
주목할 사항은, 전술한 실시예들에서 상기 제 1 및 제 2 디바이스 영역들(240a 및 240b)이 상기 절연 구조(220)에 의해 분리된다. 다른 실시예들에서, 상기 두 개의 서로 다른 디바이스 영역들 사이의 분리는 트렌치 절연에 의해 반드시 나타낼 필요는 없으며, 단순히 임의의 물리적 경계에 의해 나타내거나, 또는 회로 레이아웃 등의 기능과 같은 특정 기준에 근거한 디자인 필요조건에 의해 단순히 정의된다. 따라서, 상기 제 1 및 제 2 디바이스 영역들(240a 및 240b)로의 분리는 실질적으로 상기 제 1 및 제 2 식각 마스크들(222 및 225)의 형성에 의해 획득되며, 여기서 상기 제 1 및 제 2 식각 마스크들(222 및 225)을 형성하는데 포함된 포토리소그래피로 인한 정렬 오류 때문에 측벽 스페이서들(207a)의 패터닝 동안 및 측벽 스페이서들(207b)의 패터닝 동안에 이방성 식각 대기를 경험하는 중간 영역이 야기된다. 이러한 경우에, 상기 라이너(206a)는 유리하게 적당한 두께로 형성되어 실질적으로 하부의 어떠한 물질층도 이방성 식각 대기에 노출함이 없이 두 번의 이방성 식각 절차들을 견딜 수 있다.
도 2a-2e를 참조하여 기술된 실시예들에서, 상기 스페이서 층(221)(cf. 도 2a)은 제 2 디바이스 영역(240b)에서 덮여있으면서 상기 제 1 디바이스 영역(240a)에서 이방성으로 패턴되며, 이에 따라 상기 스페이서들(207a)의 형태로 상기 제 1 디바이스 영역(240a)에서 "국부(local)" 에피택셜 성장 마스크로서 기능한다. 반면에, 상기 패턴되지 않은 스페이서 층(221)은 제 2 디바이스 영역(240b)에서 "광역" 에피택셜 성장 마스크로서 기능한다(cf. 도 2b). 다른 실시예들에서, 종래 방법에 유사하게 상기 스페이서 층(221)은 제 1 및 제 2 디바이스 영역들(240a 및 240b)에서 동시에 패턴되며, 그리고 상기 제 1 및 제 2 디바이스 영역들(240a 및 240b)에서 상응하는 측벽 스페이서들(207a 및 207b)을 형성한 후에, 상기 마스크(222)와 같은 상응하는 식각 마스크가 상기 영역들 중 하나에 형성되어, 예를 들어 상기 라이너(206a)를 제거하는 후속 공정에서 대응하는 라이너(206b)가 제 2 디바이스 영역(240b)에서 유지된다. 그 다음, 상기 라이너(206b)는 상기 스페이서(207b) 및 상기 덮개 층(205b)과 함께 후속 에피택셜 성장 공정에서 광역 성장 마스크로서 기능하여, 상기 제 2 디바이스 영역(206b) 상에 반도체 물질의 에피택셜 성장을 실질적으로 방지한다. 그 다음, 상기 후속 제조 공정은 도 2d를 참조하여 기술된 바와 같이 계속된다. 만약 상기 라이너(206b)가 에피택셜 성장 마스크로서 기능한다면, 상기 라이너(206a 및 206b)에 종래 방법에 비해 두꺼운 두께를 인가함으로써, 상기 제 1 에피택셜 성장 공정 전에 노출된 표면 부분들(223a)(cf. 도 2b)로부터 임의의 잔존 물질들을 제거하도록 상응하는 세척 공정들이 수행될 때, 상기 라이너(206b)의 무결성을 실질적으로 유지하는 것이 바람직하다. 게다가, 예를 들어 실리콘 다이옥사이드로 구성된 상기 라이너(206b)의 라이너 물질에 대한 실리콘의 접착 특성이, 예를 들어, 실리콘 질화물로 된 스페이서층(221)의 접착특성과 다른 경우가 있기 때문에, 이에 상응하는 상기 에피택셜 성장 파라미터들의 채택이 필요하다. 예를 들어, 상기 노출된 라이너(206b) 상에 어떠한 반도체 증착도 피하도록 상기 에피택셜 성장 공정의 온도가 상응하게 채택된다.
도 3a 및 3b를 참조하여, 추가의 예시적인 실시예들이 이제부터 기술될 것이다. 여기서 에피택셜 성장된 반도체 영역들의 두께 또는 높이가 선택적 산화 공정에 의해 개별적으로 감소된다.
도 3a에서, 반도체 디바이스(300)는 제 1 디바이스 영역(340a)과 제 2 디바이스 영역(340b)을 포함한다. 상기 제 1 디바이스 영역(340a)은 반도체 층(302) 위에 형성된 게이트 전극(303a)을 포함하고, 상기 반도체 층(302)은 적당한 기판(301) 위에 형성되어 있다. 상기 기판(301)과 상기 반도체 층(302)에 관해서, 상기 디바이스(200)를 참조하여 이미 지적한 바와 같은 동일한 기준이 여기서 적용된다. 게다가, 게이트 절연 층(304a)이 상기 게이트 전극(303a)을 상기 반도체 층(302)으로부터 분리한다. 사용 후 제거되는(disposable) 측벽 스페이서(307a)가 상기 게이트 전극(303a)의 측벽들 근처에 형성되며 라이너(306a)에 의해 상기 게이트 전극(303a)의 측벽들로부터 분리된다. 에피택셜 성장된 반도체 영역들(308a)이 상기 사용후 제거되는 측벽 스페이서들(307a)에 인접하에 특정 두께 또는 높이(319)를 갖고 형성된다. 상기 에피택셜 성장된 영역들(308a)은 예를 들면 산화된 부분의 형태로 라이너(309a)를 포함한다. 상기 제 2 디바이스 영역(304b)은 문자 "b"를 제외하고는 동일한 참조 번호에 의해 표시된 대응하는 회로 소자들을 포함한다. 특히, 상기 제 2 디바이스 영역(340b) 상에 형성된 다양한 소자들의 치수가 상기 제 1 디바이스 영역(340a) 상에 형성된 것들과 다를지라도, 에피택셜 성장된 영역들(308b)의 높이는 상기 제 1 디바이스 영역(340a)에 대한 것과 실질적으로 동일한바, 이는 상기 영역들(308a 및 308b)이 공통 에피택셜 성장 공정에 의해 형성되기 때문이다. 상기 라이너(309b)에 대해서도 동일한 사실이 적용된다. 게다가, 상기 디바이스(300)는 예를 들어 실리콘 나이트라이드로 구성된 마스크 층(321)을 포함하며, 여기서 상기 마스크 층(321)의 두께는 산화 대기에 노출될 때 하부 물질의 산화를 실질적으로 피하거나 적어도 상당히 줄일 수 있도록 선택된다. 예를 들어, 상기 마스크 층(321)은 실리콘 나이트라이드로 구성될 때 대략 1nm 미만에서 수 nm의 두께를 갖는다. 추가로, 식각 마스크(322)가 상기 제 2 디바이스 영역(340b) 위에 형성된다. 상기 식각 마스크(322)는 레지스트층으로 구성되거나 또는 상기 제 1 디바이스 영역(340a)으로부터 상기 마스크 층(321)을 제거하는데 사용되는 특정 식각 화학물질에 견딜 수 있는 능력을 갖는 임의의 다른 적당한 물질로 구성될 수 있다.
도 3a에 도시된 디바이스(300)를 형성하는 전형적인 공정 흐름은 도 2a 내지 2e를 참조하여 전술한 것과 동일한 공정들을 포함하여, 상기 에피택셜 성장 영역들(308a 및 308b)을 선택적으로 형성한다. 종래 공정 흐름과 대조적으로, 상기 라이너(309a 및 309b)는 예를 들어 상기 디바이스(300)를 산화함으로써 형성된다. 그 후에, 상기 마스크 층(321)은 예를 들어 플라즈마 인핸스드 화학 기상 증착에 의해 증착되며, 그리고 후속으로 상기 식각 마스크(322)는 잘 알려진 포토리소그래피에 의해 형성된다. 그 후에, 상기 마스크 층(321)은 예를 들어 상기 라이너(309a) 내부 또는 상기 라이너(309a) 상에서 중단하는 선택적 등방성 또는 이방성 식각 공정에 의해 상기 제 1 디바이스 영역(340a)으로부터 선택적으로 제거된다. 상기 마스크 층(321)이 상기 제 1 디바이스 영역(340a) 위에 고도로 컨포멀하게(conformally) 증착되기 때문에, 상기 사용 후 제거되는 스페이서들(307a) 및 상기 덮개 층(305a)은, 실질적으로 이방성 식각법이 상기 마스크 층(321)을 제거하는데 적용된다면, 실질적으로 본래대로(intact) 남아있게 된다. 이방성 식각 공정이 사용되는 경우에, 상기 사용 후 제거되는 스페이서(307a)의 두께는 상기 마스크 층(321)의 층 두께만큼 상기 식각 공정에 의해 대응하게 증가된다. 상기 층(321)의 두께가 비교적 얇게 선택되기 때문에, 상기 사용 후 제거되는 스페이서(307a)의 폭의 증가는 후속 공정들에 실질적으로 영향을 주지 않는다. 상기 마스크 층(321)의 선택적 제거 후에, 상기 식각 마스크(322)가 또한 제거되고 그리고 그 후에, 상기 디바이스(300)가 높은 온도에서 산화 환경(oxidizing ambient), 예컨대 산소 함유 분위기(oxygen containing atmosphere)에 노출되어 상기 에피택셜 성장된 영역(308)에서 제어가능한 선택적 산화 공정을 개시하는 반면, 상기 제 2 디바이스 영역(340b) 상에 보존된 잔존 마스크 층(321)에 의해 상기 영역들(308b)의 산화는 실질적으로 회피되거나 적어도 상당히 감속된다. 다른 실시예들에서, 가능하다면 예를 들어 플루오르화수소(HF)에 기반하는 습식 화학적 식각 공정에 의한 상기 라이너(309a)의 제 1 제거 후에, 산화 용액이 상기 디바이스(300)에 적용된다.
도 3b는 고도의 제어가능한 선택적 산화 공정의 완료 후에 상기 디바이스(300)를 개략적으로 도시하며, 여기서 잘 제어된(well-controlled) 두께(311a)를 갖는 산화 부분(310a)이 상기 에피택셜 성장된 영역(308a) 위에 형성되어 있다. 그 후에, 상기 산화 부분(310a)이 제거되거나, 예를 들어 상기 산화 부분의 두께가 상기 제 2 디바이스 영역(340b)의 라이너(309b)의 두께와 유사한 값으로 감소된다. 상기 산화 부분의 제거 또는 그 두께의 저감은 예를 들어, HF를 기반으로한 습식 식각 공정에 의해 달성된다. 그 다음, 상기 사용 후 제거되는 스페이서들(307a) 및 덮개 층(305a)과 잔존 마스크 층(321) 그리고 상기 사용 후 제거되는 스페이서들(307b) 및 덮개 층(305b)이 예를 들어 고온 인산을 사용하는 일반적인 식각 공정에서 제거된다. 최종적으로, 상기 라이너(309b) 및 가능하다면 상기 산화 부분(310a)의 잔존 부분이 하부 반도체 물질에까지 선택적으로 식각되며, 이에 따라 유효 높이(319a)를 갖는 에피택셜 성장된 영역(308a)을 제공하고 그리고 상기 제 2 디바이스 영역(340b)에서 상기 영역(308b)의 높이(319b)를 제공한다. 상기 산화 부분(310a)을 형성하는 선택적 산화 공정이 전형적인 이방성 또는 등방성 식각 절차에 비해 우수한 제어가능성을 나타내기 때문에, 상기 최종적으로 획득되는 높이(319a)는 고도로 정밀하게 조절될 수 있으며 이에 따라 대응하는 디바이스 성능이 정밀하게 조정된다.
상기 반도체 디바이스(300)를 완성하는 후속 공정이 도 2b를 참조하여 전술한 바와 같이 진행된다.
결과적으로, 본 발명은 에피택셜 성장된 반도체 영역들을 구비한 회로 소자들을 형성하는 개선된 기술을 제공하며, 상기 에피택셜 성장된 반도체 영역들의 높이는 광역 에피택셜 성장 마스크를 선택적으로 제공하거나 에피택셜 성장된 영역들의 두께를 선택적으로 감소시킴으로써 둘 또는 그 이상의 서로 다른 디바이스 영역들에서 개별적으로 조정될 수 있다. 일부 실시예들에서, 두 가지 방법들이 결합되어, 다수의 디바이스 영역들에서 에피택셜 성장된 영역들의 높이를 조정하는데 우수한 유연성을 제공한다. 에피택셜 성장된 융기 소스 및 드레인 영역들이 극히 스케일링된 트랜지스터 디바이스들을 형성하는데 현재 바람직한 기술로 간주되고 있기 때문에, 본 발명은 대략 90nm이하의 임계 치수들의 디바이스들에 대해 특히 유리하다.
본 발명의 다른 수정 및 변경이 본 명세서로부터 당업자에게 명백하다. 따라서, 본 명세서는 단지 예시적인 것으로, 당업자에게 본 발명을 실시하는 일반적인 방법을 교시하기 위한 목적으로 제시되는 것을 간주되어야 한다. 본 명세서에서 도시되고 설명된 본 발명의 형태들은 현재 최적의 실시예들로서 취해지는 것으로 이해해야 한다.
본 발명은 마이크로전자 구조들에 관한 것이므로 마이크로전자 산업에 응용가능하다.

Claims (10)

  1. 융기된 반도체 영역(raised semiconductor region)들을 형성하는 방법으로서,
    제 1 반도체 영역(340a) 및 제 2 반도체 영역(340b) 위에 제 1 융기 반도체 영역(308a) 및 제 2 융기 반도체 영역(308b)을 각각 에피택셜 성장시키는 단계와;
    상기 제 2 융기 반도체 영역(340b) 위에 산화 마스크(321)를 형성하는 단계와;
    상기 제 1 융기 반도체 영역(308a) 위에 산화 부분(310a)이 형성되도록 상기 제 1 융기 반도체 영역(308a)을 선택적으로 산화하는 단계와; 그리고
    상기 제 1 융기 반도체 영역(308a)의 상기 산화 부분(310a)을 선택적으로 제거하는 단계를 포함하여 구성되며,
    상기 제 1 융기 반도체 영역(308a)의 상기 산화 부분(310a)을 선택적으로 제거함으로써 상기 제 1 융기 반도체 영역(308a)의 높이와 상기 제 2 융기 반도체 영역(308b)의 높이가 서로 다르게 되는 것을 특징으로 하는 융기된 반도체 영역들을 형성하는 방법.
  2. 제1항에 있어서,
    상기 산화 마스크(321)를 형성하는 단계는 마스크 층을 증착하는 것과, 그리고 상기 제 1 반도체 영역(340a) 위로부터 상기 마스크 층을 선택적으로 제거하는 것을 포함하는 것을 특징으로 하는 융기된 반도체 영역들을 형성하는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제 1 반도체 영역(340a)과 상기 제 2 반도체 영역(340b) 각각은 상기 제 1 반도체 영역(340a) 및 상기 제 2 반도체 영역(340b)의 표면 위로 연장하는 게이트 전극 구조(303a, 303b)를 포함하는 것을 특징으로 하는 융기된 반도체 영역들을 형성하는 방법.
  4. 제3항에 있어서,
    상기 제 1 융기 반도체 영역(308a) 및 상기 제 2 융기 반도체 영역(308b)을 에피택셜 성장시키기 전에, 상기 게이트 전극 구조(303a, 303b)에 인접하게 사용 후 제거되는(disposable) 측벽 스페이서(307a, 307b)를 형성하는 것을 특징으로 하는 융기된 반도체 영역들을 형성하는 방법.
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