KR20050033179A - 쇼트키 장벽 모스 전계 효과 트랜지스터 및 그 제조방법 - Google Patents

쇼트키 장벽 모스 전계 효과 트랜지스터 및 그 제조방법 Download PDF

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Abstract

본 발명은 쇼트키 장벽 모스 전계 효과 트랜지스터 및 그 제조방법를 제공한다. 본 발명은 소오스 및 드레인을 금속 실리사이드로 구성하여 금속-반도체간에 형성되는 쇼트키 장벽을 관통하는 터널링 전류를 이용하여 온오프 동작을 수행한다. 본 발명은 실리콘 기판 상에 금속 실리사이드로 소오스/드레인 영역을 형성하고, 상기 소오스/드레인 영역 사이에 실리콘층으로 채널 영역을 형성한다. 더하여, 본 발명은 금속 실리사이드를 게이트 절연막 형성 이전에 진행함으로써, 고유전율 게이트 절연막과 금속 게이트 전극의 사용을 용이하게 할 수 있다.

Description

쇼트키 장벽 모스 전계 효과 트랜지스터 및 그 제조방법{SB-MOSFET(Schottky Barrier Metal-Oxide-Semiconductor Field Effect Transistor) and fabricating method thereof}
본 발명은 쇼트키 장벽 모스 전계 효과 트랜지스터 및 그 제조방법에 관한 것으로. 보다 상세하게는 금속-반도체간에 형성되는 쇼트키 장벽을 이용하는 쇼트키 장벽 모스 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 트랜지스터는 모스 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor)를 사용하고 있다. 반도체 제조 기술의 발달로 인해 상기 모스 전계 효과 트랜지스터의 채널 길이가 100nm 이하까지 짧아지고 있다. 그런데, 모스 전계 효과 트랜지스터의 채널 길이가 짧아짐에 따라 예기치 못했던 문제점들이 발생한다.
도 1은 종래 기술에 의한 모스 전계 효과 트랜지스터의 단면도이다.
도 1을 참조하면, 종래 기술에 의한 모스 전계 효과 트랜지스터는 SOI 기판(15)의 실리콘층(13)에 불순물 확산에 의하여 접합(junction) 형태로 형성된 소오스/드레인 영역(14)과, 상기 소오스/드레인 영역(14) 사이에 형성된 채널 영역(16)을 구비한다. 상기 SOI 기판(15)은 실리콘 기판(10), 매몰 산화막(12) 및 실리콘층(13)으로 구성된다. 상기 채널 영역(16) 상에는 실리콘 열산화로 형성된 게이트 절연막(18)이 형성되어 있고, 상기 게이트 절연막(18) 상에 게이트 전극(20)이 형성되어 있다. 상기 게이트 전극(20)은 폴리실리콘막으로 형성한다. 상기 소오스/드레인 영역(14)과, 게이트 전극(20) 상에는 금속 배선층(24)이 연결되어 있다. 상기 금속 배선층은 알루미늄막이나 구리막로 구성한다. 도 1에서, 참조번호 12 및 22은 매몰 산화막과 층간 절연막을 나타낸다. 상기 모스 전계 효과 트랜지스터는 상기 소오스/드레인 영역(14)과 채널 영역(16)간의 포텐셜 배리어(potential barrier)를 캐리어(전하나 홀)가 뛰어 넘어감으로써 온오프 동작을 수행한다.
그런데, 도 1에 도시한 전계 효과 트랜지스터는 채널 영역(16)의 길이가 짧아짐에 따라 단채널 효과(short channel effect)가 발생한다. 상기 단채널 효과에 따라 상기 전계 효과 트랜지스터는 누설전류(leakage current)가 증가하고 항복 전압(breakdown voltage)이 감소한다. 상기 누설 전류 증가 및 항복 전압 감소 문제를 해결하기 위해서는 접합 형태로 형성되는 소오스/드레인 영역(14)의 접합 깊이(junction depth)를 얕게 해야 한다. 그러나, 접합의 깊이를 약 10nm정도로 얇게 하면 기생저항이 급격하게 증가하기 때문에 접합의 깊이를 얕게 하는 것은 한계가 있다.
또한, 단채널 효과를 완화하기 위해서는 게이트 절연막(18)의 두께를 줄여야 하는데, 종래의 실리콘 열산화에 의해 형성되는 게이트 절연막은 두께 한계가 약 2nm이므로 100nm이하의 게이트 길이를 갖는 모스 전계 효과 트랜지스터에는 적용하기가 어렵다. 이를 해결하기 위하여 고유전율을 가지는 게이트 절연막에 대한 연구가 많이 수행되고 있으나, 모스 전계 효과 트랜지스터의 제조과정중 발생하는 1000도 이상의 고온공정에서 이 고유전율의 게이트 절연막의 특성이 열화되는 심각한 문제점을 안고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기 단채널 효과 발생을 극본적으로 해결할 수 있는 쇼트키 장벽 모스 전계 효과 트랜지스터를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 쇼트키 장벽 모스 전계 효과 트랜지스터의 적합한 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 쇼트키 장벽 모스 전계 효과 트랜지스터는 실리콘 기판 상에 형성되고 금속 실리사이드로 이루어진 소오스/드레인 영역과 상기 소오스/드레인 영역 사이에 실리콘층으로 형성된 채널 영역과, 상기 채널 영역을 노출하는 제1 콘택홀을 갖는 제1 층간 절연막을 포함한다. 더하여, 본 발명의 쇼트키 장벽 모스 전계 효과 트랜지스터는 상기 제1 콘택홀 내의 채널 영역 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상의 제1 콘택홀을 매립하면서 상기 제1 층간 절연막 상에도 형성된 T자형 게이트 전극과, 상기 T자형 게이트 전극 및 소오스/드레인 영역을 노출하는 제2 콘택홀을 갖는 제2 층간 절연막과, 상기 제2 콘택홀을 매립되어 형성된 금속 배선층을 포함한다.
상기 소오스/드레인 영역을 구성하는 금속 실리사이드는 N형 트랜지스터일 경우 어븀(Er) 실리사이드로 구성하고, P형 트랜지스터일 경우 백금(Pt) 실리사이드로 구성할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 쇼트키 장벽 모스 전계 효과 트랜지스터의 제조방법은 실리콘 기판 상에 액티브 실리콘층 및 희생층 패턴을 순차적으로 형성한다 상기 액티브 실리콘층 및 희생층 패턴 상에 금속층을 형성한다. 상기 금속층 및 액티브 실리콘층을 열처리하여 상기 희생층 패턴 하부 양측에 금속 실리사이드로 구성된 소오스/드레인 영역과 그 사이에 실리콘층으로 구성된 채널 영역을 형성한다. 상기 소오스/드레인 영역 상에 형성되면서 상기 희생층 패턴이 노출되도록 제1 층간 절연막을 형성한다. 상기 희생층 패턴을 선택적으로 제거하여 상기 채널 영역을 노출하는 제1 콘택홀을 형성한다. 상기 제1 콘택홀 내의 채널 영역 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상의 제1 콘택홀을 매립하면서 상기 제1 층간 절연막 상에 T자형 게이트 전극을 형성한다. 상기 T자형 게이트 전극 및 소오스/드레인 영역을 노출하는 제2 콘택홀을 갖는 제2 층간 절연막을 형성한다. 상기 제2 콘택홀을 매립되는 금속 배선층을 형성한다.
상기 금속층은 N형 트랜지스터일 경우 어븀(Er)으로 형성하고, P형 트랜지스터일 경우 백금(Pt)으로 형성할 수 있다. 기 제1 층간 절연막은 상기 희생층 패턴 및 소오스/드레인 영역이 형성된 실리콘 기판의 전면에 절연막을 형성한 후 상기 희생층 패턴이 노출되도록 화학기계적연마하여 형성할 수 있다.
이상의 본 발명의 쇼트키 장벽 모스 전계 효과 트랜지스터는 모스 전계 효과 트랜지스터에서 발생하는 단채널 효과를 극본적으로 해결할 수 있고, 소오스/드레인 영역으로 이용되는 금속 실리사이드를 게이트 절연막 형성 이전에 형성함으로써, 고유전율의 게이트 절연막과 금속 게이트 전극의 사용을 용이하게 형성할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
먼저, 본 발명은 상기 모스 전계 효과 트랜지스터의 단채널 효과를 억제하기 위해 쇼트키 장벽 모스 전계 효과 트랜지스터를 채용한다. 상기 쇼트키 장벽 모스 전계 효과 트랜지스터는 금속과 반도체 사이에 형성된 쇼트키 장벽을 관통하는 터널링 전류를 이용하여 온오프 동작을 수행한다. 즉, 상기 쇼트키 장벽 모스 전계 효과 트랜지스터는 상기 모스 전계 효과 트랜지스터와 동작 원리가 근본적으로 다르며 쇼트키 장벽의 존재로 인하여 나노 영역에서의 동작특성이 모스 전계 효과 트랜지스터보다 훨씬 우수하다.
도 2는 본 발명에 의한 쇼트키 장벽 모스 전계 효과 트랜지스터의 단면도이다.
도 2를 참조하면, 본 발명의 쇼트키 장벽 모스 전계 효과 트랜지스터는 도 1의 종래의 모스 전계 효과 트랜지스터와 비교하여 소오스/드레인 영역(110)이 금속 실리사이드로 형성되고, 게이트 전극(120)이 T자형으로 형성되었다는 점이 구조적으로 다르다. 물론, 앞서 설명한 바와 같이 본 발명의 쇼트키 장벽 모스 전계 효과 트랜지스터는 소오스/드레인 영역(110)을 구성하는 금속 실리사이드와 채널 영역(112)을 구성하는 실리콘층 사이에 형성된 쇼트키 장벽을 관통하는 터널링 전류를 이용하여 온오프 동작을 수행한다.
보다 상세하게 설명하면, 본 발명의 쇼트키 장벽 모스 전계 효과 트랜지스터는 실리콘 기판(100) 상에 금속 실리사이드로 형성된 소오스/드레인 영역(110)과, 상기 소오스/드레인 영역(110) 사이에 실리콘층(112, 반도체층)으로 구성된 채널 영역(112)을 구비한다. 상기 소오스/드레인 영역을 구성하는 금속 실리사이드는 N형 트랜지스터일 경우 어븀(Er) 실리사이드로 구성하고, P형 트랜지스터일 경우 백금(Pt) 실리사이드로 구성한다.
상기 채널 영역(112), 소오스/드레인 영역 상에 제1 콘택홀(113)을 갖는 제1 층간 절연막이 형성되어 있다. 상기 제1 층간 절연막은 산화막으로 구성한다. 상기 제1 콘택홀(113) 내에는 열산화 방식으로 형성된 게이트 절연막(118)이 형성되어 있다. 상기 게이트 절연막(118)은 고유전막, 예컨대 HFO2, HFOxNy, Ta2O5, Al2O3 또는 Zr2O3로 구성한다. 상기 게이트 절연막(118) 상의 제1 콘택홀(113)을 매립하면서 상기 제1 층간 절연막(114) 상에 T자형 게이트 전극(120)이 형성되어 있다. 상기 T자형 게이트 전극(120)은 제조 공정시 잘 만들 수 있고 유리한 장점이 있는데, 이에 대하여는 후술한다. 상기 T자형 게이트 전극(120)은 금속막으로 구성한다. 상기 T자형 게이트 전극(120)을 구성하는 금속막은 상기 게이트 절연막(118) 상에 TiN막이 배리어막으로 형성되고, 상기 배리어막 상에 알루미늄(Al)막 또는 텅스텐(W)막이 순차적으로 형성된 막으로 구성된다. 즉, 상기 T자형 게이트 전극(120)을 구성하는 금속막은 Al/TiN막 또는 W/TiN막으로 구성한다.
상기 T자형 게이트 전극(120) 및 소오스/드레인 영역(110)을 노출하는 제2 콘택홀(124)을 갖는 제2 층간 절연막(122)이 형성되어 있다. 상기 제2 층간 절연막은 산화막으로 구성한다. 상기 제2 콘택홀(124)을 매립되어 금속 배선층(126)이 형성되어 있다. 즉, 상기 소오스/드레인 영역(110)과, 게이트 전극(120) 상에는 금속 배선층(126)이 연결되어 있다. 도 1에서, 참조번호 102는 SOI 기판을 사용할 경우 형성되어 있는 매몰 산화막을 나타낸다. 물론, 본 발명에서 SOI 기판을 사용하지 않을 경우에는 실리콘 기판(100)에 분리 산화막을 형성하여 구성하여도 무방하다.
도 3 내지 도 9는 본 발명에 의한 쇼트키 장벽 관통 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 3은 실리콘 기판 상에 액티브 실리콘층 및 희생층 패턴을 형성하는 단계를 나타낸다.
도 3a 및 도 3b을 참조하면, 실리콘 기판(100) 상에 액티브 실리콘층(104)을 형성한다. 상기 액티브 실리콘층의 두께는 후공정에서 완전히 실리사이드화 될 수 있는 두께, 예컨대 50nm이하의 두께로 형성한다. 상기 액티브 실리콘층은 불순물의 농도를 10E10 내지 10E17으로 낮게 형성하거나, 불순물이 전혀 함유되지 않는 진성 반도체층으로 형성한다. 도 3a과 같이 SOI 기판을 사용할 경우에는, 상기 액티브 실리콘층(104)은 매립 산화층(102) 상에 형성된 실리콘층을 패터닝하여 형성한다. 도 3b와 같이 벌크 실리콘 기판을 사용할 경우에는 상기 액티브 실리콘층(104)은 실리콘 기판(100)의 일정 영역에 비액티브 영역(103)을 형성함으로써 나머지 영역이 액티브 실리콘층(104)이 된다.
상기 액티브 실리콘층(104) 상에 희생층 패턴(106)을 형성한다. 상기 희생층 패턴(106)은 상기 액티브 실리콘층(104) 상에 질화막(Si3N4)을 증착한 후 사진 식각 공정으로 패터닝하여 형성한다. 상기 희생층 패턴(106)은 후공정에서 채널 영역이 형성되는 영역 상에 형성한다. 상기 희생층 패턴(106)의 두께는 후공정에서 게이트 전극과 소오스/드레인 영역간의 기생정전용량이 트랜지스터의 동작에 문제가 되지 않을 정도로 두꺼워야 한다. 본 실시예에서는, 상기 희생층 패턴(106)의 두께는 30nm이상, 예컨대 30nm 내지 1㎛로 형성한다.
도 4는 금속층(108)을 형성하는 단계를 나타낸다.
도 4를 참조하면, 상기 액티브 실리콘층(104) 및 희생층 패턴(106)이 형성된 실리콘 기판(100)의 전면에 금속층(108)을 형성한다. 상기 금속층(108)은 N형 트랜지스터 형성을 위해서는 어븀(Er)으로 형성하며, P형 트랜지스터 형성을 위해서는 백금(Pt)으로 형성한다. 도 4에서는 도 3a의 구조 상에 금속층(108)을 형성하였으나, 물론 도 3b의 구조 상에도 금속층을 형성하여도 무방하다. 도 4 이하에서는 편의상 도 3a의 구조를 이용하여 쇼트키 장벽 모스 전계 효과 트랜지스터의 제조방법을 설명한다.
도 5는 소오스/드레인 영역(110)을 형성하는 단계를 나타낸다.
도 5를 참조하면, 상기 희생층 패턴(106) 하부 양측의 액티브 실리콘층(104)에 금속 실리사이드로 구성된 소오스/드레인 영역(110)을 형성한다. 보다 상세하게, 상기 금속층(108), 액티브 실리콘층(104) 및 희생층 패턴(106)이 형성된 실리콘 기판(100)을 열처리하고, 미반응된 금속층은 제거한다. 즉, 상기 열처리로 인하여 상기 희생층 패턴(106) 하부 양측의 액티브 실리콘층(104)과 금속층(108)은 반응하여 금속 실리사이드로 구성된 소오스/드레인 영역(110)이 형성된다. 더하여, 상기 희생층 패턴(106) 및 매몰 산화막(102) 상에 형성된 금속층(108)은 상기 열처리시 반응하지 않으므로 세정 공정을 통하여 제거한다.
이에 따라, 도 5에 보듯이, 액티브 실리콘층(104)이 노출된 영역, 즉 상기 희생층 패턴(106) 하부 양측에 소오스/드레인 영역(110)이 형성되며, 희생층 패턴(106) 하부의 액티브 실리콘층(104)은 금속 실리사이드가 형성되지 않고 채널 영역(112)이 된다. 결과적으로, 본 발명의 쇼트키 장벽 모스 전계 효과 트랜지스터는 소오스/드레인 영역(110)을 구성하는 금속 실리사이드와 채널 영역(112)을 구성하는 액티브 실리콘층 사이에는 쇼트키 장벽이 형성되며, 상기 쇼트키 장벽을 관통하는 터널링 전류를 이용하여 온오프 동작을 수행한다.
도 6은 제1 층간 절연막(114)를 형성하는 단계를 나타낸다.
도 6을 참조하면, 희생층 패턴(106), 소오스/드레인 영역(110)이 형성된 실리콘 기판(100)의 전면에 절연막을 형성한 후, 평탄화하여 제1 층간 절연막(114)을 형성한다. 상기 평탄화는 화학기계적연마공정을 이용하여 수행하며, 상기 평탄화시 상기 희생층 패턴(106)이 드러나도록 하며, 상기 희생층 패턴(106)은 후공정에서 게이트 전극과 소오스/드레인 영역(110)간의 기생정전용량을 제거하기 위하여 30nm이상의 두께를 남긴다. 상기 제1 층간 절연막(114)은 산화막(SiO2)을 이용하여 형성한다.
도 7은 희생층 패턴(106)을 제거하는 단계를 나타낸다.
도 7을 참조하면, 뜨거운 황산용액을 이용한 습식 식각 방법으로 상기 희생층 패턴(106), 즉 질화막을 선택적으로 제거한다. 상기 희생층 패턴(106)의 선택적 제거는 상기 희생층 패턴(106)과 상기 제1 층간 절연막(114)과의 식각 선택비를 이용하여 수행한다. 즉, 상기 희생층 패턴(106)과 상기 층간 절연막(114)은 선택적으로 건식 식각 또는 습식 식각을 할 수 있는 막의 조합으로 구성되어야 한다. 본 실시예에서는 상기 희생층 패턴(106)과 제1 층간 절연막(114)을 질화막과 산화막으로 구성하였지만 다른 막으로 형성하여도 무방하다. 상기 희생층 패턴(106)을 제거하면 상기 채널 영역(112)을 노출하는 제1 콘택홀(113)이 형성된다.
도 8은 게이트 절연막(118) 및 T자형 게이트 전극(120)을 형성하는 단계를 나타낸다.
도 8을 참조하면, 상기 제1 콘택홀(113)에 게이트 절연막(118)을 형성한다. 상기 게이트 절연막(118)은 고유전막, 예컨대 HFO2, HFOxNy, Ta2O5, Al2O3 또는 Zr2O3로 형성한다. 이어서, 상기 게이트 절연막(118) 및 제1 층간 절연막(114)이 형성된 실리콘 기판(100)의 전면에 금속막을 형성한 후 포토식각공정으로 패터닝하여 T자형 게이트 전극(120)을 형성한다. 즉, 상기 T자형 게이트 전극(120)은 상기 제1 콘택홀(113) 내의 게이트 절연막(118) 및 제1 층간 절연막(114) 상에 형성한다. 상기 T자형 게이트 전극(120)을 구성하는 금속막은 상기 게이트 절연막(118) 상에 TiN막을 배리어막으로 형성되고, 상기 배리어막 상에 알루미늄(Al)막 또는 텅스텐(W)막이 순차적으로 형성하여 구성한다. 즉, 상기 T자형 게이트 전극(120)을 구성하는 금속막은 Al/TiN막 또는 W/TiN막으로 형성된다.
본 발명에 있어서, 상기 T자형 게이트 전극(120)을 형성하는 것은 앞에서도 설명한 바와 같이 제조 공정시 유리한 장점이 있다. 즉, 상기 T자형 게이트 전극(120)은 포토식각공정에 의하여 만들때 임계 선폭(CD, critical dimension)을 크게 고려하지 않아도 잘 제조할 수 있고, 더하여 후의 금속 배선층 형성시에 랜딩 패드(landing pad) 역할을 하므로 금속 배선층을 미스얼라인(mis-align) 없이 잘 만들 수 있다.
도 9는 제2 층간 절연막(122) 및 제2 콘택홀(124)을 형성하는 단계를 나타낸다.
도 9를 참조하면, 게이트 전극(120), 제1 층간 절연막(114)이 형성된 실리콘 기판(100)의 전면에 절연막을 형성한 후, 평탄화하여 제2 층간 절연막(122)을 형성한다. 상기 평탄화는 화학기계적연마공정을 이용하여 수행한다. 상기 제2 층간 절연막(122)은 산화막(SiO2)을 이용하여 형성한다. 이어서, 상기 제1 층간 절연막(114) 및 제2 층간 절연막(122)을 패터닝하여 상기 소오스/드레인 영역(110) 및 게이트 전극(120)을 노출하는 제2 콘택홀(124)을 형성한다.
계속하여, 도 2에 도시한 바와 같이 상기 제2 콘택홀(124)에 금속막을 증착한 후 패터닝하여 금속 배선층(126)을 형성함으로써 쇼트키 장벽 모스 전계 효과 트랜지스터를 완성한다. 이상의 쇼트키 장벽 모스 전계 효과 트랜지스터의 제조방법은 게이트 절연막 형성 단계 이후의 공정에서는 고온 공정이 전혀 사용되지 않아, 고유전율 게이트 절연막 및 금속 게이트 전극을 매우 쉽게 사용할 수 있다.
본 발명의 쇼트키 장벽 모스 전계 효과 트랜지스터는 모스 전계 효과 트랜지스터에서 발생하는 단채널 효과를 극본적으로 해결할 수 있다.
본 발명의 쇼트키 장벽 모스 전계 효과 트랜지스터는 소오스/드레인 영역으로 이용되는 금속 실리사이드를 게이트 절연막 형성 이전에 형성함으로써, 고유전율의 게이트 절연막과 금속 게이트 전극의 사용을 용이하게 형성할 수 있다.
도 1은 종래 기술에 의한 모스 전계 효과 트랜지스터의 단면도이다.
도 2는 본 발명에 의한 쇼트키 장벽 모스 전계 효과 트랜지스터의 단면도이다.
도 3 내지 도 9는 본 발명에 의한 쇼트키 장벽 모스 전계 효과 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.

Claims (7)

  1. 실리콘 기판 상에 형성되고 금속 실리사이드로 이루어진 소오스/드레인 영역과 상기 소오스/드레인 영역 사이에 실리콘층으로 형성된 채널 영역;
    상기 채널 영역을 노출하는 제1 콘택홀을 갖는 제1 층간 절연막;
    상기 제1 콘택홀 내의 채널 영역 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상의 제1 콘택홀을 매립하면서 상기 제1 층간 절연막 상에도 형성된 T자형 게이트 전극;
    상기 T자형 게이트 전극 및 소오스/드레인 영역을 노출하는 제2 콘택홀을 갖는 제2 층간 절연막; 및
    상기 제2 콘택홀을 매립되어 형성된 금속 배선층으로 이루어지는 것을 특징으로 하는 쇼트키 장벽 모스 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 소오스/드레인 영역을 구성하는 금속 실리사이드는 N형 트랜지스터일 경우 어븀(Er) 실리사이드로 구성하고, P형 트랜지스터일 경우 백금(Pt) 실리사이드로 구성하는 것을 특징으로 하는 쇼트키 장벽 모스 전계 효과 트랜지스터.
  3. 실리콘 기판 상에 액티브 실리콘층 및 희생층 패턴을 순차적으로 형성하는 단계;
    상기 액티브 실리콘층 및 희생층 패턴 상에 금속층을 형성하는 단계;
    상기 금속층 및 액티브 실리콘층을 열처리하여 상기 희생층 패턴 하부 양측에 금속 실리사이드로 구성된 소오스/드레인 영역과 그 사이에 실리콘층으로 구성된 채널 영역을 형성하는 단계;
    상기 소오스/드레인 영역 상에 형성되면서 상기 희생층 패턴이 노출되도록 제1 층간 절연막을 형성하는 단계;
    상기 희생층 패턴을 선택적으로 제거하여 상기 채널 영역을 노출하는 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀 내의 채널 영역 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상의 제1 콘택홀을 매립하면서 상기 제1 층간 절연막 상에 T자형 게이트 전극을 형성하는 단계;
    상기 T자형 게이트 전극 및 소오스/드레인 영역을 노출하는 제2 콘택홀을 갖는 제2 층간 절연막을 형성하는 단계; 및
    상기 제2 콘택홀을 매립되는 금속 배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 쇼트키 장벽 모스 전계 효과 트랜지스터의 제조방법.
  4. 제3항에 있어서, 상기 금속층은 N형 트랜지스터일 경우 어븀(Er)으로 형성하고, P형 트랜지스터일 경우 백금(Pt)으로 형성하는 것을 특징으로 하는 쇼트키 장벽 모스 전계 효과 트랜지스터의 제조방법.
  5. 제3항에 있어서, 상기 제1 층간 절연막은 상기 희생층 패턴 및 소오스/드레인 영역이 형성된 실리콘 기판의 전면에 절연막을 형성한 후 상기 희생층 패턴이 노출되도록 화학기계적연마하여 형성하는 것을 특징으로 하는 쇼트키 장벽 모스 전계 효과 트랜지스터의 제조방법.
  6. 제3항에 있어서, 상기 희생층 패턴의 선택적 제거는 상기 희생층 패턴과 상기 제1 층간 절연막과의 식각 선택비를 이용하여 수행하는 것을 특징으로 하는 쇼트키 장벽 모스 전계 효과 트랜지스터의 제조방법.
  7. 제7항에 있어서, 상기 희생층 패턴은 질화막으로 형성하고, 상기 제1 층간 절연막은 산화막을 이용하여 형성하는 것을 특징으로 하는 쇼트키 장벽 모스 전계 효과 트랜지스터의 제조방법.
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