JP3962321B2 - 非対称フィン電界効果トランジスタ及びその製造方法 - Google Patents

非対称フィン電界効果トランジスタ及びその製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体デバイスに関し、詳細には、厚いポリシリコン含有ゲートと一体化されたインプランテッド非対称ドープト・ポリシリコン含有ゲートＦｉｎＦＥＴ（implanted asymmetric doped polysilicon-containing gate FinFET）構造に関する。本発明はさらに、マニュファクチャリング・インテグレーション（manufacturing integration）のためにインプランテッド非対称ドープト・ポリシリコン含有ゲートＦｉｎＦＥＴを厚いポリシリコン含有ゲートと一体化する方法を対象とする。
【０００２】
【従来の技術】
「Doubly Asymmetric Double Gate Transistor and Method for Forming」という名称の同時係属米国特許出願（代理人整理番号ＢＵＲ９２００１００７０ＵＳ１）を参照する。
【０００３】
過去２５年ほどの超大規模集積回路（ＶＬＳＩ）の主な課題は、増加し続ける金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスの数と高歩留まり／高信頼性とを結びつけることであった。従来技術ではこれを主に、ＭＯＳＦＥＴのチャネル長を過度の短チャネル効果を生じさせずに短くすることによって達成した。
【０００４】
過度の短チャネル効果を生じさせずにＭＯＳＦＥＴのチャネル長を短くするためには一般に、ゲート酸化物の厚さを薄くし、同時にチャネルのドーピング濃度を濃くする。しかし、ヤン（Yan）他の「Scaling the Si MOSFET: From bulk to SOI to bulk」、IEEE Trans. Elect. Dev.、39巻、1704ページ、1992年7月には、サブ０．０５μｍＭＯＳＦＥＴの短チャネル効果を減らすためには、チャネルから離れたドレイン電界を遮蔽するバックサイド導電層を構造に有することが重要であることが示されている。ヤン他の結果によれば、２重ゲートＭＯＳＦＥＴ、ならびにトップ・ゲートおよびバックサイド・グラウンド・プレーンを有するＭＯＳＦＥＴは短チャネル効果の影響を受けにくく、したがって従来のＭＯＳＦＥＴよりも寸法を短くすることができる。
【０００５】
従来技術の一般的な２重ゲートＭＯＳＦＥＴの構造は、チャネルおよびソース／ドレイン拡散のための非常に薄い垂直Ｓｉ層（フィン）、ならびにチャネルのそれぞれの垂直面に１つある２つのゲートから成る。本明細書で用語「フィン（Fin）」は、ＦＥＴの本体として使用される半導体材料を表すのに使用され、用語「ＦｉｎＦＥＴ」はフィン本体を有するＦＥＴを指す。２つのゲートは電気的に接続され、そのためこれらのゲートはチャネルを調整する働きをする。これらの２つのゲートはドレインからの電界力線を極めて効果的に終端させてドレイン電位がチャネルのソース側端で感知されることを防ぐので、このような構造では短チャネル効果が大幅に抑制される。その結果、ドレイン電圧およびゲート長の変化に伴う従来技術の２重ゲートＭＯＳＦＥＴのしきい電圧の変動は、同じチャネル長の従来の単一ゲート構造のそれよりもはるかに小さい。
【０００６】
ＦｉｎＦＥＴ上に対称ポリシリコン・ゲートを含む従来技術の構造の１つの問題は、対称ポリシリコン・ゲートＦｉｎＦＥＴ構造のしきい電圧が、既存のＣＭＯＳ回路設計と両立しないことである。例えば、ＮＦＥＴのしきい電圧は負、ＰＦＥＴのしきい電圧は正である。この問題を解決する潜在的な解決方法は対称金属ゲートを使用する方法である。しかし、統合および処理の困難のため金属ゲートＦｉｎＦＥＴの開発は非常に遅れている。
【０００７】
他の可能な解決方法は、フィン（すなわち薄い半導体層）の一方の側がＮ＋にドープされたポリシリコン・ゲートを含み、フィンのもう一方の側がＰ＋にドープされたポリシリコン・ゲートを含む、非対称ドープト・ポリシリコン・ゲートである。この非対称性によって、平面２重ゲート・デバイスならびにＦｉｎＦＥＴのしきい電圧はＣＭＯＳと両立するレベルまで移動する。しかし、従来技術の非対称ポリシリコン・ゲート構造では薄いポリシリコン・ゲートが使用されている。このような構造の問題は、ポリシリコン・ゲートが薄いと抵抗の大きなゲート電極となることである。さらに、薄いゲート電極を有する構造の縦横比はゲートのエッチングを著しく困難にする。
【０００８】
以上の問題を考慮すれば、しきい電圧が現行のＣＭＯＳ回路設計と両立し、低抵抗ゲート電極が実現される改良型の新規のＦｉｎＦＥＴ構造の開発が依然として求められている。
【０００９】
【発明が解決しようとする課題】
本発明の１つの目的は、構造のしきい電圧を現行のＣＭＯＳ回路設計と両立させる非対称ポリシリコン含有ゲートを含んだＦｉｎＦＥＴ構造を提供することにある。本明細書において用語「ポリシリコン含有」は、ポリＳｉ（polySi）またはポリＳｉＧｅ（polySiGe）から成る材料を表すのに使用される。
【００１０】
本発明の他の目的は、低抵抗ゲート電極を使用した非対称ＦｉｎＦＥＴ構造を提供することにある。
【００１１】
本発明の他の目的は、非対称ポリシリコン含有ゲートが相互接続層によって相互接続された非対称ＦｉｎＦＥＴ構造を提供することにある。
【００１２】
本発明の他の目的は、非対称ＦｉｎＦＥＴ構造の上に平坦化構造がある非対称ＦｉｎＦＥＴ構造を提供することにある。
【００１３】
【課題を解決するための手段】
本発明においてこれらの目的および利点、ならびに他の目的および利点は、インプランデッド非対称ポリシリコン含有ゲートＦｉｎＦＥＴが厚いポリシリコン含有外側ゲート電極（すなわち平坦化構造）と一体化された構造を提供することによって達成される。この一体化されたＦｉｎＦＥＴ／厚いポリシリコン含有ゲート構造によって、しきい電圧が現行のＣＭＯＳ回路設計と両立し、かつゲート電極の抵抗率が従来の対称ＦｉｎＦＥＴよりも低いＦｉｎＦＥＴの製造が可能になる。
【００１４】
本発明の一態様は、基板上に複数の導電性構造を形成する方法に関する。具体的には本発明の方法は、
基板上に第１の導電型の第１の半導体構造と、第２の導電型の第２の半導体構造と、前記第１の半導体構造と前記第２の半導体構造の間に配置され、かつ絶縁体構造によってそれらから分離された第３の半導体構造とを形成するステップと、
少なくとも前記第１、第２および第３の半導体構造の上に相互接続層を付着させるステップと、
前記相互接続層ならびに前記第１および第２の半導体構造のエッチング特性とは同様だが、前記絶縁体構造のエッチング特性とは異なるエッチング特性を有する平坦化導体を前記相互接続層上に形成するステップと、
前記平坦化導体、前記相互接続層ならびに前記第１および第２の半導体構造をパターニングしエッチングして、それぞれが、実質的に同じ少なくとも１つの横方向の寸法を有するようにするステップと
を含む。
【００１５】
本発明の他の態様は、
垂直半導体本体上のｐ型ゲート部分およびｎ型ゲート部分と、
前記ｐ型ゲート部分と前記ｎ型ゲート部分の間の相互接続と、
前記相互接続の上の平坦化構造と を含む非対称電界効果トランジスタ（ＦＥＴ）の製造方法に関する。
【００１６】
【発明の実施の形態】
はじめに、本発明においてインプランテッド非対称ドープト・ポリシリコン含有ゲートＦｉｎＦＥＴ構造を製造するのに使用する、図１（上面図）および図２（断面図）に示した最初の構造を参照する。具体的には図１および２には、半導体本体領域であるフィン１２とハード・マスク１４とを基板１０の上に含むパターニングされたスタックを有する基板１０を含んだ構造が示されている。
【００１７】
基板１０は、酸化層、窒化層、酸窒化層またはこれらの積層などの絶縁材料から成る上部絶縁部分１０ｕ、およびＳｉなどの半導体材料から成る下部半導体部分１０ｂを含む。基板１０およびフィン１２は、ＳＯＩ（シリコン・オン・インシュレータ）材料の部分とすることができることに留意されたい。この場合には上部絶縁部分１０ｕが、下部半導体部分１０ｂとフィン１２の間に挟まれた埋込み酸化層である。あるいは上部絶縁部分１０ｕおよびフィン１２が、半導体基板の上に別々に付着させた層である。
【００１８】
半導体本体領域すなわちフィン１２は、単結晶Ｓｉなどの任意の半導体材料から成り、ハード・マスクは、酸化層、窒化層、酸窒化層またはこれらの積層から成る。半導体材料層であるフィン１２およびハード・マスクの垂直厚は本発明にとってそれほど重要ではない。一般に、半導体材料層であるフィン１２の垂直厚は約３００から約２０００Å、ハード・マスクの垂直厚は約１００から約１０００Åである。
【００１９】
図１〜２に示した構造は、当業者に周知の従来のプロセスを利用して製造される。例えばハード・マスク１４は、化学蒸着（ＣＶＤ）、プラズマＣＶＤ、化学溶液付着（chemical solution deposition）などの従来の付着プロセスを利用して半導体材料層であるフィンの上に形成される。あるいはハード・マスク１４を、当業者に周の従来の熱酸化、窒化または酸窒化プロセスを利用して半導体材料層であるフィン１２上に成長させることもできる。
【００２０】
半導体材料層であるフィン１２上にハード・マスク材料を形成した後、その構造を、従来のリソグラフィ（これは、ハード・マスクにフォトレジストを塗布すること、放射パターンを照射してフォトレジストを露光すること、および従来のレジスト現像剤を使用してフォトレジスト中のパターンを現像することを含む）、ならびに反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、レーザ・アブレーションなどのドライ・エッチングにかける。このエッチング・ステップは、図１〜２に示した構造を得るのに使用することができる１つまたは複数の上記ドライ・エッチング・プロセスを使用した、１回または複数回のエッチング・プロセスを含むことができる。エッチング後、当業者に周知の従来の除去プロセスを利用して構造からフォトレジストを除去する。
【００２１】
次に、図１〜２に示した構造を、フィン１２の露出した側壁にゲート誘電体１６を形成することができる従来の酸化、窒化または酸窒化プロセスにかける。フィン１２の露出した側壁にゲート誘電体を形成した後、ＣＶＤなどの従来の付着プロセスを利用して構造の表面全体に薄いポリシリコン含有層１８を形成し、図３〜４に示した構造を得る。本明細書では用語「ポリシリコン含有」を、多結晶シリコンから成る層、またはシリコンとゲルマニウムの多結晶合金から成る層を表すのに使用する。本発明の好ましい一実施形態では、ポリシリコン含有層１８がポリＳｉから成る。ポリシリコン含有層１８は、次の角度インプラント（angled implant）ステップで必要な適当なシャドー角（shadow angle）を与えるためフィンの高さよりもかなり薄い薄層である。本発明では、フィン１２の高さが一般に約３００から約２０００Å、ポリシリコン含有層１８の厚さが約１５０から約１０００Åである。より好ましくは、フィン１２の高さが約９００から約１２００Å、ポリシリコン含有層１８の厚さが約５００から約８００Åである。
【００２２】
フィン１２は、本発明の非対称ＦｉｎＦＥＴ構造の絶縁構造（上部絶縁部分１０ｕ、１４および１６）によって周囲を囲まれた第３の半導体構造を表すことに留意されたい。
【００２３】
次に、図５〜６に示すように、フィン１２の一方の側に第１の導電型の第１の半導体構造２４（例えばＮ＋インプラント領域またはｎ型ゲート部分）を形成し、フィン１２のもう一方の側に第２の導電型の第２の半導体構造２６（例えばＰ＋インプラント領域またはｐ型ゲート部分）を形成することができる非対称インプラントを実施する。具体的には、約１×１０１９から約１×１０２１原子／ｃｍ３程度の最終ドーパント濃度を有するインプラント領域を形成することができる２重角度インプラント（double angled implant）プロセスを使用して、ポリシリコン含有層１８にｎ型ドーパント２０およびｐ型ドーパント２２をインプラントする。構造のシャドーイングのため、ゲート側（すなわちポリシリコン含有層１８の垂直部分）は、その方向からインプラントされた化学種でドープ（Ｎ＋またはＰ＋）されるだけだが、ポリシリコン含有層１８の水平部分は反対の導電型のドーパントによってもドープされ、すなわち２重インプラントされ、それらの領域はドープトＮ＋でもまたはＰ＋でもなくなる。図５〜６ではこの２重インプラント領域に符号２８が付されている。
【００２４】
上で説明した非対称インプラント・プロセスに続いて、図５〜６に示した露出した全ての表面の上に金属層３０を形成して、例えば図７〜８に示した構造を得る。金属層は、ＣＶＤ、スパッタリング、プラズマＣＶＤなどの従来の付着プロセスを利用して形成され、約２０から約１０００Åの厚さを有する。厚さが約１００から約５００Åであると非常に好ましい。本発明の方法のこの時点で形成される金属層は、Ｗ、ＴｉＮ、Ｔａなどの導電性金属または金属合金を含むことができる。ただしこれらに限定されるわけではない。なお、金属層３０は両方のゲート領域、すなわち領域２４および２６と接触しており、そのため本明細書では金属層３０を相互接続層と呼ぶ。本発明のいくつかの実施形態では、本発明のプロセスのこの時点でこの金属層を金属シリサイドに変化させる。この変換は、当業者に周知の従来のアニール・プロセス（例えば後に述べるアニール条件を含むプロセス）を使用して実施される。後に説明する他の実施形態ではこの変換アニールを、後のソースおよびドレイン領域の活性化と同時に実施する。本発明の他の実施形態ではこの金属層を金属シリサイド層に変換しない。
【００２５】
構造上に金属層を形成して、第１の半導体構造と第２の半導体構造を互いに相互接続した後、金属層３０の上に、平坦化ポリシリコン含有層（または導電性金属、金属合金などの他の導電性材料）３２を形成して、図９〜１０に示す構造を得る。具体的には、多結晶シリコンから成り、またはシリコンとゲルマニウムの多結晶合金から成る厚いポリシリコン含有層を従来の付着プロセスによって形成し、その後、化学機械研摩（ＣＭＰ）などの従来の平坦化プロセスによってこの厚いポリシリコン含有層を平坦化する。用語「厚いポリシリコン含有層」は、厚さ約５００から約２０００Åのポリシリコン含有層を表す。厚さが約８００から約１５００Åであるとより好ましい。なお、本発明のプロセスのこの時点で形成される平坦な導体である平坦化ポリシリコン含有層は、金属層３０からなる相互接続層ならびに第１および第２の半導体構造２４および２６とは同様だが、絶縁構造のエッチング特性とは異なるエッチング特性を有することに留意されたい。
【００２６】
次いで、従来のパターニング（すなわちリソグラフィ）およびエッチングを実施して、図１１〜１２に示す構造を得る。なお、平坦化導体即ち平坦化ポリシリコン含有層３２、金属層３０からなる相互接続層、第１および第２の半導体構造２４および２６はそれぞれ、これらの領域が実質的に同じ少なくとも１つの横方向の寸法を有するようにパターニングされ、エッチングされることに留意されたい。すなわちこのエッチング・ステップは、エッチングされたそれぞれの層の最終的な形状が同じになるように上記層をエッチングすることができる。
【００２７】
次に、従来のインプランテーション・プロセスを実施して、フィン１２の両端の露出領域にソース／ドレイン・インプラント領域３３を形成する。図１３〜１４を参照されたい。なお、このインプラント・プロセスの間にポリシリコン含有層３２がドープト・ポリシリコン含有層３４に変換されるが、金属層３０が、反対の導電型にドープされたポリシリコン含有ゲート領域にドーパントがインプラントされることを防ぐ拡散障壁の役目を果たすことに留意されたい。この時点のドーピングはｎ型でもまたはｐ型でもよい。本発明の一実施形態では、フィン１２の両端の露出領域を、Ａｓ、Ｂなどの異なるインプラント化学種を使用してドープして、ドナーまたはアクセプタ不純物を有するソース／ドレイン領域３３を形成する。
【００２８】
図１３〜１４に示した構造の形成に続いて、その構造を、ソース／ドレイン領域を活性化することができ、かつ、金属層３０からなる相互接続層を、２つのポリシリコン含有層を橋絡する金属シリサイド３６（または金属窒化物。最も一般化すればこの材料は金属または半金属の電子的特性を有してなければならない）からなる相互接続層に変換することができる活性化アニール・プロセスにかける。これによってゲートでのｐｎ接合が排除され、最上部のドープト・ポリシリコン含有層３４とゲート電極（すなわち２重インプラントされたポリシリコン含有領域２８）との間の接触が提供される。この活性化アニール・ステップを実施した後に得られる構造を例えば図１５〜１６に示す。
【００２９】
具体的には、Ｈｅ、Ｎ２、Ａｒ、Ｘｅ、Ｋｒなどの不活性ガス雰囲気の存在下で活性化アニールを約７００℃以上の温度で実施する。不活性ガスは任意選択でＨ２と混合することができる。より好ましくは、ＨｅまたはＡｒの存在下で活性化アニールを約８５０℃から約１０００℃の温度で実施する。
【００３０】
活性化アニール・ステップに続いて、ゲート・コンタクト４２およびソース／ドレイン・コンタクト４４の形成を含む標準ＦｉｎＦＥＴ仕上げ処理ステップを実施し、図１７〜１８に示した構造を得る。
【００３１】
本発明のいくつかの実施形態では、２重インプランテッド・ゲート領域２８およびドープト・ポリシリコン含有層３４が、ポリシリコン含有材料ではなく半導体材料から成る。さらに、ＦｉｎＦＥＴに関して本発明を説明してきたが、実際には、そのチャネル領域を複数のゲートによって制御できる限り、垂直に延びる任意の半導体本体を使用することができる。
【００３２】
本発明を特に、その好ましい実施形態に関して示し説明したが、本発明の趣旨および範囲から逸脱することなく形態および詳細に対する上記の変更およびその他の変更を実施することができることを当業者は理解されたい。したがって説明し図示した形態および詳細に本発明を限定しようとする意図はない。本発明は、添付の請求項の趣旨および範囲に含まれる。
【図面の簡単な説明】
【図１】 本発明の非対称ＦＥＴ構造を製造するのに使用されるさまざまな処理ステップのうちの１つのステップを示す上面図である。
【図２】 図１のステップの断面図である。
【図３】 図１および図２のステップの後のステップを示す上面図である。
【図４】 図３のステップの断面図である。
【図５】 図３および図４のステップの後のステップを示す上面図である。
【図６】 図５のステップの断面図である。
【図７】 図５および図６のステップの後のステップを示す上面図である。
【図８】 図７のステップの断面図である。
【図９】 図７および図８のステップの後のステップを示す上面図である。
【図１０】 図９のステップの断面図である。
【図１１】 図９および図１０のステップの後のステップを示す上面図である。
【図１２】 図１１のステップの断面図である。
【図１３】 図１１および図１２のステップの後のステップを示す上面図である。
【図１４】 図１３のステップの断面図である。
【図１５】 図１３および図１４のステップの後のステップを示す上面図である。
【図１６】 図１５のステップの断面図である。
【図１７】 図１５および図１６のステップの後のステップを示す上面図である。
【図１８】 図１７のステップの断面図である。
【符号の説明】
１０ 基板
１０ｕ 上部絶縁部分
１０ｂ 下部半導体部分
１２ フィン（第３の半導体構造）
１４ ハード・マスク
１６ ゲート誘電体
１８ ポリシリコン含有層
２０ ｎ型ドーパント
２２ ｐ型ドーパント
２４ 第１の半導体構造
２６ 第２の半導体構造
２８ ２重インプラント領域
３０ 金属層
３２ 平坦化ポリシリコン含有層
３３ ソース／ドレイン・インプラント領域
３４ ドープト・ポリシリコン含有層
４２ ゲート・コンタクト
４４ ソース／ドレイン・コンタクト

Claims (22)

  1. 基板（１０）上に半導体材料からなるフィン（１２）と前記フィン上にハード・マスク（１４）を形成するステップと、
    前記フィン（１２）の露出した側壁にゲート誘電体（１６）を形成するステップと、
    前記フィン（１２）及び前記ハード・マスク（１４）を含む前記基板（１０）全面にポリシリコン含有層（１８）を形成するステップと、
    前記フィン（１２）の一方の側の前記ポリシリコン含有層（１８）に第１の導電型の第１の半導体構造（２４）を形成し、前記フィン（１２）のもう一方の側の前記ポリシリコン含有層（１８）に第２の導電型の第２の半導体構造（２６）を形成するステップと、
    前記第１の導電型の第１の半導体構造（２４）及び第２の導電型の第２の半導体構造（２６）が形成された前記ポリシリコン含有層（１８）上に金属層（３０）からなる相互接続層を形成するステップと、
    前記相互接続層上に平坦化導体を形成するステップと、
    前記フィン（１２）の両端を露出させるように、前記平坦化導体、前記相互接続層、及び、前記第１の導電型の第１の半導体構造（２４）及び第２の導電型の第２の半導体構造（２６）が形成された前記ポリシリコン含有層（１８）を同じ形状にエッチングするステップと、
    前記フィン（１２）の両端にソース／ドレイン領域（３３）を形成するステップと
    を含む非対称フィン電界効果トランジスタの製造方法。
  2. 前記第１および第２の半導体構造（２４，２６）は、前記ゲート誘電体（１６）に接しているポリシリコン含有層（１８）の垂直面が互いに反対の導電型にドーピングされ、前記ポリシリコン含有層（１８）の水平面が２重にドーピングされる２重角度インプラントを利用して形成される、請求項１に記載の非対称フィン電界効果トランジスタの製造方法。
  3. 前記ポリシリコン含有層（１８）が、多結晶シリコンから成る、請求項２に記載の非対称フィン電界効果トランジスタの製造方法。
  4. 前記ポリシリコン含有層（１８）が、多結晶シリコン−ゲルマニウム合金から成る、請求項２に記載の非対称フィン電界効果トランジスタの製造方法。
  5. 前記２重角度インプラントが、最終的なドーパント濃度が１×１０１９から１×１０２１原子／ｃｍ ３ であるインプラント領域が得られるように実施される、請求項２に記載の非対称フィン電界効果トランジスタの製造方法。
  6. 前記相互接続層が金属層である、請求項１に記載の非対称フィン電界効果トランジスタの製造方法。
  7. 前記平坦化導体が、ポリシリコン含有材料、導電性金属、導電性金属合金または半導体材料から成る、請求項１に記載の非対称フィン電界効果トランジスタの製造方法。
  8. 前記平坦化導体が、多結晶シリコンまたは多結晶シリコン−ゲルマニウム合金から成る、請求項７に記載の非対称フィン電界効果トランジスタの製造方法。
  9. 前記相互接続層をアニールして、金属シリサイドに変換するステップをさらに含む、請求項１に記載の非対称フィン電界効果トランジスタの製造方法。
  10. 前記アニールが、不活性ガス雰囲気の存在下で７００℃以上の温度で実施される、請求項９に記載の非対称フィン電界効果トランジスタの製造方法。
  11. 基板（１０）上に形成された半導体材料からなるフィン（１２）と、
    前記フィン（１２）上に形成されたハード・マスク（１４）と、
    前記フィン（１２）の露出した側壁に形成されたゲート誘電体（１６）と、
    前記フィン（１２）の両端に形成されたソース／ドレイン領域（３３）と、
    前記ソース／ドレイン領域間の前記フィン（１２）を覆うように、前記基板（１０）、前記ゲート誘電体（１６）、及び、前記ハード・マスク（１４）上に形成されたポリシリコン含有層（１８）と、
    前記フィン（１２）の一方の側の前記ポリシリコン含有層（１８）に形成された第１の導電型の第１の半導体構造（２４）、及び、前記フィン（１２）のもう一方の側の前記ポリシリコン含有層（１８）に形成された第２の導電型の第２の半導体構造（２６）と、
    前記第１の導電型の第１の半導体構造（２４）及び第２の導電型の第２の半導体構造（２６）が形成された前記ポリシリコン含有層（１８）上に形成された金属層（３０）から成る相互接続層と、
    前記相互接続層上に形成された平坦化導体とを含み、
    前記ポリシリコン含有層（１８）、前記相互接続層および前記平坦化導体が、同じ形状である
    非対称フィン電界効果トランジスタ。
  12. 前記ポリシリコン含有層（１８）が、多結晶シリコンまたは多結晶シリコン−ゲルマニウム合金から成る、請求項１１に記載の非対称フィン電界効果トランジスタ。
  13. 前記相互接続層が、ドーパントの拡散に対して高い抵抗性を示す、請求項１１に記載の非対称フィン電界効果トランジスタ。
  14. 前記相互接続層が、導電性金属または金属シリサイドである、請求項１１に記載の非対称フィン電界効果トランジスタ。
  15. 前記平坦化導体が、ドープされたポリシリコンである、請求項１１に記載の非対称フィン電界効果トランジスタ。
  16. 前記ハード・マスク（１４）が、酸化層、窒化層、酸窒化層またはそれらの積層から成る、請求項１１に記載の非対称フィン電界効果トランジスタ。
  17. 前記ポリシリコン含有層（１８）が、多結晶シリコンから成る、請求項１１に記載の非対称フィン電界効果トランジスタ。
  18. 前記基板（１０）が、上部絶縁部分および下部半導体部分を含む、請求項１１に記載の非対称フィン電界効果トランジスタ。
  19. 前記基板（１０）および前記フィン（１２）が、シリコン・オン・インシュレータ材料の構成要素である、請求項１８に記載の非対称フィン電界効果トランジスタ。
  20. 前記平坦化導体が、導電性金属または導電性金属合金から成る、請求項１１に記載の非対称フィン電界効果トランジスタ。
  21. 前記ソース／ドレイン領域が、ドナーまたはアクセプタ不純物を有するようにドープされた、請求項１１に記載の非対称フィン電界効果トランジスタ。
  22. 基板（１０）上に形成された単結晶Ｓｉからなるフィン（１２）と、
    前記フィン（１２）上に形成されたハード・マスク（１４）と、
    前記フィン（１２）の露出した側壁に形成されたゲート誘電体（１６）と、
    前記フィン（１２）の両端に形成されたソース／ドレイン領域（３３）と、
    前記ソース／ドレイン領域間の前記フィン（１２）を覆うように、前記基板（１０）、前記ゲート誘電体（１６）、及び、前記ハード・マスク（１４）上に形成されたポリシリコン含有層（１８）と、
    前記フィン（１２）の一方の側の前記ポリシリコン含有層（１８）に形成された第１の導電型の第１の半導体構造（２４）、及び、前記フィン（１２）のもう一方の側の前記ポリシリコン含有層（１８）に形成された第２の導電型の第２の半導体構造（２６）と、
    前記第１の導電型の第１の半導体構造（２４）及び第２の導電型の第２の半導体構造（２６）が形成された前記ポリシリコン含有層（１８）上に形成された金属シリサイドからなる相互接続層と、
    前記相互接続層上に形成された平坦化ポリシリコン含有層（３２）とを含み、
    前記ポリシリコン含有層（１８）、前記相互接続層および前記平坦化ポリシリコン含有 層が、同じ形状である
    非対称フィン電界効果トランジスタ。
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