KR100883350B1 - 쇼트키 장벽 박막 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 소스 및 드레인 전극을 촉매로 하여 채널영역을 결정화시킬 수 있는 쇼트키 장벽 박막 트랜지스터(Schottky Barrier Thin Film Transistor) 제조방법에 관한 것으로, 이를 위한 본 발명의 쇼트키 장벽 박막 트랜지스터의 제조방법은 기판 상부에 비정질실리콘 활성층을 형성하는 단계; 상기 비정질실리콘 활성층의 채널영역과 쇼트키접합(schottky junction)을 형성하도록 소스 및 드레인 전극을 금속실리사이드로 형성하는 단계 및 상기 소스 및 드레인 전극을 촉매로 하여 상기 채널영역의 비정질실리콘을 폴리실리콘으로 결정화시키는 단계를 포함하고 있으며, 이를 통하여 공정과정을 단순화시킬 수 있으며, 공정비용을 절감할 수 있는 효과가 있다.
비정질실리콘, 폴리실리콘, 쇼트키장벽, 박막트랜지스터, 결정화

Description

쇼트키 장벽 박막 트랜지스터 제조방법{METHOD FOR MANUFACTURING SCHOTTKY BARRIER THIN FILM TRANSISTOR}
본 발명은 반도체 소자 제조방법에 관한 것으로, 더욱 상세하게는 소스 및 드레인 전극을 촉매로 하여 채널영역을 결정화시킬 수 있는 쇼트키 장벽 박막 트랜지스터(Schottky Barrier Thin Film Transistor) 제조방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor, TFT)는 현재 평판 디스플레이(Flat Panel Display, FPD)에 가장 많이 사용되고 있는 반도체 소자이다. 주요 적용 분야로는 액정 디스플레이(Liquid Crystal Display, LCD), 유기발광다이오드(Organic Light Emitting Diodes, OLED) 디스플레이, 플렉서블 디스플레이(Flexible Display)와 같은 디스플레이 분야, 3차원 고집적 반도체 소자 또는 서로 다른 기능의 IC(Integrated chip)들을 집적한 고기능·고집적 SoC(System-on-a-chip) 분야가 있다.
하지만, 최근 반도체 소자의 디자인 룰(design rule)이 감소함에 따라 박막 트랜지스터의 소스 및 드레인 영역 사이의 간격이 좁아지고, 채널영역, 소스 및 드레인 영역의 도핑농도가 증가함에 따라 단채널효과(Short Channel Effect, SCE)가 발생하고, 특히 단채널효과로 인한 누설전류로 인하여 트랜지스터의 전기적인 특성이 열화되는 문제점이 있다.
이를 해결하기 위하여 캐리어(carrier)의 주입 방식을 종래의 확산방식이 아닌 터널링방식을 사용하는 쇼트키 장벽 박막 트랜지스터가 제안되었다. 쇼트키 장벽 박막 트랜지스터는 채널영역과 소스 및 드레인 영역 사이에 형성된 쇼트키 장벽으로 인하여 단채널효과에 따른 누설전류의 증가를 억제할 수 있는 효과가 있다.
이러한 쇼트키 장벽 박막 트랜지스터의 전기적인 특성을 더욱 개선하기 위하여 많은 연구가 진행되고 있으며 특히, 실리콘 결정화 기술이 비중있게 연구되고 있다. 일반적으로 쇼트키 장벽 박막 트랜지스터는 비정질실리콘(amorphous Si)을 기반으로 하는데, 이는 대면적으로 제작이 용이하며 생산성이 높고, 저온에서 증착이 가능하여 저가의 기판을 사용할 수 있기 때문이다. 그러나, 비정질실리콘은 원자 배열이 무질서하고, 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)와 같은 결함들이 존재하여 캐리어이동도(carrier mobility)가 낮아 고속 동작을 요구하는 쇼트키 장벽 박막 트랜지스터에는 적합하지 않다. 따라서, 비정질실리콘에 비하여 캐리어이동도가 큰 폴리실리콘으로 저온에서 안정적으로 결정화시킬 수 있는 기술이 필요하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 쇼트키 장벽 박막 트랜지스터를 제조하는데 있어서, 손쉽게 고품질의 결정립을 형성할 수 있는 실리콘결정화방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 저온공정을 바탕으로 하는 쇼트키 장벽 박막 트랜지스터 제조방법을 제공하는데 다른 목적이 있다.
또한, 본 발명은 단순화된 제조공정과 이를 통하여 제조비용을 절감할 수 있는 쇼트키 장벽 박막 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 쇼트키 장벽 박막 트랜지스터 제조방법은 기판 상부에 비정질실리콘 활성층을 형성하는 단계; 상기 비정질실리콘 활성층의 채널영역과 쇼트키접합(schottky junction)을 형성하도록 소스 및 드레인 전극을 금속실리사이드로 형성하는 단계 및 상기 소스 및 드레인 전극을 촉매로 하여 상기 채널영역의 비정질실리콘을 폴리실리콘으로 결정화시키는 단계를 포함한다. 또한, 상기 채널영역의 비정질실리콘 활성층 상부에 게이트절연막 및 게이트전극이 적층된 게이트패턴을 형성하는 단계를 더 포함할 수 있다.
상기 비정질실리콘을 결정화하는 단계는 금속유도측면결정화방법(metal induced lateral crystallization, MILC)을 사용하여 실시할 수 있으며, 400℃ ~ 600℃ 범위의 온도에서 실시할 수 있다. 이때, 상기 비정질실리콘을 결정화하는 단 계에서 상기 소스 및 드레인 전극 사이의 전하이동방향에 평행한 결정립을 형성할 수 있다. 또한, 상기 비정질실리콘을 결정화시키는 단계는 결정화 속도를 향상시키기 위하여 전기장 또는 자기장을 인가하여 실시할 수 있다.
상기 소스 및 드레인 전극을 금속실리사이드로 형성하는 단계는, 상기 비정질실리콘활성층 상에 희생막패턴을 형성하는 단계; 상기 비정질실리콘활성층 전면에 금속막을 형성하는 단계; 상기 금속막과 비정질실리콘활성층을 반응시켜 금속실리사이드를 형성하기 위한 열처리 단계 및 상기 열처리시 반응하지 않은 미반응 금속막을 제거하는 단계를 포함할 수 있다. 이때, 상기 금속막은 상기 채널영역의 결정화를 위한 촉매용 제1금속원소와 쇼트키장벽(schottky barrier)의 레밸(level)조절용 제2금속원소의 합금일 수 있으며, 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo), 티타늄(Ti), 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테늄(Lu)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들을 혼합하여 형성할 수 있다. 상기 열처리 단계는 400℃ ~ 600℃ 범위의 온도에서 실시할 수 있다.
상기 비정질실리콘활성층은 플라즈마화학기상증착법(Plasma Enhanced Chemical Vapor Deposition, PECVD), 저압화학기상증착법(Low Pressure Chemical Vapor Deposition, LPCVD) 및 스퍼터링법(sputtering)으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 형성할 수 있으며, 200℃ ~ 600℃ 범위의 온도에서 형성할 수 있다.
상기 기판은 유리, 플라스틱, 실리콘기판으로 이루어진 그룹으로부터 선택된 어느 하나를 사용할 수 있고, 상기 게이트절연막은 실리콘산화막, 실리콘질화막, 질화산화막(oxynitride), HfO2, ZrO2, Ta2O5, Y2O3, HfSiON 및 HfAlON으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있으며, 상기 게이트전극은 폴리실리콘, 실리콘게르마늄, 금속, 도전성금속질화물 및 금속실리사이드로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
본 발명은 금속실리사이드로 형성된 소스 및 드레인 전극을 촉매로 하여 채널영역의 비정질실리콘을 폴리실리콘으로 결정화시킴으로써, 공정과정을 단순화시킬 수 있으며, 이를 통하여 공정비용을 절감할 수 있는 효과가 있다. 또한, 소스 전극과 드레인 전극 사이의 전하이동방향에 평행한 결정립을 형성할 수 있으며, 이를 통하여 채널영역에서의 캐리어이동도를 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 소스 및 드레인 전극을 금속합금을 이용하여 형성함으로써, 쇼트키 장벽의 레밸을 임의로 조절할 수 있으며, 비정질실리콘의 결정화를 촉진시킬 수 있는 효과가 있다.
또한, 본 발명은 저온공정을 바탕으로 하는 쇼트키 장벽 박막 트랜지스터의 제조방법을 제공함으로써, 고유전률(High-K)물질 또는 금속과 같이, 공정온도에 민감한 다양한 물질들을 게이트절연막 또는 게이트전극에 적용할 수 있는 효과가 있 다.
또한, 본 발명은 쇼트키 장벽 박막 트랜지스터를 활용한 차세대 디스플레이 장치, 3차원 고집적 반도체 소자 또는 SoC 소자등을 구현하는데 기여할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 또한 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 요소를 나타낸다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 쇼트키 장벽 박막 트랜지스터의 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(100) 상에 비정질실리콘층(110)을 형성한다. 이때, 기판(100)은 유리, 플라스틱 및 실리콘기판으로 이루어진 그룹으로부터 선택된 어느 하나를 사용할 수 있다. 여기서, 실리콘기판으로는 벌크실리콘기판 또는 SOI(Silicon on Insulator) 기판을 사용할 수 있으며, 벌크실리콘기판을 사용할 경우, 후속 공정을 통하여 형성될 쇼트키 장벽 박막 트랜지스트와의 전기적인 절연 을 위하여 벌크실리콘기판 표면에 절연막을 형성할 수 있다. 이외에도 기판(100)으로 절연특성이 있는 물질은 모두 사용할 수 있다.
비정질실리콘층(110)은 화학기상증착법(Chemical Vapor Deposition, CVD) 또는 스퍼터링(sputtering)법을 사용하여 형성할 수 있으며, 600℃ 이하 예컨대, 200℃ ~ 600℃ 범위의 온도에서 형성하는 것이 바람직하다.
상술한 바와 같이, 비정질실리콘층(110)을 형성할 때, 증착온도를 일반적인 박막 형성온도보다 저온인 600℃ 이하로 조절하는 이유는 비정질실리콘층(110)을 증착하는 과정에서 고상결정화(solid phase crystallization, SPE)가 일어나는 것을 방지하기 위함이다. 이는 고상결정화를 통해서 형성된 폴리실리콘은 결정립(grain)의 크기가 매우 작고, 저품질의 결정성을 갖기 때문에 비정질실리콘의 결정화 과정을 통하여 형성된 폴리실리콘에 비하여 소자응용 특성이 떨어진다. 또한, 일반적으로 고온을 견딜 수 있는 기판(100)의 가격이 고가이기 때문에 가격이 저렴한 기판(100)을 사용하여 쇼트키 장벽 박막 트랜지스터의 제조비용을 낮추기 위해서는 저온 성막공정을 통하여 형성할 수 있는 비정질실리콘층(110)을 사용하는 것이 바람직하다.
또한, 비정질실리콘층(110)을 후속 공정을 통하여 활성영역 즉, 채널영역 및 소스 및 드레인 전극을 포함하기 때문에 가급적 얇게 예컨대, 100nm 이하의 두께를 갖도록 형성하는 것이 바람직하나, 게이트가 제어하는 전계가 채널영역을 완전히 조절할 수 있는 두께로 형성하는 것이 바람직하다. 이로써, 게이트가 제어하는 채널영역의 두께가 감소하여 반전층(inversion layer)의 형성을 매우 용이하게 조절 할 수 있으며, 이는 결과적으로 쇼트키 장벽 박막 트랜지스터의 소스 및 드레인 전극 간의 누설전류를 감소시키는 효과가 있다.
한편, 비정질실리콘층(110)을 플라즈마화학기상증착법을 사용하여 형성하는 경우, 후속 비정질실리콘층(110)을 결정화시키기 위한 열처리공정시 수소가스의 분출로 인하여 비정질실리콘층(110)에 결함(defect)이 발생할 우려가 있음으로 비정질실리콘층(110)을 형성한 후, 탈수소화(dehydrogenation) 열처리가 필요할 수도 있다.
도 1b에 도시된 바와 같이, 비정질실리콘층(110)을 선택적으로 식각하여 비정질실리콘 활성층(110A)을 형성한다. 비정질실리콘 활성층(110A)을 형성하는 방법은 비정질실리콘층(110) 상에 감광막 패턴을 형성한 후, 감광막 패턴을 식각장벽(etch barrier)으로 비정질실리콘층(110)을 건식식각 예컨대, 반응성 이온 에칭법(Reactivee Ion Etching, RIE)을 사용하여 형성할 수 있다. 여기서, 기판(100) 상부에 잔류되는 비정질실리콘층(100)이 비정질실리콘 활성층(110A)으로써, 일부는 채널영역(160)이 되고, 나머지는 소스 및 드레인 전극(150)이 된다.(도 1c 참조)
다음으로, 비정질실리콘 활성층(110A) 상부에 게이트 절연막(120) 및 게이트 전극(130)이 적층된 게이트패턴을 형성한다. 이때, 게이트패턴을 형성하는 방법은 비정질실리콘 활성층(110A) 상에 게이트절연막(120) 및 게이트전극(120)을 순차적으로 형성한 후, 후속 공정에서 소스 및 드레인 전극이 형성될 영역의 비정질실리콘 활성층(110A) 표면이 노출되도록 게이트전극(130) 및 게이트절연막(120)을 선택적으로 식각하여 형성할 수 있다. 이때, 게이트패턴 하부의 비정질실리콘 활성 층(110A)이 채널영역(160)이다.(도 1c 참조)
게이트절연막(120)으로는 실리콘산화막, 실리콘질화막, 질화산화막 및 강유전체절연막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 이때, 강유전체절연막으로 HfO2, ZrO2, Ta2O5, Y2O3, HfSiON 및 HfAlON으로 이루어진 그룹으로부터 선택된 어느 하나를 사용할 수 있다.
게이트전극(130)으로는 폴리실리콘, 실리콘게르마늄(SiGe), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru) 백금(Pt) 또는 몰리브덴(Mo)과 같은 금속, TiN, TaN, TaSiN 또는 WN과 같은 도전성 금속질화물 및 CoSi, NiSi 또는 WSi과 같은 금속실리사이드로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
여기서, 게이트절연막(120) 및 게이트전극(130)을 기판(100)이 손상될 수 있는 온도 즉, 600℃ 이상의 온도에서 형성하는 것을 바람직하지 않다.
다음으로, 게이트패턴 양측벽에 스페이서(spacer, 140)를 형성한다. 이때, 스페이서(140)는 게이트 패턴을 포함하는 결과물 전면에 스페이서용 절연막을 형성한 후, 에치백(etchback) 공정을 실시하여 게이트패턴 양측벽에 스페이서를 형성할 수 있으며, 후속 공정을 통하여 형성될 소스 및 드레인 전극과 게이트 전극(130) 사이의 전기적인 분리를 위한 것이다. 따라서, 스페이서(140)는 절연물질은 모두 사용할 수 있으며, 예컨대, 산화막계열, 질화막계열, 질화산화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성 할 수 있다. 여기서, 산화막계열로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 및 SOD(Spin On Dielectric) 로 이루어진 그룹에서 선택된 어느 하나로 형성할 수 있고, 질화막계열로는 실리콘질화막(Si3N4)을 사용할 수 있으며, 탄소함유막으로는 비정질탄소막(Amorphous Carbon Layer, ACL) 또는 카본리치폴리머막(Carbon Rich Polymer)으로 형성할 수 있다.
도 1c에 도시된 바와 같이, 게이트패턴을 포함하는 결과물 전면에 금속막(150)을 형성한다. 이때, 금속막(150)으로 전이금속 또는 희토류금속을 사용할 수 있으며, 전이금속의 경우 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 및 티타늄(Ti)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용할 수 있으며, 희토류금속의 경우 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테늄(Lu)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용할 수 있다.
여기서, 금속막(150)을 형성하는 금속원소의 종류에 따라서, 소스 전극에서 채널영역으로 캐리어주입(carrier injection)을 위한 터널링 장벽(tunneling barrier) 즉, 쇼트키 장벽의 레밸을 결정한다. 따라서, 전자(electron)를 다수캐리어(majority carrier)로 하는 N형 쇼트키 장벽 박막 트랜지스터를 제작할 경우, 전 자에 대한 쇼트키 장벽의 높이가 낮은 어븀(Er) 또는 이터븀(Y)을 사용하는 것이 바람직하며, 정공(hole)을 다수캐리어로 하는 P형 쇼트키 장벽 박막 트랜지스터를제작할 경우, 정공에 대한 쇼트키 장벽이 높이가 낮은 백금(Pt), 팔라듐(Pd) 또는 이리듐(Ir)을 사용하는 것이 바람직하다. 그리고, 다수캐리어로 전자 및 정공을 모두 사용하는 경우 전자 및 정공에 대한 쇼트키 장벽의 레벨이 서로 비슷한 코발트(Co), 니켈(Ni) 또는 티타늄(Ti)을 사용하는 것이 바람직하다.
또한, 본 발명의 소스 및 드레인 전극을 후속 공정을 통하여 채널영역의 비정질실리콘 결정화공정시 촉매로 작용하기 때문에 금속막(150)은 채널영역의 결정화를 위한 촉매용 제1금속원소와 쇼트키장벽의 레밸조절용 제2금속원소가 혼합된 합금으로 형성할 수 있다. 예컨대, P형 박막 트랜지스터를 형성할 경우, 금속막(150)으로 정공에 대한 쇼트키장벽의 레밸조정용 제2금속원소로 팔라듐(Pd)을 사용하고, 실리콘 결정화를 위한 촉매용 제1금속원소로 니켈(Ni)을 사용하여 팔라듐-니켈 합금으로 형성할 수 있다.
도 1d에 도시된 바와 같이, 비정질실리콘 활성층(110A)과 금속막(150)을 반응시켜 소스 및 드레인 전극(170)을 금속실리사이드로 형성하기 위한 열처리를 실시한다. 이때, 열처리는 400℃ ~ 600℃ 범위의 온도에서 급속열처리방법(Rapid Thermai Annealing, RTA), 퍼니스열처리방법(furnace annealing) 및 레이져열처리방법(laser annealing)으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 실시할 수 있다. 바람직하게는 공정비용이 저렴하고, 열처리 과정에서 발생할 수 있는 금속막(150)의 산화를 방지할 수 있으며, 금속막(150)과 비정질실리콘 활 성층(110A) 사이의 반응속도 조절이 용이한 급속열처리방법을 사용하는 것이 좋다.
또한, 열처리 과정에서 소스 및 드레인 전극(170)의 저부(바닥)가 기판(100)의 상부와 접할 수 있도록 충분한 시간동안 반응시키는 것이 바람직하다.
다음으로, 열처리과정에서 비정질실리콘 활성층(110A)과 반응하지 않은 미반응 금속막(150)을 제거한다. 이때, 미반응 금속막(150)은 습식식각법 또는 건식식각법을 사용하여 제거할 수 있으며, 습식식각법을 사용할 경우, SPM(sulfuric peroxide mixture) 용액 또는 왕수(aqua regia)를 사용하여 제거할 수 있으며, 건식식각법을 사용할 경우, 아르곤(Ar) 가스를 이용한 스퍼터링법으로 제거할 수 있다.
도 1e에 도시된 바와 같이, 채널영역(160)의 비정질실리콘을 폴리실리콘으로 변환시키기 위한 결정화공정을 실시한다. 이는 채널영역(160)에서의 캐리어 이동도를 향상시켜 고속 동작이 가능한 쇼트키 장벽 박막 트랜지스터를 제조하기 위한 것으로 공지된 다양한 방법으로 비정질실리콘을 결정화할 수 있다.
이하, 비정질실리콘을 결정화시키는 방법에 대해 자세히 설명한다.
비정질실리콘을 결정화시키는 방법으로는 고온 열처리 예컨대, 600℃ 이상의 열처리를 통하여 결정화시키는 고상결정화방법, ELA(eximer laser annealing) 또는 SLS(sequential lateral soliifiction)와 같은 레이져열처리방법, 금속유도결정화(MIC : metal induced crystallization) 또는 금속유도측면결정화(MILC : metal induced lateral crystallization)와 같이 금속 촉매와 저온 열처리 예컨대, 600℃ 이하의 열처리를 통하여 결정화시키는 방법이 있다.
여기서, 고상결정화방법은 600℃ 이상의 고온의 퍼니스(furnace)에서 장시간 열처리하여 비정질실리콘을 폴리실리콘으로 결정화시키는 방법이다. 그러나 고상결정화방법은 고온에서 장시간 수행되므로 원하는 폴리실리콘 형상을 얻는 것이 용이하지 않으며, 결정립 성장 방향성이 불규칙하고 폴리실리콘의 결정립의 크기가 대체로 크지 않고 불균일하기 때문에 캐리어 이동도가 높지 않다는 단점이 있다.
레이저열처리방법은 현재 널리 연구되고 있는 결정화방법으로, 비정질실리콘에 레이저로 에너지를 공급하여 비정질실리콘을 용융상태로 만든 후 냉각시키면서 결정화시키는 방법이다. 그러나, 레이저열처리방법은 고가의 장비를 이용해야 한다는 단점과 낮은 처리능력(Throughput), 형성된 폴리실리콘의 표면이 거칠어지는 단점 때문에 전자가 이동할 때 불규칙적인 전위장벽(potential barrier)에 의한 산란으로 캐리어 이동도가 떨어진다는 단점이 있다.
금속유도결정화방법 또는 금속유도측면결정화방법은 비정질실리콘층 상에 전이금속 또는 희토류금속을 사용하여 금속 촉매층을 증착한 다음, 600℃ 이하의 저온으로 열처리하여 폴리실리콘으로 결정화하는 방법이다. 하지만, 결정화를 위한 공정과정이 복잡하다는 단점이 있다.
이하, 본 발명의 실리콘결정화방법에 대해 자세히 설명한다.
본 발명의 결정화방법은 금속유도측면결정화방법을 응용하여 비정질실리콘으로 구성된 채널영역(160)을 폴리실리콘으로 결정화시킨다. 이때, 별도의 금속촉매층을 형성하지 않고, 금속실리사이드로 형성된 소스 및 드레인 전극(170)을 금속 촉매층으로 하여 열처리 실시하여 채널영역(160)의 비정질실리콘을 폴리실리콘으로 결정화시킨다. 이때, 열처리시 우수한 품질의 결정립을 형성하기 위하여 400℃ ~ 600℃ 범위의 온도에서 열처리를 실시할 수 있으며, 결정화의 속도를 높이기 위하여 외부에서 전기장(electric field) 또는 자기장(magnetic field)을 인가할 수 있다.
또한, 본 발명의 실리콘결정화방법은 소스 및 드레인 전극(170)을 금속 촉매층으로 결정립이 형성되기 때문에 소스 전극에서 드레인 전극 사이의 전하이동방향에 평행한 결정립 즉, 결정립의 성장방향이 채널영역(160A)의 전하이동방향과 일치하게 형성할 수 있으며, 이로 인하여 캐리어 이동도가 향상시킬 수 있다.
상술한 공정과정을 통하여 채널영역(160A)과 쇼트키접합을 형성하는 소스 및 드레인 전극(170)을 갖는 쇼트키 장벽 박막 트랜지스터를 제작할 수 있다.
이와 같이, 본 발명은 금속실리사이드로 형성된 소스 및 드레인 전극(170)을 촉매로 하여 채널영역(160)의 비정질실리콘을 폴리실리콘으로 결정화시킴으로써, 공정과정을 단순화시킬 수 있으며, 이를 통하여 공정비용을 절감할 수 있는 효과가 있다. 또한, 소스 전극과 드레인 전극 사이의 전하이동방향에 평행한 결정립을 형성할 수 있으며, 이를 통하여 채널영역(160A)에서의 캐리어이동도를 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 소스 및 드레인 전극(170)을 금속합금을 이용하여 형성함으로써, 쇼트키 장벽의 레밸을 임의로 조절할 수 있으며, 비절정실리콘의 결정화를 촉진시킬 수 있는 효과가 있다.
또한, 본 발명은 전 공정을 600℃ 이하의 저온공정을 바탕으로 하는 쇼트키 장벽 박막 트랜지스터의 제조방법을 제공함으로써, 고유전률(High-K)물질 또는 금속과 같이, 공정온도에 민감한 다양한 물질들을 게이트절연막(120) 또는 게이트전극(130)에 적용할 수 있는 효과가 있다.
또한, 본 발명은 쇼트키 장벽 박막 트랜지스터를 활용한 차세대 디스플레이 장치, 3차원 고집적 반도체 소자 또는 SoC 소자등을 구현하는데 기여할 수 있는 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 쇼트키 장벽 박막 트랜지스터의 제조방법을 도시한 공정단면도.
***도면 주요 부분에 대한 부호 설명***
100 : 기판 110 : 비정질실리콘층
110A : 비정질실리콘 활성층
120 : 게이트절연막 130 : 게이트전극
140 : 스페이서 150 : 금속막
160 : 채널영역 170 : 소스 및 드레인 전극

Claims (15)

  1. 기판 상부에 비정질실리콘 활성층을 형성하는 단계;
    상기 비정질실리콘 활성층의 채널영역과 쇼트키접합(schottky junction)을 형성하도록 소스 및 드레인 전극을 금속실리사이드로 형성하는 단계; 및
    상기 소스 및 드레인 전극을 촉매로 하여 상기 채널영역의 비정질실리콘을 폴리실리콘으로 결정화시키는 단계
    를 포함하는 쇼트키 장벽 박막 트랜지스터 제조방법.
  2. 제1항에 있어서,
    상기 채널영역의 비정질실리콘활성층 상부에 게이트절연막 및 게이트전극이 적층된 게이트패턴을 형성하는 단계를 더 포함하는 쇼트키 장벽 박막 트랜지스터 제조방법.
  3. 제1항에 있어서,
    상기 비정질실리콘을 결정화하는 단계는 금속유도측면결정화방법(metal induced lateral crystallization, MILC)을 사용하여 실시하는 쇼트키 장벽 박막 트랜지스터 제조방법.
  4. 제1항에 있어서,
    상기 비정질실리콘을 결정화하는 단계에서 상기 소스 및 드레인 전극 사이의 전하이동방향에 평행한 결정립을 형성하는 쇼트키 장벽 박막 트랜지스터 제조방법.
  5. 제1항에 있어서,
    상기 비정질실리콘을 결정화하는 단계는 400℃ ~ 600℃ 범위의 온도에서 실시하는 쇼트키 장벽 박막 트랜지스터 제조방법.
  6. 제1항에 있어서,
    상기 비정질실리콘을 결정화시키는 단계는 결정화 속도를 향상시키기 위하여 전기장 또는 자기장을 인가하여 실시하는 쇼트키 장벽 박막 트랜지스터 제조방법.
  7. 제1항에 있어서,
    상기 소스 및 드레인 전극을 금속실리사이드로 형성하는 단계는,
    상기 비정질실리콘활성층 상에 희생막패턴을 형성하는 단계;
    상기 비정질실리콘활성층 전면에 금속막을 형성하는 단계;
    상기 금속막과 비정질실리콘활성층을 반응시켜 금속실리사이드를 형성하기 위한 열처리 단계; 및
    상기 열처리시 반응하지 않은 미반응 금속막을 제거하는 단계
    를 포함하는 쇼트키 장벽 박막 트랜지스터 제조방법.
  8. 제7항에 있어서,
    상기 금속막은 상기 채널영역의 결정화를 위한 촉매용 제1금속원소와 쇼트키장벽(schottky barrier)의 레밸(level)조절용 제2금속원소의 합금인 쇼트키 장벽 박막 트랜지스터 제조방법.
  9. 제7항에 있어서,
    상기 금속막은 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo), 티타늄(Ti), 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테늄(Lu)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들을 혼합하여 형성하는 쇼트키 장벽 박막 트랜지스터 제조방법.
  10. 제7항에 있어서,
    상기 열처리 단계는 400℃ ~ 600℃ 범위의 온도에서 실시하는 쇼트키 장벽 박막 트랜지스터 제조방법.
  11. 제1항에 있어서,
    상기 비정질실리콘활성층은 플라즈마화학기상증착법(PECVD), 저압화학기상증착법(LPVCD) 및 스퍼터링법(sputtering)으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 형성하는 쇼트키 장벽 박막 트랜지스터 제조방법.
  12. 제1항에 있어서,
    상기 비정질실리콘활성층은 200℃ ~ 600℃ 범위의 온도에서 형성하는 쇼트키 장벽 박막 트랜지스터 제조방법.
  13. 제1항에 있어서,
    상기 기판은 유리, 플라스틱, 실리콘기판으로 이루어진 그룹으로부터 선택된 어느 하나를 사용하는 쇼트키 장벽 박막 트랜지스터 제조방법.
  14. 제2항에 있어서,
    상기 게이트절연막은 실리콘산화막, 실리콘질화막, 질화산화막 HfO2, ZrO2, Ta2O5, Y2O3, HfSiON 및 HfAlON으로 이루어진 그룹으로부터 선택된 어느 하나로 형성하는 쇼트키 장벽 박막 트랜지스터 제조방법.
  15. 제2항에 있어서,
    상기 게이트전극은 폴리실리콘, 실리콘게르마늄, 금속, 도전성금속질화물 및 금속실리사이드로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성하는 쇼트키 장벽 박막 트랜지스터 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101088457B1 (ko) * 2009-04-07 2011-12-01 주식회사 테라세미콘 금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법 및 이를 이용한 반도체 소자의 제조방법
KR102275146B1 (ko) * 2019-05-20 2021-07-08 파워큐브세미 (주) 쇼트키 다이오드 및 그의 제조방법

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275805A (ja) * 1993-03-22 1994-09-30 Semiconductor Energy Lab Co Ltd 半導体回路およびその作製方法
US5589694A (en) 1993-03-22 1996-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a thin film transistor and thin film diode
KR20010112599A (ko) * 2000-06-12 2001-12-20 야마자끼 순페이 박막트랜지스터 및 반도체장치
JP2002050770A (ja) * 2000-06-15 2002-02-15 Se Bin サブゲート及びショットキーソース/ドレインを備えた薄膜トランジスタ並びにその製造方法
KR20020091815A (ko) * 2001-05-30 2002-12-06 마쯔시다덴기산교 가부시키가이샤 박막 트랜지스터 및 그 제조 방법
KR20040015417A (ko) * 2002-08-12 2004-02-19 한국전자통신연구원 두께가 얇은 soi층을 이용한 쇼트키 장벽 관통트랜지스터 및 그 제조방법
KR20040090063A (ko) * 2003-04-16 2004-10-22 한국전자통신연구원 쇼트키 장벽 트랜지스터 및 그 제조방법
KR20050033179A (ko) * 2003-10-06 2005-04-12 한국전자통신연구원 쇼트키 장벽 모스 전계 효과 트랜지스터 및 그 제조방법
KR20050065899A (ko) * 2003-12-26 2005-06-30 한국전자통신연구원 쇼트키 장벽 관통 트랜지스터 및 그 제조방법
KR20060062100A (ko) * 2004-12-03 2006-06-12 한국전자통신연구원 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법
KR20060070717A (ko) * 2004-12-21 2006-06-26 한국전자통신연구원 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터의양극 전도성을 이용한 소자

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275805A (ja) * 1993-03-22 1994-09-30 Semiconductor Energy Lab Co Ltd 半導体回路およびその作製方法
US5589694A (en) 1993-03-22 1996-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a thin film transistor and thin film diode
KR20010112599A (ko) * 2000-06-12 2001-12-20 야마자끼 순페이 박막트랜지스터 및 반도체장치
JP2002050770A (ja) * 2000-06-15 2002-02-15 Se Bin サブゲート及びショットキーソース/ドレインを備えた薄膜トランジスタ並びにその製造方法
KR20020091815A (ko) * 2001-05-30 2002-12-06 마쯔시다덴기산교 가부시키가이샤 박막 트랜지스터 및 그 제조 방법
KR20040015417A (ko) * 2002-08-12 2004-02-19 한국전자통신연구원 두께가 얇은 soi층을 이용한 쇼트키 장벽 관통트랜지스터 및 그 제조방법
KR20040090063A (ko) * 2003-04-16 2004-10-22 한국전자통신연구원 쇼트키 장벽 트랜지스터 및 그 제조방법
KR20050033179A (ko) * 2003-10-06 2005-04-12 한국전자통신연구원 쇼트키 장벽 모스 전계 효과 트랜지스터 및 그 제조방법
KR20050065899A (ko) * 2003-12-26 2005-06-30 한국전자통신연구원 쇼트키 장벽 관통 트랜지스터 및 그 제조방법
KR20060062100A (ko) * 2004-12-03 2006-06-12 한국전자통신연구원 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법
KR20060070717A (ko) * 2004-12-21 2006-06-26 한국전자통신연구원 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터의양극 전도성을 이용한 소자

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