KR101030983B1 - 비대칭 쇼트키 장벽을 이용한 ｔｆｅｔ 및 그 제조방법 - Google Patents
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Abstract
본 발명은 비대칭 TFET의 구조 및 그 제조방법에 관한 것으로, 보다 상세하게는 자기 정렬된(self-aligned) 공정 및 측벽 공정을 통하여 나노 스케일의 짧은 채널을 갖고 소스를 금속 실리사이드로 형성함으로써, 소스와 채널 사이에 형성되는 쇼트키 장벽(Schottky barrier)을 이용한 TFET 및 그 제조방법에 관한 것이다.
비대칭, 쇼트키 장벽, TFET
Description
본 발명은 비대칭 TFET(Tunneling Field Effect Transistor)의 구조 및 그 제조방법에 관한 것으로, 보다 상세하게는 자기 정렬된(self-aligned) 공정을 통하여 나노 스케일의 짧은 채널을 갖고 소스를 금속 실리사이드로 형성함으로써, 소스와 채널 사이에 형성되는 쇼트키 장벽(Schottky barrier)을 이용한 TFET 및 그 제조방법에 관한 것이다.
최근 MOSFET의 채널 길이가 나노 크기(nano-scale)로 작아지면서, 전력 소모(power dissipation)에 대한 관심이 크게 대두되고 있다.
그러나, 지금까지 공급 전압(supply voltage, Vdd)을 낮추는 것은 문턱 전압 이하에서의 누설 전류를 급격히 증가시키게 되는 어려움이 있어, 이상적인 경우의 Subthreshold Swing(SS)은 60 mV/dec로 제한되어 왔다.
따라서, 공급 전압을 줄이기 위한 새로운 트랜지스터 구조가 많이 연구되고 있는데, 그 대표적인 구조가 TFET(Tunneling Field Effect Transistor)이다.
도 1은 기본적인 n-channel TFET의 구조를 나타내며, 도 2는 ON 상태와 OFF 상태에서의 에너지 밴드도를 보여준다.
도 1에서 볼 수 있듯이, 종래 TFET 의 구조는 MOS-gated pin 다이오드 구조이다. OFF 상태에서는, 도 2와 같이, 소스(source)와 채널(channel) 사이에 장벽(barrier)이 너무 넓어서 소스 쪽의 전자들이 채널 쪽으로 주입(injection)되지 못하게 된다. 즉 OFF 상태에서는 전자가 터널링(tunneling) 하지 못하기 때문에 아주 작은 누설전류만 존재하게 된다. 한편, ON 상태로 게이트(gate)에 문턱전압 이상의 전압이 인가하게 되면, 소스와 채널 사이의 장벽이 전자가 충분히 터널링할 수 있을 정도로 좁아져서 전류가 흐르게 된다. 따라서 누설전류를 줄임으로써 전류의 ON/OFF ratio를 크게 할 수 있는 구조로 각광 받고 있다.
그러나, 종래 TFET의 구조는 높은 터널링 저항(tunneling resistance)으로 인해 구동 전류가 너무 낮아서 좋은 스위칭(switching) 특성을 얻지 못하는 문제점이 있다.
또한, 종래 TFET 의 구조는, 도 1과 같이, P형 기판(100) 상에 게이트 절연막(200)을 개재하며 형성된 게이트(320)를 사이에 두고 소스(140)는 p+ 도핑층으로, 드레인(120)은 n+ 도핑층으로 비대칭으로 형성해야 함에 따라 자기 정렬된 공정을 수행하기 어렵고, 소자의 크기를 줄이는데 한계가 있는 문제점이 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하고자 제안된 것으로, 터널링 저항을 낮추기 위해 소스를 금속 실리사이드로 형성하고, 채널 길이를 얼마든지 줄일 수 있는 측벽공정을 이용함으로써, 나노 크기를 갖는 비대칭 쇼트키 장벽을 이용한 TFET 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 비대칭 쇼트키 장벽을 이용한 TFET은 SOI 기판의 실리콘층에 소정의 채널영역을 사이에 두고 일정거리 이격되어 형성된 소스 및 드레인과; 상기 채널영역 및 드레인 상에 형성된 게이트 절연막과; 상기 채널영역 상에 상기 게이트 절연막을 사이에 두고 형성된 게이트와; 상기 게이트 상에 형성된 제 1 절연막 측벽을 포함하여 구성되되, 상기 SOI 기판의 실리콘층은 p형 단결정 실리콘이고, 상기 소스는 금속 실리사이드로 형성되고, 상기 드레인은 n+ 도핑층으로 형성된 것을 특징으로 한다.
또한, 본 발명에 의한 비대칭 쇼트키 장벽을 이용한 TFET의 제조방법은 SOI 기판의 실리콘층에 thinning 공정을 거친 다음, STI(Shallow Trench Isolation) 공정으로 액티브 영역을 정의한 후, 열 산화 공정으로 게이트 절연막을 형성하는 제 1 단계와; 상기 기판 전면에 게이트 물질과, 버퍼 산화막, 질화막을 순차적으로 형성한 후, 소스 영역을 정의 하기 위한 마스크를 형성하는 제 2 단계와; 상기 마스크로 상기 질화막 및 상기 버퍼 산화막을 순차적으로 식각하여 하드 마스크를 형성 한 후, 상기 마스크를 제거하고, 상기 기판 전면에 제 1 절연막을 증착하고, 증착한 두께만큼 비등방성으로 건식 식각하여 상기 하드 마스크의 양 측면에 제 1 절연막 측벽을 형성하는 제 3 단계와; 상기 하드 마스크 및 상기 제 1 절연막 측벽을 이용하여 상기 게이트 물질을 식각한 다음, 드러난 게이트 절연막 하측 실리콘층에 n+ 도핑층을 형성하여 드레인을 형성하는 제 4 단계와; 상기 기판 전면에 층간 절연막을 증착하고 상기 하드 마스크의 질화막 상부가 드러나도록 평탄화시키는 제 5 단계와; 상기 하드 마스크를 제거하여 게이트 물질이 드러나게 하고, 상기 제 1 절연막 측벽을 이용하여 드러난 상기 게이트 물질을 식각하여 게이트를 형성하는 제 6 단계와; 상기 게이트 물질의 식각으로 드러난 게이트 절연막을 제거한 다음, 실리사이드 공정을 수행하여 소스를 형성하는 제 7 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명은 소스를 금속 실리사이드로 형성하여, 소스와 채널 사이에 형성되는 쇼트키 장벽을 이용함으로써, 터널링 저항을 획기적으로 낮추어 구동전류를 높일 수 있게 되었고, 자기 정렬된 공정 및 측벽공정을 이용함으로써, 채널 길이를 나노 크기 이하로 얼마든지 줄일 수 있게 된 효과가 있다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
우선, 본 발명에 의한 비대칭 쇼트키 장벽을 이용한 TFET은, 도 10과 같이, SOI 기판의 실리콘층(10)에 소정의 채널영역을 사이에 두고 일정거리 이격되어 형성된 소스(14) 및 드레인(12)과; 상기 채널영역 및 드레인 상에 형성된 게이트 절연막(20)과; 상기 채널영역 상에 상기 게이트 절연막(20)을 사이에 두고 형성된 게이트(32)와; 상기 게이트 상에 형성된 제 1 절연막 측벽(50)을 포함하여 구성되되, 상기 SOI 기판의 실리콘층(10)은 p형 단결정 실리콘이고, 상기 소스(14)는 금속 실리사이드로 형성되고, 상기 드레인(12)은 n+ 도핑층으로 형성된 것을 특징으로 한다.
여기서, 상기 소스(14)의 일측 상부와 상기 게이트(32)의 일측 면에 제 2 절연막 측벽(24)이 더 형성되어, 금속 실리사이드 공정시 소스(14)와 게이트(32)가 단락(short)이 되는 것을 방지하는 것이 바람직하다.
그리고, 상기 SOI 기판의 실리콘층은, 도 3과 같이, STI(Shallow Trench Isolation; 11)로 액티브 영역(10)이 정의된 것으로 함이 바람직하다.
첨부된 도면에서 도면부호 10은 SOI 기판의 실리콘층(좁게는 액티브영역, 더 좁게는 채널영역)을 나타내는 것으로, 공정이 진행됨에 따라 모양(실리콘층->액티브영역->채널영역)은 달라지나, 동일한 물성임을 나타내기 위해 동일한 부호로 사용하였고, 13은 SOI 기판의 매몰 산화막을, 15는 SOI 기판의 하부 실리콘층을 각각 나타낸다.
상기와 같은 구성을 함으로써, 제 1 절연막 측벽(50)의 폭을 조절함으로써, 얼마든지 게이트 길이를 줄일 수 있고, 소스가 금속 실리사이드(예컨대, 백금 실리사이드 등)로 형성되어, 도 11의 에너지 밴드도에서 알 수 있는 바와 같이, 금속과 실리콘 접합으로 형성되는 쇼트키 장벽으로 OFF 상태에서는 전자가 터널링 하지 못하다가, ON 상태로 게이트에 문턱전압 이상의 전압이 인가하게 되면, 소스와 채널 사이의 장벽이 전자가 충분히 터널링할 수 있을 정도로 좁아지게 되어, 특히 종래보다 더욱 좁아지게 되어, 터널링 저항이 작아져 구동전류를 높일 수 있는 장점이 있다.
다음, 상기 본 발명에 의한 비대칭 쇼트키 장벽을 이용한 TFET를 제조하는 방법에 대하여, 첨부된 도면 3 내지 10을 참조하며 설명한다.
먼저, 도 3과 같이, SOI 기판의 실리콘층(10)에 선택적으로 두께를 얇게 하는 공지의 thinning 공정을 거친 다음, STI(Shallow Trench Isolation) 공정으로 액티브 영역(10)을 정의한 후, 열 산화 공정으로 게이트 절연막(20)을 형성한다( 제 1 단계).
이어, 도 4와 같이, 상기 기판 전면에 게이트 물질(30)과, 버퍼 산화막(22), 질화막(40)을 순차적으로 형성한 후, 감광막(PR) 등으로 소스 영역을 정의 하기 위한 마스크(41)를 형성한다(제 2 단계).
이때, 상기 게이트 물질(30)은 금속은 물론, 불순물 도핑된 실리콘계 물질(폴리실리콘 또는 비정질실리콘 등)일 수 있고, 후자의 경우에는 게이트 물질(30) 상부에 열 산화 공정으로 버퍼 산화막(22)을 형성하는 것이 바람직하며, 상기 질화막(40)은 공지의 LPCVD 방법으로 증착할 수 있다.
그리고, 상기 마스크(41)는, 도 4와 같이, 일측 끝단이 상기 STI 공정으로 형성된 필드영역(11)에 일부 걸치도록 하여, 다음 단계에서 대칭적으로 형성되는 제 1 절연막 측벽(50) 중 하나는 필드영역(11) 상에 형성되도록 하는 것이 바람직하다.
이후, 도 5와 같이, 상기 마스크(41)로 상기 질화막(40) 및 상기 버퍼 산화막(22)을 순차적으로 식각하여 하드 마스크(22, 42)를 형성한 후, 상기 마스크(41)를 제거하고, 상기 기판 전면에 제 1 절연막을 증착하고, 증착한 두께만큼 비등방성으로 건식 식각하여 상기 하드 마스크(22, 42)의 양 측면에 제 1 절연막 측벽(50)을 형성한다(제 3 단계).
여기서, 상기 제 1 절연막 측벽(50)은 상기 게이트 물질(30) 특히 실리콘계 물질을 식각할때 하드 마스크 역할을 할 수 있도록 하여야 하므로, 식각되는 실리콘계 물질과 식각률이 큰 TEOS 또는 SiO2가 바람직하다.
그리고, 상기 제 1 절연막 측벽(50)의 폭이 차후 게이트 길이를 결정하게 되므로, 상기 제 1 절연막의 증착 두께를 조절하여 적정한 측벽 폭을 갖도록 형성함이 바람직하다.
다음, 도 6과 같이, 상기 하드 마스크(22, 42) 및 상기 제 1 절연막 측벽(50)을 이용하여 상기 게이트 물질(30)을 식각한 다음, 드러난 게이트 절연막(20) 하측 실리콘층에 n+ 도핑층을 형성하여 드레인(12)을 형성한다(제 4 단계).
여기서, 상기 n+ 도핑층은 n형 불순물로 고농도로 이온 주입된 것을 말하는데, 상기 드레인(12)은 이에 국한되지 아니하고, p+ 도핑층으로 형성될 수도 있다.
이어, 도 7과 같이, 상기 기판 전면에 층간 절연막(60)을 증착하고 상기 하드 마스크의 질화막(42) 상부가 드러나도록 평탄화시킨다(제 5 단계).
이때, 평탄화 공정은 공지의 CMP 공정을 이용할 수 있는데, 이 경우 상기 하드 마스크의 질화막(42)은 식각 스토퍼(etch stopper)이 이용할 수 있다.
다음, 도 8과 같이, 상기 하드 마스크(22, 42)를 제거하여 게이트 물질이 드러나게 하고, 상기 제 1 절연막 측벽(50)을 마스크로 이용하여 드러난 상기 게이트 물질을 건식 식각으로 식각하여 게이트(32)를 형성하고(제 6 단계), 이어, 상기 게이트 물질의 식각으로 드러난 게이트 절연막(20)을 제거한 다음, 실리사이드 공정을 수행하여 소스(14)를 형성한다(제 7 단계).
여기서, 상기 제 7 단계의 실리사이드 공정은 드러난 게이트 절연막(20) 제거 전 또는 제거 후에 상기 기판 전면에 제 2 절연막을 증착하고 비등방성으로 건식 식각하여 상기 게이트(32)의 일 측면에 제 2 절연막 측벽(24)을 더 형성한 다음 진행하는 것이 바람직하다.
이는 소스 영역이 전면적으로 드러난 상태에서 실리사이드 공정을 수행할 때, 소스(14)와 게이트(32)가 단락되는 것을 방지하기 위함이나, 게이트 절연막(32) 형성 조건 등에 따라 선택적으로 결정될 수 있다.
이후, 도 9와 같이, 기판 전면에 제 2의 층간 절연막(70)을 증착하고 CMP 공정 등으로 평탄화시킨 다음, 도 10과 같이, 소스(14) 및 드레인(12)에 컨택홀을 형성하고 금속배선층(82, 84)을 각각 형성한다(게이트의 금속배선층은 도시되지 않았지만 마찬가지 방법으로 형성한다.).
기타, 공정은 CMOS 공정과 동일하므로, 더 이상의 설명은 생략한다.
도 1은 종래 비대칭 TFET의 구조를 보여주는 단면도이다.
도 2는 도 1의 ON 상태와 OFF 상태에서의 에너지 밴드도이다.
도 3 내지 도 10은 본 발명에 의한 제조 공정을 보여주는 공정 단면도이다.
도 11은 도 10의 ON 상태와 OFF 상태에서의 에너지 밴드도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 실리콘층 12: 드레인
14: 소스 20: 게이트 절연막
24: 제 2 절연막 측벽 32: 게이트
50: 제 1 절연막 측벽 60, 70: 층간 절연막
Claims (7)
- SOI 기판의 실리콘층에 소정의 채널영역을 사이에 두고 일정거리 이격되어 형성된 소스 및 드레인과;상기 채널영역 및 드레인 상에 형성된 게이트 절연막과;상기 채널영역 상에 상기 게이트 절연막을 사이에 두고 형성된 게이트와;상기 게이트 상에 형성된 제 1 절연막 측벽을 포함하여 구성되되,상기 SOI 기판의 실리콘층은 p형 단결정 실리콘이고,상기 소스는 금속 실리사이드로 형성되고,상기 드레인은 n+ 도핑층으로 형성된 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 TFET.
- 제 1 항에 있어서,상기 소스의 일측 상부와 상기 게이트의 일측 면에 제 2 절연막 측벽이 더 형성된 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 TFET.
- 제 1 항 또는 제 2 항에 있어서,상기 SOI 기판의 실리콘층은 STI(Shallow Trench Isolation)로 액티브 영역 이 정의된 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 TFET.
- 제 3 항의 비대칭 쇼트키 장벽을 이용한 TFET을 제조함에 있어,SOI 기판의 실리콘층에 thinning 공정을 거친 다음, STI(Shallow Trench Isolation) 공정으로 액티브 영역을 정의한 후, 열 산화 공정으로 게이트 절연막을 형성하는 제 1 단계와;상기 기판 전면에 게이트 물질과, 버퍼 산화막, 질화막을 순차적으로 형성한 후, 소스 영역을 정의 하기 위한 마스크를 형성하는 제 2 단계와;상기 마스크로 상기 질화막 및 상기 버퍼 산화막을 순차적으로 식각하여 하드 마스크를 형성한 후, 상기 마스크를 제거하고, 상기 기판 전면에 제 1 절연막을 증착하고, 증착한 두께만큼 비등방성으로 건식 식각하여 상기 하드 마스크의 양 측면에 제 1 절연막 측벽을 형성하는 제 3 단계와;상기 하드 마스크 및 상기 제 1 절연막 측벽을 이용하여 상기 게이트 물질을 식각한 다음, 드러난 게이트 절연막 하측 실리콘층에 n+ 도핑층을 형성하여 드레인을 형성하는 제 4 단계와;상기 기판 전면에 층간 절연막을 증착하고 상기 하드 마스크의 질화막 상부가 드러나도록 평탄화시키는 제 5 단계와;상기 하드 마스크를 제거하여 게이트 물질이 드러나게 하고, 상기 제 1 절연막 측벽을 이용하여 드러난 상기 게이트 물질을 식각하여 게이트를 형성하는 제 6 단계와;상기 게이트 물질의 식각으로 드러난 게이트 절연막을 제거한 다음, 실리사이드 공정을 수행하여 소스를 형성하는 제 7 단계를 포함하여 구성된 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 TFET의 제조방법.
- 제 4 항에 있어서,상기 제 7 단계의 실리사이드 공정은 상기 게이트 절연막 제거 전 또는 제거 후에 상기 기판 전면에 제 2 절연막을 증착하고 비등방성으로 건식 식각하여 상기 게이트의 일 측면에 제 2 절연막 측벽을 더 형성한 다음 진행하는 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 TFET의 제조방법.
- 제 5 항에 있어서,상기 제 2 단계에서 마스크는 감광막 마스크로 일측 끝단이 상기 STI 공정으로 형성된 필드영역에 일부 걸치도록 한 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 TFET의 제조방법.
- 제 6 항에 있어서,상기 제 1 절연막 및 상기 제 2 절연막은 TEOS 또는 SiO2인 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 TFET의 제조방법.
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| KR20040022605A (ko) * | 2002-09-09 | 2004-03-16 | 한국전자통신연구원 | 반도체 소자의 트랜지스터 제조 방법 |
| KR20050033179A (ko) * | 2003-10-06 | 2005-04-12 | 한국전자통신연구원 | 쇼트키 장벽 모스 전계 효과 트랜지스터 및 그 제조방법 |
| KR100586178B1 (ko) | 2003-12-26 | 2006-06-07 | 한국전자통신연구원 | 쇼트키 장벽 관통 트랜지스터 및 그 제조방법 |
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Patent Citations (3)
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