KR101147527B1 - 일함수 차이를 이용한 단전자 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 더욱 상세하게는 채널 영역과 일함수 차이가 나는 물질을 측벽 스페이서 게이트로 형성하여, 이러한 일함수 차이로 채널에 터널링 장벽이 형성되는 성질을 이용한 단전자 트랜지스터 및 그 제조방법에 관한 것이다.
Description
본 발명은 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 더욱 상세하게는 채널 영역과 일함수 차이가 나는 물질을 측벽 스페이서 게이트로 형성하여, 이러한 일함수 차이로 채널에 터널링 장벽이 형성되는 성질을 이용한 단전자 트랜지스터 및 그 제조방법에 관한 것이다.
단전자 트랜지스터(Single Electron Transistor: SET)는 기본적으로, 도 1과 같이, 소스, 드레인, 양자점(quantum dot) 그리고 게이트로 구성된다. 여기서, 양자점은 소스와 채널, 드레인과 채널의 접합 장벽(junction barrier)에 의해 고립되어 형성되고, 게이트는 인가되는 전압으로 양자점의 전위(potential)를 조정하게 된다.
따라서, 세 단자 즉 소스, 드레인, 그리고 게이트 사이에 인가되는 전압 조건에 따라 접합 장벽을 터널링하며 전류가 흐르게 된다. 그런데, 도 2와 같이, quantum blockade 현상으로 게이트 바이어스에 따라 전류가 변화하며 단전자 트랜지스터로 동작되기 위해서는 다음 2가지 조건을 만족하여야 한다.
그 하나가 양자점의 크기가 충분히 작아 양자점에서의 전 커패시턴스(total capacitance)가 e2/C(전자 1개가 양자점에 들어가는데 필요한 충전 에너지)>>kBT(온도 T에서의 열적 에너지)인 관계를 만족시킬 수 있어야 하고, 다른 하나는 터널링 장벽이 RT(터널링 저항: 터널링의 허용 정도를 나타내는 지표)>>h/e2의 관계를 만족하도록 하여야 한다.
도 2에서 알수 있는 바와 같이, 단전자 트랜지스터로 동작되면 two-level logic 보다 뛰어난 multi-level logic의 구현이 가능해서 집적도를 향상시키고, interconnect의 부담을 줄이는 것이 가능하다. 또한, 더 뚜렷한 특성을 얻기 위해서는 통상의 MOSFET과 달리 COX가 작아야, 즉 게이트 절연막의 두께가 두꺼워야 하기 때문에 MOSFET이 스켈링 다운되면서 봉착되는 누설전류 문제도 피할 수 있다. 나아가, 단전자 트랜지스터의 NDC(Negative Differential Transconductance) 특성을 이용한 다양한 응용이 가능하고, 한 개의 전자가 동작에 관여함으로써 초전력 회로의 구현이 가능한 장점 등이 있다.
그러나, 단전자 트랜지스터를 상온에서 동작시키기 위해서는 양자점을 충분히 작게 만들어야 하고, 상온에서 터널링 이외에 다른 열적 에너지에 기인한 전류를 막을 수 있도록 충분한 크기의 터널링 장벽을 가져야 한다.
상기와 같은 특성을 만족시키는 단전자 트랜지스터를 제작하고자 지금까지 다양한 방법들이 시도되어 왔다. 그 방법들은 주로 터널링 장벽을 어떻게 형성하는가에 따라 나누어 볼 수 있는데, 대표적인 몇가지를 살펴보면 하기와 같다.
우선, 컨트롤 게이트의 양 옆에 사이드 게이트를 추가하여 바이어스를 별도 가함으로써 전기적으로 터널링 장벽을 형성하는 방법이 시도되었다(한국 등록특허 제10-0800507호). 그런데, 이 방법은 터널링 장벽을 바이어스를 통해 직접 제어할 수 있다는 장점을 가지고 있지만, 양자점과 사이드 게이트 간에 커플링(coupling)이 증가하여 양자점의 커패시턴스를 증가시키는 문제점이 있고, 사이드 게이트에 바이어스를 가하기 위한 추가 접속 단자가 필요하게 되어 회로 응용적 측면에서 복잡성을 요구하게 되는 단점이 있다.
한편, 특정한 실리콘 패턴을 형성하고 산화공정을 진행하여 특정 패턴이 산화되면서 발생하는 스트레스(stress)를 이용하여 양자점과 터널링 장벽을 형성하는 방법이 제시되었다(한국 공개특허 제10-2006-0001986호). 그러나, 이러한 산화로 인한 조임 효과만으로 상온 동작을 시키기 어려운 문제점이 있었고, 이를 개선하고자 사이드 게이트를 추가한 방법이 제시 되었는데(한국 등록특허 제10-0944708호), 이 역시 전술한 바와 같이 사이드 게이트에 바이어스를 인가하기 위한 추가 접속 단자가 필요하게 되는 문제점이 있다.
따라서, 본 발명은 종래 터널링 장벽을 형성시키기 위하여 사이드 게이트를 형성시키고 여기에 바이어스를 인가하기 위해 추가 접속 단자가 필요함에 따른 회로의 복잡성을 근본적으로 제거하기 위하여, 채널 영역과 일함수 차이가 나는 물질을 측벽 스페이서 게이트로 형성함으로써, 이러한 일함수 차이로 채널에 터널링 장벽이 형성되는 점을 이용한 단전자 트랜지스터 및 그 제조방법을 제공하는 데 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 단전자 트랜지스터는 반도체 기판에 채널 영역을 사이에 두고 일정 거리 이격되어 형성된 소스 및 드레인 영역과; 상기 채널 영역 상에 제 1 게이트 절연막을 사이에 두고 형성된 컨트롤 게이트와; 상기 컨트롤 게이트와 전기적으로 격리되며 양측으로 각각 상기 채널 영역 상에 제 2 게이트 절연막을 사이에 두고 형성된 2개의 측벽 스페이서 게이트들을 포함하여 구성되되, 상기 각 측벽 스페이서 게이트는 상기 채널 영역과 일함수 차이가 나는 물질로 형성되고 상기 소스 영역과 함께 접지되어 동작하는 것을 특징으로 한다.
또는, 반도체 기판에 채널 영역을 사이에 두고 일정 거리 이격되어 형성된 소스 및 드레인 영역과; 상기 채널 영역 상에 제 1 게이트 절연막을 사이에 두고 형성된 컨트롤 게이트와; 상기 컨트롤 게이트와 전기적으로 격리되며 양측으로 각각 상기 채널 영역 상에 제 2 게이트 절연막을 사이에 두고 형성된 2개의 측벽 스페이서 게이트들을 포함하여 구성되되, 상기 각 측벽 스페이서 게이트는 상기 채널 영역과 일함수 차이가 나는 물질로 형성되고, 상기 채널 영역은 상기 각 측벽 스페이서 게이트 하부에서만 리세스 된 것을 특징으로 한다.
한편, 본 발명에 의한 단전자 트랜지스터의 제조방법은 소정의 반도체 기판에 액티브 영역을 정의하고 상기 액티브 영역 상부에 제 1 절연막을 형성하는 제 1 단계와; 상기 제 1 절연막 상부에 컨트롤 게이트 물질을 증착하고 식각하여 컨트롤 게이트를 패터닝하는 제 2 단계와; 상기 컨트롤 게이트에 열 산화공정을 통하여 분리절연막을 형성하는 제 3 단계와; 상기 기판 전면에 상기 반도체 기판과 일함수 차이가 나는 측벽 스페이서 게이트 물질을 증착하고 비등방성으로 식각하여 상기 컨트롤 게이트 양측으로 2개의 측벽 스페이서 게이트들을 형성하는 제 4 단계와; 상기 기판 전면에 불순물 이온주입공정을 수행하여 소스/드레인 영역을 형성하는 제 5 단계를 포함하여 구성되되, 상기 제 3 단계와 상기 제 4 단계 사이에 노출된 절연막을 수직으로 식각하는 공정 단계를 더 진행하여 상기 컨트롤 게이트 상단에 형성된 분리절연막 및 노출된 상기 제 1 절연막 일부를 제거하는 것을 특징으로 한다.
또는, 소정의 반도체 기판에 액티브 영역을 정의하고 상기 액티브 영역 상부에 제 1 절연막을 형성하는 제 1 단계와; 상기 제 1 절연막 상부에 컨트롤 게이트 물질을 증착하고 식각하여 컨트롤 게이트를 패터닝하는 제 2 단계와; 상기 컨트롤 게이트에 열 산화공정을 통하여 분리절연막을 형성하는 제 3 단계와; 상기 기판에 노출된 절연막을 수직으로 식각하여 상기 컨트롤 게이트 상단에 형성된 분리절연막 및 노출된 상기 제 1 절연막을 제거하는 제 4 단계와; 상기 기판 전면에 제 1 희생 절연물질을 증착하고 비등방성으로 식각하여 상기 컨트롤 게이트 양측으로 2개의 절연 측벽 스페이서들을 형성하는 제 5 단계와; 상기 기판 전면에 제 2 희생 절연물질을 증착하고 상기 2개의 절연 측벽 스페이서들이 노출되도록 평탄화 공정을 수행하는 제 6 단계와; 상기 2개의 절연 측벽 스페이서들을 제거하여 상기 반도체 기판이 드러나도록 하고, 열 산화공정을 통하여 상기 드러난 반도체 기판을 일정 깊이로 리세스 시키며 제 2 절연막을 형성시키는 제 7 단계와; 상기 제 2 절연막 상의 상기 2개의 절연 측벽 스페이서들이 제거된 공간에 상기 반도체 기판과 일함수 차이가 나는 측벽 스페이서 게이트 물질을 채워 상기 컨트롤 게이트 양측으로 2개의 측벽 스페이서 게이트들을 형성하는 제 8 단계와; 상기 제 2 희생 절연물질을 제거하고 상기 기판 전면에 불순물 이온주입공정을 수행하여 소스/드레인 영역을 형성하는 제 9 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명에 의한 단전자 트랜지스터는 채널 영역과 일함수 차이가 나는 물질을 측벽 스페이서 게이트로 형성함으로써, 채널 길이 방향으로 터널링 장벽이 자연스럽게 형성하게 되어 종래 바이어스 인가를 위해 추가 접속 단자가 필요함에 따른 회로의 복잡성을 근본적으로 제거한 효과가 있다.
그리고, 본 발명에 의한 단전자 트랜지스터의 제조방법은 통상의 MOSFET 제조 공정과 매우 유사하여 한 웨이퍼 상에 MOSFET과 함께 하이브리드 회로 구현이 가능한 효과가 있다.
도 1은 단전자 트랜지스터의 기본적인 구조도이다.
도 2는 단전자 트랜지스터의 전류-전압 특성도이다.
도 3은 본 발명에 의한 단전자 트랜지스터의 일함수 차이에 따라 터널링 장벽이 형성되는 모습을 보여주는 시뮬레이션 결과도이다.
도 4는 도 3의 결과를 대비하고자 종래 사이드 게이트에 바이어스를 인가하여 터널링 장벽이 형성되는 모습을 보여주는 시뮬레이션 결과도이다.
도 5는 본 발명에 의한 단전자 트랜지스터를 n형 컨트롤 게이트 및 p형 측벽 스페이서 게이트로 형성시 Vsg=0 V 상태에서 컨트롤 게이트의 바이어스에 따라 터널링 장벽이 형성되는 모습을 보여주는 시뮬레이션 결과도이다.
도 6은 도 5의 결과를 대비하고자 종래 사이드 게이트에 바이어스를 인가한 상태에서(Vsg= -1 V) 컨트롤 게이트의 바이어스에 따라 터널링 장벽이 형성되는 모습을 보여주는 시뮬레이션 결과도이다.
도 7은 본 발명에 의한 단전자 트랜지스터를 n형 실리콘 기판, p형 소스/드레인, p형 컨트롤 게이트 및 n형 측벽 스페이서 게이트로 형성시(SHT) Vsg=0 V 상태에서 컨트롤 게이트의 바이어스에 따라 터널링 장벽이 형성되는 모습을 보여주는 시뮬레이션 결과도이다.
도 8은 본 발명에 의한 단전자 트랜지스터의 전기적 특성을 파악하기 위해 사용된 시뮬레이션 구조 및 파라미터를 보여주는 단면도이다.
도 9 내지 도 12는 본 발명에 의한 단전자 트랜지스터의 제조방법에 관한 일 실시예를 보여주는 공정 단면도이다.
도 13 내지 도 18은 본 발명에 의한 단전자 트랜지스터의 제조방법에 관한 다른 실시예를 보여주는 공정 단면도이다.
도 2는 단전자 트랜지스터의 전류-전압 특성도이다.
도 3은 본 발명에 의한 단전자 트랜지스터의 일함수 차이에 따라 터널링 장벽이 형성되는 모습을 보여주는 시뮬레이션 결과도이다.
도 4는 도 3의 결과를 대비하고자 종래 사이드 게이트에 바이어스를 인가하여 터널링 장벽이 형성되는 모습을 보여주는 시뮬레이션 결과도이다.
도 5는 본 발명에 의한 단전자 트랜지스터를 n형 컨트롤 게이트 및 p형 측벽 스페이서 게이트로 형성시 Vsg=0 V 상태에서 컨트롤 게이트의 바이어스에 따라 터널링 장벽이 형성되는 모습을 보여주는 시뮬레이션 결과도이다.
도 6은 도 5의 결과를 대비하고자 종래 사이드 게이트에 바이어스를 인가한 상태에서(Vsg= -1 V) 컨트롤 게이트의 바이어스에 따라 터널링 장벽이 형성되는 모습을 보여주는 시뮬레이션 결과도이다.
도 7은 본 발명에 의한 단전자 트랜지스터를 n형 실리콘 기판, p형 소스/드레인, p형 컨트롤 게이트 및 n형 측벽 스페이서 게이트로 형성시(SHT) Vsg=0 V 상태에서 컨트롤 게이트의 바이어스에 따라 터널링 장벽이 형성되는 모습을 보여주는 시뮬레이션 결과도이다.
도 8은 본 발명에 의한 단전자 트랜지스터의 전기적 특성을 파악하기 위해 사용된 시뮬레이션 구조 및 파라미터를 보여주는 단면도이다.
도 9 내지 도 12는 본 발명에 의한 단전자 트랜지스터의 제조방법에 관한 일 실시예를 보여주는 공정 단면도이다.
도 13 내지 도 18은 본 발명에 의한 단전자 트랜지스터의 제조방법에 관한 다른 실시예를 보여주는 공정 단면도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예를 단전자 트랜지스터의 구조와 그 제조방법에 관한 실시예로 나누어 각각에 대하여 설명한다.
[단전자 트랜지스터의 구조에 관한 제 1 실시예]
이는, 도 12와 같이, 기본적으로 반도체 기판(10)에 채널 영역(26)을 사이에 두고 일정 거리 이격되어 형성된 소스 및 드레인 영역(22)(24)과; 상기 채널 영역(26) 상에 제 1 게이트 절연막(30a)을 사이에 두고 형성된 컨트롤 게이트(40)와; 상기 컨트롤 게이트(40)와 전기적으로 격리되며 양측으로 각각 상기 채널 영역(26) 상에 제 2 게이트 절연막(30b)을 사이에 두고 형성된 2개의 측벽 스페이서 게이트들(52, 54)을 포함하여 구성되되, 상기 각 측벽 스페이서 게이트(52)(54)는 상기 채널 영역(26)과 일함수 차이가 나는 물질로 형성된 것을 특징으로 한다.
즉, 본 실시예의 핵심 기술적 사상은 컨트롤 게이트(40) 양측에 2개의 측벽 스페이서 게이트들(52, 54)을 형성하되, 상기 각 측벽 스페이서 게이트(52)(54)는 채널 영역(26)과 일함수 차이가 나는 물질로 형성함으로써, 채널 길이 방향으로 상기 일함수 차이에 따른 터널링 장벽이 형성되는 점을 이용하는데 있다.
보다 구체적으로, 상기 반도체 기판(10)은 p형 실리콘 기판으로, 상기 소스 및 드레인 영역(22)(24)은 각각 n형 불순물 도핑층으로, 상기 컨트롤 게이트(40)는 n형으로 도핑된 실리콘계 물질(예컨대, 폴리 실리콘, 비정질 실리콘 등, 이하 동일)으로, 상기 각 측벽 스페이서 게이트(52)(54)는 채널 영역(26; 도핑되지 않은 p형 실리콘 기판 부분)과 일함수 차이가 나는 물질로 하여, 전자를 캐리어로 하는 SET(Single Electron Transistor)를 구현할 수 있다.
여기서, 상기 채널 영역(26; 도핑되지 않은 p형 실리콘 기판 부분)과 일함수 차이가 나는 물질은 금속, 금속실리사이드 및 p형으로 도핑된 실리콘계 물질 중에서 선택된 어느 하나일 수 있으나, 이에 반드시 제한되지는 아니한다. 즉, 상기 채널 영역(26; 도핑되지 않은 p형 실리콘 기판 부분)과 일함수 차이가 나는 물질은 어느 것이나 이용될 수 있다.
한편, 상기 각 구성의 타입을 바꾸어 즉, 상기 반도체 기판(10)은 n형 실리콘 기판으로, 상기 소스 및 드레인 영역(22)(24)은 각각 p형 불순물 도핑층으로, 상기 컨트롤 게이트(40)는 p형으로 도핑된 실리콘계 물질으로, 상기 각 측벽 스페이서 게이트(52)(54)는 채널 영역(26; 도핑되지 않은 n형 실리콘 기판 부분)과 일함수 차이가 나는 물질로 하여, 홀을 캐리어로 하는 SHT(Single Hole Transistor)를 구현할 수도 있다.
여기서도, 상기 채널 영역(26; 도핑되지 않은 n형 실리콘 기판 부분)과 일함수 차이가 나는 물질은 금속, 금속실리사이드 및 n형으로 도핑된 실리콘계 물질 중에서 선택된 어느 하나일 수 있으나, 이에 반드시 제한되지는 아니한다. 즉, 상기 채널 영역(26; 도핑되지 않은 n형 실리콘 기판 부분)과 일함수 차이가 나는 물질은 어느 것이나 이용될 수 있다.
상기 금속실리사이드는 TiSi2, IrSi3, Ni2Si 및 Pt2Si 중에서 선택된 어느 하나일 수 있다.
상기 각 금속실리사이드의 일함수 차이에 따라 터널링 장벽의 높이가 서로 다르게 형성될 수 있음이, 도 3을 통해 알 수 있다. 도 3은 도 8의 구조에서 시뮬레이션 파라미터로 Lcg=10nm, Lsg=20nm, tCOX=10nm, tSOX=5nm 한 다음, SILVACO tools를 이용하여 시뮬레이션한 결과이다. 도 3에서 W=4.53eV는 TiSi2, W=4.68eV는 IrSi3, W=4.96eV는 Ni2Si, W=5.17eV는 Pt2Si의 일함수를 각각 나타낸다.
도 3으로부터 측벽 스페이서 게이트(52, 54)에 아무런 바이어스를 가하지 않았음에도, 채널 영역(26)과 일함수 차이가 나는 물질로 측벽 스페이서 게이트(52, 54)를 형성하게 되면, 그 일함수 차이에 따라 터널링 장벽의 높이가 서로 다르게 형성될 수 있음을 알 수 있다. 이는 도 4와 같이 종래 사이드 게이트에 바이어스를 인가한 상태에서 컨트롤 게이트의 인가 전압에 따른 터널링 장벽 모습과 유사함을 알 수 있다.
특히, 본 실시예에 의한 단전자 트랜지스터의 터널링 장벽 높이는 컨트롤 게이트(40)와 이의 양측에 형성된 측벽 스페이서 게이트(52, 54)가 각각 n형 폴리 실리콘, p형 폴리 실리콘으로 형성되었을때, 가장 큰 일함수 차이가 생성되어, 도 5의 시뮬레이션 결과와 같은 터널링 장벽이 형성됨을 알 수 있었다.
도 5는 본 실시예에 의한 단전자 트랜지스터로 Vsg=0 V 상태에서 컨트롤 게이트(40)의 바이어스에 따라 터널링 장벽이 형성되는 모습을 보여주는데, 이에 의하면 컨트롤 게이트(40)의 바이어스를 1V 이상의 차이를 두고 인가할 수 있으므로, 상온 동작도 충분히 가능함을 알 수 있다.
그리고, 도 5의 결과는 종래 사이드 게이트에 바이어스를 인가한 상태에서(Vsg= -1 V) 컨트롤 게이트의 바이어스에 따라 터널링 장벽이 형성되는 모습을 보여주는 도 6과 거의 동일한 프로파일을 보여준다.
본 실시예에 의한 SET(Single Electron Transistor) 구성에서 각 구성의 타입을 바꾸게 되면, 전술한 바와 같이, 홀을 캐리어로 하는 SHT(Single Hole Transistor)도 구현할 수 있다.
이에 대한 시뮬레이션 결과도 도 7과 같다. 즉, 도 7은 본 실시예에 의한 단전자 트랜지스터를 n형 실리콘 기판, p형 소스/드레인, p형 컨트롤 게이트 및 n형 측벽 스페이서 게이트로 하여 SHT(Single Hole Transistor)로 형성시 Vsg=0 V 상태에서 컨트롤 게이트의 바이어스에 따라 터널링 장벽이 형성되는 모습을 얻은 것이다.
상기 실시예는, 도 12와 같이, 2개의 측벽 스페이서 게이트들(52, 54) 양측으로 절연막 측벽들(34a, 34b)을 더 형성하고, 상기 채널 영역(26)은 상기 각 절연막 측벽(34) 하부까지 연장되어 형성되도록 함이 바람직하다. 이렇게 함으로써, 상기 채널 영역(26) 양쪽에 상기 제 2 게이트 절연막(30b)을 사이에 두고 상기 각 측벽 스페이서 게이트(52)(54)와 완전하게 접하게 되어 보다 확실하게 터널링 장벽을 형성할 수 있게 된다.
그리고, 상기 제 1 게이트 절연막(30a)은, 도 12와 같이, 상기 제 2 게이트 절연막(30b) 보다 두껍게 형성하여, 양자점에서의 전 커패시턴스가 작게 하여 상온 동작이 가능하게 함은 물론, 채널 영역(26)과 측벽 스페이서 게이트(52, 54) 사이는 상대적으로 가깝게 하여 보다 용이하게 터널링 장벽이 형성될 수 있도록 함이 바람직하다.
기타, 상기 제 1 게이트 절연막(30a)과 상기 제 2 게이트 절연막(30b)은 동일한 산화막으로 형성될 수 있다.
[단전자 트랜지스터의 구조에 관한 제 2 실시예]
이는, 도 18과 같이, 상기 구조에 관한 제 1 실시예와 동일하나, 채널 영역(28)이 각 측벽 스페이서 게이트(56)(58) 하부에서 리세스(recess)되어 채널 양측에서 조이는 형상을 한 점에 차이점이 있다.
즉, 본 실시예에서는 각 측벽 스페이서 게이트(56)(58) 하부에 위치한 채널 영역(28)이 소정의 깊이로 하향 리세스되면서 트렌치(21, 23)가 형성되고, 제 2 게이트 절연막(33, 35)은 상기 트렌치(21, 23)를 채우며 상기 각 측벽 스페이서 게이트(56)(58) 하부에 위치하게 된다.
상기와 같이 구성하게 됨으로써, 상기 구조에 관한 제 1 실시예에 따른 효과에 부가하여, 채널 영역(28) 양측에 형성된 상기 트렌치(21, 23)에 의하여 조임 장벽(constriction barrier)을 더 형성하게 되고, 이는 알려진 바와 같이 양자 제한 효과(quantum confinement effect)로 밴드갭을 증가시키게 됨으로(한국 등록특허 제10-0800508호 및 제10-0944708호 참조), 채널 길이 방향으로 터널링 장벽이 보다 확실하게 형성하게 된다.
기타, 각 구성은 상기 구조에 관한 제 1 실시예와 동일하므로, 반복적인 설명은 생략한다.
[단전자 트랜지스터의 제조방법에 관한 제 1 실시예]
이는 상기 구조에 관한 제 1 실시예에 따른 단전자 트랜지스터를 제조하는 방법에 관한 것으로, 도 9 내지 도 12를 참조하며 설명한다.
우선, 도면으로 미첨부 되었으나, 소정의 반도체 기판에, 예컨대 도 9와 같이 SOI(Silion-On-Insulator) 기판의 매몰산화막(10) 상의 단결정 실리콘층(20)에, 액티브 영역을 정의하고, 상기 액티브 영역(20) 상부에 제 1 절연막(30)을 형성한 다음(제 1 단계), 상기 제 1 절연막(30) 상부에 컨트롤 게이트 물질을 증착하고 식각하여 컨트롤 게이트(40)를 패터닝한다(제 2 단계).
이어, 도 10과 같이, 상기 컨트롤 게이트(40)에 열 산화공정을 통하여 분리절연막(32)을 형성한다(제 3 단계). 이때, 상기 컨트롤 게이트(40) 하부에도 상기 분리절연막(32)으로 형성되는 산화막이 파고 들며 형성될 수 있다.
이후, 선택적으로 노출된 절연막(30, 32)을 수직으로 식각하는 공정을 진행하여 상기 컨트롤 게이트 상단에 형성된 분리절연막(32) 및 노출된 상기 제 1 절연막(30) 일부를 제거할 수 있다(도 11 참조).
다음, 도 11과 같이, 상기 기판 전면에 상기 반도체 기판(20)과 일함수 차이가 나는 측벽 스페이서 게이트 물질을 증착하고 비등방성으로 식각하여 상기 컨트롤 게이트 양측으로 2개의 측벽 스페이서 게이트들(52, 54)을 형성한다(제 4 단계). 이때, 상기 측벽 스페이서 게이트 물질은 상기 반도체 기판이 p형 SOI 기판일 경우 금속, 금속실리사이드 또는 p형으로 도핑된 실리콘계 물질로 사용하는 것이 바람직하고, 상기 반도체 기판이 n형 SOI 기판일 경우 금속, 금속실리사이드 또는 n형으로 도핑된 실리콘계 물질로 사용하는 것이 바람직하다.
이어, 선택적으로, 도 12와 같이, 상기 2개의 측벽 스페이서 게이트들(52, 54) 양측으로 각 절연막 측벽(34a)(34b)을 형성하는 공정을 진행할 수 있다. 이렇게 함으로써, 차후 소스/드레인 형성을 위한 이온주입공정을 하더라도 채널 영역(26)이 각 측벽 스페이서 게이트(52)(54) 하부까지 확장 형성하게 된다.
그리고, 상기 절연막 측벽(34a, 34b)은 특히, 측벽 스페이서 게이트들(52, 54)의 불순물 유형과 다른 불순물로 후속 소스/드레인 형성을 위한 이온주입공정을 실시할 때, 차폐막 역할을 하게 된다. 따라서, 상기 절연막 측벽(34a)(34b)은, 도 12와 같이, 상기 2개의 측벽 스페이서 게이트들(52, 54) 양측에 위치하되 측벽 스페이서 게이트들(52, 54)을 충분히 덮을 수 있도록 공정을 수행하는 것이 바람직하다.
다음, 도 12와 같이, 상기 구조 전면에 불순물 이온주입공정으로 소스/드레인 영역(22)(24)을 형성한다(제 5 단계). 이때, 상기 측벽 스페이서 게이트 물질로 p형 또는 n형 불순물이 도핑된 실리콘계 물질을 사용하였을 경우에는 이와 다른 타입의 불순물로 이온주입공정을 수행한다.
[단전자 트랜지스터의 제조방법에 관한 제 2 실시예]
이는 상기 구조에 관한 제 2 실시예에 따른 단전자 트랜지스터를 제조하는 방법에 관한 것으로, 도 9, 도 10, 도 13 내지 도 18을 참조하며 설명한다.
먼저, 도면으로 미첨부 되었으나, 소정의 반도체 기판에, 예컨대 도 9와 같이 SOI(Silion-On-Insulator) 기판의 매몰산화막(10) 상의 단결정 실리콘층(20)에, 액티브 영역을 정의하고, 상기 액티브 영역(20) 상부에 제 1 절연막(30)을 형성한 다음(제 1 단계), 상기 제 1 절연막(30) 상부에 컨트롤 게이트 물질을 증착하고 식각하여 컨트롤 게이트(40)를 패터닝한다(제 2 단계).
이어, 도 10과 같이, 상기 컨트롤 게이트(40)에 열 산화공정을 통하여 분리절연막(32)을 형성한다(제 3 단계). 이때, 상기 컨트롤 게이트(40) 하부에도 상기 분리절연막(32)으로 형성되는 산화막이 파고 들며 형성될 수 있다.
다음, 도 13과 같이, 상기 기판에 노출된 절연막(30, 32)을 수직으로 식각하여 상기 컨트롤 게이트(40) 상단에 형성된 분리절연막(32) 및 노출된 상기 제 1 절연막(30)을 완전히 제거한다(제 4 단계).
이후, 도 14와 같이, 상기 기판 전면에 제 1 희생 절연물질을 증착하고 비등방성으로 식각하여 상기 컨트롤 게이트 양측으로 분리절연막(32a)을 사이에 두고 2개의 절연 측벽 스페이서들(62, 64)을 형성한다(제 5 단계). 이때, 상기 제 1 희생 절연물질은 산화막일 수 있으나, 차후 CMP에 의한 평탄화 공정으로 에치 스토퍼(etch stopper)로 기능하기 위하여 질화막(nitride)으로 형성함이 바람직하다.
이어, 도 15와 같이, 상기 기판 전면에 산화막과 같은 제 2 희생 절연물질(70)을 증착하고 상기 2개의 절연 측벽 스페이서들(62, 64)이 노출되도록 평탄화 공정을 수행한다(제 6 단계). 이때, 상기 평탄화 공정은 공지의 CMP 공정에 의함이 바람직하고, CMP 공정에 의할 경우 질화막(nitride)으로 형성된 상기 2개의 절연 측벽 스페이서들(62, 64)은 에치 스토퍼(etch stopper)로 활용할 수 있다.
다음, 도 16과 같이, 상기 2개의 절연 측벽 스페이서들(62, 64)을 제거하여 각 공간(82)(84)에 상기 반도체 기판(20)이 드러나도록 하고, 열 산화공정을 통하여 상기 드러난 반도체 기판(20)을 일정 깊이로 리세스 시키며 제 2 절연막(33, 35)을 형성시킨다(제 7 단계). 이때, 상기 제 2 절연막(33, 35)은 열 산화공정시 상기 각 공간(82)(84)으로 드러난 반도체 기판(20)을 잠식하며 산화막이 형성하게 되어, 반도체 기판(20)은 일정 깊이로 하향 리세스되며 소정의 트렌치(21, 23) 형상이 생기게 된다. 물론, 상기 열 산화공정시 컨트롤 게이트(40)도 노출된 부분으로부터 약간 잠식될 수 있다(42). 본 단계를 통하여 차후 채널 영역(28)이 될 부분의 양측에 조임 장벽(constriction barrier)을 용이하게 형성할 수 있게 된다.
이어, 도 17과 같이, 상기 제 2 절연막(33, 35) 상의 상기 2개의 절연 측벽 스페이서들이 제거된 공간(82, 84)에 상기 반도체 기판(20)과 일함수 차이가 나는 측벽 스페이서 게이트 물질을 채워 상기 컨트롤 게이트(42) 양측으로 2개의 측벽 스페이서 게이트들(55, 57)을 형성한다(제 8 단계). 이때, 상기 측벽 스페이서 게이트 물질은 상기 반도체 기판(20)이 p형 SOI 기판일 경우 금속, 금속실리사이드 또는 p형으로 도핑된 실리콘계 물질로 사용하는 것이 바람직하고, 상기 반도체 기판(20)이 n형 SOI 기판일 경우 금속, 금속실리사이드 또는 n형으로 도핑된 실리콘계 물질로 사용하는 것이 바람직하다.
이후, 도 18과 같이, 상기 제 2 희생 절연물질(70)을 제거하고, 상기 구조 전면에 상기 측벽 스페이서 게이트 물질과 다른 타입의 불순물로 이온주입공정을 수행하여 소스/드레인 영역(22, 24)을 형성한다(제 9 단계). 이때, 상기 반도체 기판(20) 중 도핑되지 않은 부분이 채널 영역(28)이 되므로, 상기 불순물 이온주입공정을 진행하기 전에 상기 제 2 희생 절연물질(70)을 제거하고 상기 2개의 측벽 스페이서 게이트들(55, 57) 양측으로 절연막 측벽(36a, 36b)을 형성하는 공정 단계를 더 진행하는 것이 바람직하다. 이에 대한 이유는 앞선 실시예에서 설명한 바와 같다.
10: 매몰산화막 20: 반도체 기판(SOI 기판의 단결정 실리콘층)
21, 23: 리세스된 트렌치 22: 소스 영역
26, 28: 채널 영역 24: 드레인 영역
30a: 제 1 게이트 절연막
30b, 33, 35: 제 2 게이트 절연막
34a, 34b, 36a, 36b: 절연막 측벽
40, 42: 컨트롤 게이트
52, 54, 56, 58: 측벽 스페이서 게이트
62, 64: 절연 측벽 스페이서
70: 제 2 희생 절연물질
21, 23: 리세스된 트렌치 22: 소스 영역
26, 28: 채널 영역 24: 드레인 영역
30a: 제 1 게이트 절연막
30b, 33, 35: 제 2 게이트 절연막
34a, 34b, 36a, 36b: 절연막 측벽
40, 42: 컨트롤 게이트
52, 54, 56, 58: 측벽 스페이서 게이트
62, 64: 절연 측벽 스페이서
70: 제 2 희생 절연물질
Claims (24)
- 반도체 기판에 채널 영역을 사이에 두고 일정 거리 이격되어 형성된 소스 및 드레인 영역과;
상기 채널 영역 상에 제 1 게이트 절연막을 사이에 두고 형성된 컨트롤 게이트와;
상기 컨트롤 게이트와 전기적으로 격리되며 양측으로 각각 상기 채널 영역 상에 제 2 게이트 절연막을 사이에 두고 형성된 2개의 측벽 스페이서 게이트들을 포함하여 구성되되,
상기 각 측벽 스페이서 게이트는 상기 채널 영역과 일함수 차이가 나는 물질로 형성되고 상기 소스 영역과 함께 접지되어 동작하는 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터.
- 제 1 항에 있어서,
상기 반도체 기판은 p형 실리콘 기판이고,
상기 소스 및 드레인 영역은 각각 n형 불순물 도핑층이고,
상기 컨트롤 게이트는 n형으로 도핑된 실리콘계 물질이고,
상기 각 측벽 스페이서 게이트는 금속, 금속실리사이드 및 p형으로 도핑된 실리콘계 물질 중에서 선택된 어느 하나로 형성된 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터.
- 제 1 항에 있어서,
상기 반도체 기판은 n형 실리콘 기판이고,
상기 소스 및 드레인 영역은 각각 p형 불순물 도핑층이고,
상기 컨트롤 게이트는 p형으로 도핑된 실리콘계 물질이고,
상기 각 측벽 스페이서 게이트는 금속, 금속실리사이드 및 n형으로 도핑된 실리콘계 물질 중에서 선택된 어느 하나로 형성된 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터.
- 제 2 항 또는 제 3 항에 있어서,
상기 금속실리사이드는 TiSi2, IrSi3, Ni2Si 및 Pt2Si 중에서 선택된 어느 하나인 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 2개의 측벽 스페이서 게이트들 양측으로 절연막 측벽들이 더 형성되고,
상기 채널 영역은 상기 각 절연막 측벽 하부까지 연장되어 형성된 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터.
- 제 5 항에 있어서,
상기 제 1 게이트 절연막은 상기 제 2 게이트 절연막 보다 두껍게 형성된 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터.
- 제 6 항에 있어서,
상기 제 1 게이트 절연막과 상기 제 2 게이트 절연막은 동일한 산화막으로 형성된 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터.
- 반도체 기판에 채널 영역을 사이에 두고 일정 거리 이격되어 형성된 소스 및 드레인 영역과;
상기 채널 영역 상에 제 1 게이트 절연막을 사이에 두고 형성된 컨트롤 게이트와;
상기 컨트롤 게이트와 전기적으로 격리되며 양측으로 각각 상기 채널 영역 상에 제 2 게이트 절연막을 사이에 두고 형성된 2개의 측벽 스페이서 게이트들을 포함하여 구성되되,
상기 각 측벽 스페이서 게이트는 상기 채널 영역과 일함수 차이가 나는 물질로 형성되고,
상기 채널 영역은 상기 각 측벽 스페이서 게이트 하부에서만 리세스 된 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터.
- 제 8 항에 있어서,
상기 반도체 기판은 p형 실리콘 기판이고,
상기 소스 및 드레인 영역은 각각 n형 불순물 도핑층이고,
상기 컨트롤 게이트는 n형으로 도핑된 실리콘계 물질이고,
상기 각 측벽 스페이서 게이트는 금속, 금속실리사이드 및 p형으로 도핑된 실리콘계 물질 중에서 선택된 어느 하나로 형성된 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터.
- 제 8 항에 있어서,
상기 반도체 기판은 n형 실리콘 기판이고,
상기 소스 및 드레인 영역은 각각 p형 불순물 도핑층이고,
상기 컨트롤 게이트는 p형으로 도핑된 실리콘계 물질이고,
상기 각 측벽 스페이서 게이트는 금속, 금속실리사이드 및 n형으로 도핑된 실리콘계 물질 중에서 선택된 어느 하나로 형성된 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터.
- 제 9 항 또는 제 10 항에 있어서,
상기 금속실리사이드는 TiSi2, IrSi3, Ni2Si 및 Pt2Si 중에서 선택된 어느 하나인 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터.
- 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 2개의 측벽 스페이서 게이트들 양측으로 절연막 측벽들이 더 형성된 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터.
- 제 12 항에 있어서,
상기 제 1 게이트 절연막은 상기 제 2 게이트 절연막 보다 두껍게 형성된 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터.
- 제 13 항에 있어서,
상기 제 1 게이트 절연막과 상기 제 2 게이트 절연막은 동일한 산화막으로 형성된 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터.
- 삭제
- 소정의 반도체 기판에 액티브 영역을 정의하고 상기 액티브 영역 상부에 제 1 절연막을 형성하는 제 1 단계와;
상기 제 1 절연막 상부에 컨트롤 게이트 물질을 증착하고 식각하여 컨트롤 게이트를 패터닝하는 제 2 단계와;
상기 컨트롤 게이트에 열 산화공정을 통하여 분리절연막을 형성하는 제 3 단계와;
상기 기판 전면에 상기 반도체 기판과 일함수 차이가 나는 측벽 스페이서 게이트 물질을 증착하고 비등방성으로 식각하여 상기 컨트롤 게이트 양측으로 2개의 측벽 스페이서 게이트들을 형성하는 제 4 단계와;
상기 기판 전면에 불순물 이온주입공정을 수행하여 소스/드레인 영역을 형성하는 제 5 단계를 포함하여 구성되되,
상기 제 3 단계와 상기 제 4 단계 사이에 노출된 절연막을 수직으로 식각하는 공정 단계를 더 진행하여 상기 컨트롤 게이트 상단에 형성된 분리절연막 및 노출된 상기 제 1 절연막 일부를 제거하는 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터의 제조방법.
- 제 16 항에 있어서,
상기 제 4 단계와 상기 제 5 단계 사이에 절연막 측벽을 형성하는 공정 단계를 더 진행하여 상기 2개의 측벽 스페이서 게이트들 양측으로 각각 절연막 측벽을 형성하는 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터의 제조방법.
- 제 17 항에 있어서,
상기 반도체 기판은 p형 SOI(Silion-On-Insulator) 기판이고,
상기 컨트롤 게이트 물질은 n형으로 도핑된 실리콘계 물질이고,
상기 각 측벽 스페이서 게이트 물질은 금속, 금속실리사이드 및 p형으로 도핑된 실리콘계 물질 중에서 선택된 어느 하나이고,
상기 제 5 단계의 상기 이온주입공정은 n형 불순물로 행하는 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터의 제조방법.
- 제 17 항에 있어서,
상기 반도체 기판은 n형 SOI(Silion-On-Insulator) 기판이고,
상기 컨트롤 게이트 물질은 p형으로 도핑된 실리콘계 물질이고,
상기 각 측벽 스페이서 게이트 물질은 금속, 금속실리사이드 및 n형으로 도핑된 실리콘계 물질 중에서 선택된 어느 하나이고,
상기 제 5 단계의 상기 이온주입공정은 p형 불순물로 행하는 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터의 제조방법.
- 소정의 반도체 기판에 액티브 영역을 정의하고 상기 액티브 영역 상부에 제 1 절연막을 형성하는 제 1 단계와;
상기 제 1 절연막 상부에 컨트롤 게이트 물질을 증착하고 식각하여 컨트롤 게이트를 패터닝하는 제 2 단계와;
상기 컨트롤 게이트에 열 산화공정을 통하여 분리절연막을 형성하는 제 3 단계와;
상기 기판에 노출된 절연막을 수직으로 식각하여 상기 컨트롤 게이트 상단에 형성된 분리절연막 및 노출된 상기 제 1 절연막을 제거하는 제 4 단계와;
상기 기판 전면에 제 1 희생 절연물질을 증착하고 비등방성으로 식각하여 상기 컨트롤 게이트 양측으로 2개의 절연 측벽 스페이서들을 형성하는 제 5 단계와;
상기 기판 전면에 제 2 희생 절연물질을 증착하고 상기 2개의 절연 측벽 스페이서들이 노출되도록 평탄화 공정을 수행하는 제 6 단계와;
상기 2개의 절연 측벽 스페이서들을 제거하여 상기 반도체 기판이 드러나도록 하고, 열 산화공정을 통하여 상기 드러난 반도체 기판을 일정 깊이로 리세스 시키며 제 2 절연막을 형성시키는 제 7 단계와;
상기 제 2 절연막 상의 상기 2개의 절연 측벽 스페이서들이 제거된 공간에 상기 반도체 기판과 일함수 차이가 나는 측벽 스페이서 게이트 물질을 채워 상기 컨트롤 게이트 양측으로 2개의 측벽 스페이서 게이트들을 형성하는 제 8 단계와;
상기 제 2 희생 절연물질을 제거하고 상기 기판 전면에 불순물 이온주입공정을 수행하여 소스/드레인 영역을 형성하는 제 9 단계를 포함하여 구성된 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터의 제조방법.
- 제 20 항에 있어서,
상기 제 9 단계의 상기 불순물 이온주입공정을 진행하기 전에 상기 제 2 희생 절연물질을 제거하고 상기 2개의 측벽 스페이서 게이트들 양측으로 절연막 측벽을 형성하는 공정 단계를 더 진행하는 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터의 제조방법.
- 제 21 항에 있어서,
상기 제 1 절연막, 상기 제 2 절연막 및 상기 제 2 희생 절연물질은 산화막으로 동일하고,
상기 제 1 희생 절연물질은 질화막이고,
상기 제 6 단계의 상기 평탄화 공정은 상기 2개의 절연 측벽 스페이서들을 에치 스토퍼(etch stopper)로 이용한 CMP 공정에 의한 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터의 제조방법.
- 제 20 항 내지 제 22 항 중 어느 한 항에 있어서,
상기 반도체 기판은 p형 SOI(Silion-On-Insulator) 기판이고,
상기 컨트롤 게이트 물질은 n형으로 도핑된 실리콘계 물질이고,
상기 각 측벽 스페이서 게이트 물질은 금속, 금속실리사이드 및 p형으로 도핑된 실리콘계 물질 중에서 선택된 어느 하나이고,
상기 제 9 단계의 상기 이온주입공정은 n형 불순물로 행하는 것을 특징으로 하는 일함수 차이를 이용한 단전자 트랜지스터의 제조방법.
- 제 20 항 내지 제 22 항 중 어느 한 항에 있어서,
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