TW201733113A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201733113A
TW201733113A TW105143691A TW105143691A TW201733113A TW 201733113 A TW201733113 A TW 201733113A TW 105143691 A TW105143691 A TW 105143691A TW 105143691 A TW105143691 A TW 105143691A TW 201733113 A TW201733113 A TW 201733113A
Authority
TW
Taiwan
Prior art keywords
sidewall spacer
insulating layer
gate pattern
sidewall
contact
Prior art date
Application number
TW105143691A
Other languages
English (en)
Inventor
林俊銘
陳華豐
潘國華
謝旻諺
巫嘉豪
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201733113A publication Critical patent/TW201733113A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本揭露內容提供一種半導體裝置和其製造方法。半導體裝置包含電晶體的第一閘極電極、第一側壁間隔件、第一絕緣層及第二側壁間隔件。第一側壁間隔件沿閘極圖案的側壁配置。第一絕緣層接觸第一側壁間隔件並具有平坦化的頂面。第二側壁間隔件形成於第一絕緣層的平坦化頂面。第二側壁間隔件可形成於第一間隔件上方。第二側壁間隔件的寬度等於或大於第一側壁間隔件的寬度。

Description

半導體裝置
本揭露內容實施例係有關一種半導體裝置與其製造方法。
在半導體結構和製造半導體的製程中已有許多的發展，這些發展有助於縮小半導體的體積並增加積體電路的效能。當閘極長度持續縮小，在鄰近的元件間減少寄生效應和避免短路變得相當困難。更明確地說，當電晶體和其連接的源極/汲極接觸的距離因為單位晶胞縮小而變得更小時，可能會造成閘極和接觸之間的短路。
根據本揭露內容之多個實施方式，係提供一種半導體裝置，半導體裝置包含電晶體的第一導電圖閘極圖案、沿著閘極圖案側壁的第一側壁間隔件、和第一側壁間隔件接觸並具有平坦化頂面的第一絕緣層、以及形成於第一絕緣層的平坦化頂面上的第二側壁間隔件。第二側壁間隔件可形成於第一側壁間隔件的上方。第二側壁間隔件的寬度等於或大於第一側壁間隔件的寬度。
為使本揭露內容之上述及其他目的、特徵和優點更明顯易懂，下文特舉出較佳實施例，並配合所附圖示詳細說明如 下。
200‧‧‧半導體裝置
201‧‧‧第一鰭式場效電晶體
202‧‧‧基板
203‧‧‧第二鰭式場效電晶體
204‧‧‧閘極電極
205‧‧‧鰭板區域
206‧‧‧第一組合間隔件
208‧‧‧S/D區域
210‧‧‧第一絕緣層
212‧‧‧第二閘極電極
214‧‧‧第二組側壁間隔件
216‧‧‧第二絕緣層
218‧‧‧接觸
300‧‧‧半導體裝置
302‧‧‧基板
304‧‧‧第一閘極圖案
306‧‧‧側壁間隔件、第一側壁間隔件
308‧‧‧S/D區域、主動區域
310‧‧‧第一絕緣層
311‧‧‧平坦化表面
312‧‧‧第二閘極圖案
314‧‧‧第二側壁間隔件
316‧‧‧第二絕緣層
318‧‧‧接觸材料
400‧‧‧方法
402、404、406、408、410、412、414、416、418、420、422‧‧‧操作
500‧‧‧方法
502、504、506、508、510‧‧‧操作
w1‧‧‧寬度
由下文之詳細說明並同時參照附圖能夠最適當地理解本揭示內容之態樣。應注意，依據工業中之標凖實務，多個特徵並未按比例繪製。實際上，多個特徵之尺寸可任意增大或縮小，以便使論述明晰。
第1圖為例示性的半導體裝置的剖面示意圖。
第2A圖為根據一實施方式之例示性的半導體裝置的剖面示意圖，此半導體裝置包含擴大的側壁間隔件。
第2B圖為根據一實施方式之例示性的鰭式場效電晶體裝置的剖面示意圖，此鰭式場效電晶體裝置包含擴大的側壁間隔件。
第3A-3F圖為根據一實施方式之例示性的半導體裝置製造流程，此半導體裝置包含擴大的側壁間隔件。
第4A-4B圖為根據一實施方式之例示性的方法流程圖。
第5圖為根據一實施方式之例示性的方法流程圖。
對於該領域中具有通常知識者，以上簡述的圖式揭露的各種特徵，搭配下面的描述來閱讀會更容易理解。對於在兩個以上的圖式中出現的特徵，在此使用相同的辨識符號使敘述更加清楚。
以下揭示內容提供眾多不同的實施例或實例以用於實施本揭露內容之不同特徵。下文中描述組件及排列之特定實例以簡化本揭示內容。此等組件及排列當然僅為例示實施例，且不 意欲進行限制。例如，在下文之描述中，第一特徵形成在第二特徵上方或之上可包含其中第一特徵與第二特徵以直接接觸方式形成的實施例，且亦可包含其中在第一特徵與第二特徵之間形成額外特徵而使得第一特徵與第二特徵必非直接接觸之實施例。此外，本揭示內容在多個實例中使用重複的元件符號及/或字母。此重複是為了簡化及清楚之目的，而非意指所論述的各個實施例及/或構造之間的關係。
此外，在此使用諸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等空間相對用語用於簡化描述，以描述如附圖中所圖示的一個元件或特徵結構與其他元件或特徵結構的關係。該空間相對用語意欲涵蓋使用或操作中之元件在除了附圖描述的方向以外的不同方向。此裝置亦可被轉向(90°旋轉或其他方位)，且本文使用的空間相對用語可據此作類似的解釋。
此處使用的縮寫「FET」指場效電晶體。一種很常見的電晶體類型是金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor,MOSFET)。在歷史上，金屬氧化物半導體場效電晶體是建構於基板平面上或基板平面中的平面結構，基板可例如為半導體晶圓。但半導體製造上的最新進展已經導致使用垂直結構。
術語「鰭式場效電晶體(finFET)」指電晶體形成於鰭板上，鰭板相對於晶圓的平面為垂直方向。
用語「源極/汲極(S/D)」指源極/汲極接面形成電晶體四個端子中的其中兩個端子。
詞語「磊晶層(epitaxial layer)」在此指單晶材料的層或結構。同樣地，詞語「磊晶生長(epitaxially grown)」在此指生長單晶材料的層或結構。
詞語「high-k」是指高介電常數。在半導體裝置結構和製造流程的領域中，高介電常數指的是大於SiO2的介電常數的介電常數(也就是大於3.9)。
詞語「low-k」是指低介電常數。在半導體裝置結構和製造流程的領域中，低介電常數指的是小於SiO2的介電常數的介電常數(也就是低於3.9)。
術語「接觸」是指為了從不同水平的導線電性連接導體的結構。在此領域中這些術語有時候被用於形容絕緣體中的開口，而這開口是尚未完成的結構，而且也用於形容完成後的結構本身。因為如此所以本揭露內容的「接觸」是指完成後的結構，且「接觸孔(contact hole)」是指在一或多個絕緣層中的開口，結構(即「接觸」)將會形成於開口中。
術語「標稱(nominal)」此處是指用於元件或訊號的所欲的目標、特性數值或參數，在產品的設計階段時已設定好，連同設定所欲之數值的上下限範圍。數值的範圍一般是因為製程中的輕微變動或公差(tolerances)。舉例來說但不意欲限制，電阻可被指定為具有10KΩ的標稱值，這可被理解為代表說10KΩ加上或減去指定數值的某些百分比(例如+/- 5%)。
用語「垂直(vertical)」此處用於表示名義上垂直於基板的表面。
根據本揭露內容的各種實施方式，提供一種電晶體，電晶體的閘極電極和源極/汲極的接觸之間的距離較寬。根據一實施方式，藉由閘極電極上的側壁間隔件上方所形成的第二組側壁間隔件，造成較寬的距離。藉由增加電晶體的閘極電極和源極/汲極接觸之間的距離，可降低電性短路或具傷害性的寄生效應的風險。
第1圖是半導體裝置100的剖面示意圖，半導體裝置100包含閘極電極104，閘極電極104圖案化於基板102上方。需要注意的是閘極電極104將會配置於介電材料上，此介電材料(例如氧化物)配置於閘極電極104和基板102之間，但在此為了減少圖式的複雜度而未顯示此層。半導體裝置100更包含硬遮罩106，硬遮罩106圖案化於閘極電極104上，以及沿著閘極電極104及硬遮罩106的側壁配置的側壁間隔件108。
側壁間隔件108可用於分隔閘極電極104及突起的源極/汲極(S/D)區域116。可磊晶生長突起的S/D區域116。場氧化(field oxide)區域(未顯示)可存在於半導體裝置100左端和右端的基板102內以便使半導體裝置100與任一相鄰的裝置電性絕緣。側壁間隔件108可用於傳統的方式，在蝕刻出接觸孔的期間保護閘極電極104，蝕刻出接觸孔時會穿過一或多個絕緣層110及112。在蝕刻之後，使用接觸材料114填充接觸孔以形成下達突起區域116的導電通道。
如第1圖中標示為d1的雙端箭頭，閘極電極104和接觸材料114之間的距離可小至約3nm。當蝕刻接觸孔時並未對準而且接觸材料114最終和側壁間隔件接觸，或和側壁間隔件僅有幾奈 米的距離，這麼短的距離會造成問題。寄生效應可能引起金屬閘極104和接觸材料114之間的串擾(crosstalk)或在極端情況下導致短路。為了繼續減小半導體裝置的尺寸，必須解決閘極電極和接觸之間減小的間距。
第2A圖為根據本揭露內容一實施方式的半導體裝置200的剖面示意圖，此半導體裝置200能解決上述間距的問題。半導體裝置200可為平面金屬氧化物半導體場效電晶體(MOSFET)或鰭式場效電晶體(finFET)。半導體裝置200包含閘極電極204，此閘極電極204圖案化於基板202上方。如同結合第1圖所述，閘極電極204將具有介電材料(例如氧化物)位於閘極電極204和基板202之間，但在此並未顯示此層是為了減少繪示的複雜性。
基板202可為矽基板。可替代地，基板202可包含：另一基礎半導體，例如鍺；化合物半導體包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體包含鍺化矽(SiGe)、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)、及/或砷磷化銦鎵(GaInAsP)；或其組合。在一實施方式中，基板202為絕緣體上覆半導體(semiconductor on insulator,SOI)。閘極電極202可表示為一或多個圖案化的導體層，作為半導體裝置200的閘極電極。舉例來說，閘極電極204可為多晶矽、或可包含p型或n型功函數金屬。閘極金屬204可包含p型功函數金屬，例示性的p型功函數金屬包含氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、二矽化鋯(ZrSi2)、二矽化鉬(MoSi2)、二矽化鉭 (TaSi2)、二矽化鎳(NiSi2)、其他適當的p型功函數金屬、或其組合。閘極金屬204可包含n型功函數金屬，例示性的n型功函數金屬包含鈦(Ti)、銀(Ag)、鋁化鉭(TaAl)、碳鋁化鉭(TaAlC)、氮鋁化鈦(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮矽化鉭(TaSiN)、錳(Mn)、鋯(Zr)、其他適當的n型功函數金屬、或其組合。
根據一實施方式，第一組的側壁間隔件206形成於閘極電極204的側壁上。側壁間隔件206可為任一電性絕緣材料。例如，側壁間隔件206由氧化矽、氮化矽、高介電常數(high-k)介電材料、或低介電常數(low-k)介電材料組成。在第2A圖中，側壁間隔件206的全寬(full width)標示為w 1 。在一實施方式中，側壁間隔件206的寬度w 1 介於約3nm至約20nm之間。
半導體裝置200也包含突起的源極/汲極(S/D)區域208。突起的源極/汲極(S/D)區域208包含磊晶生長材料。如果是n型通道的場效電晶體，磊晶生長材料可包含碳化矽(SiC)、磷摻雜矽(SiP)、或磷摻雜碳化矽(SiCP)。如果是p型通道的場效電晶體，磊晶生長材料可包含鍺化矽(SiGe)、或硼摻雜鍺化矽(SiGeB)。可替代地，S/D區域可包含基板202中使用n型或p型摻質高度摻雜的區域。例示性的n型摻質包含磷或砷而例示性的p型摻質包含硼。
根據一實施方式，沉積並平坦化第一絕緣層210進而曝露閘極電極204。第一絕緣層210可為任意數量的電性絕緣材料，例如氧化矽、氮化矽、高介電常數或低介電常數介電材料。根據一實施方式，第二閘極電極212及第二組側壁間隔件214圖案化於平坦化後的第一絕緣層210的表面上。在執行蝕刻製程以減少 第二閘極電極212的厚度前，側壁間隔件214可形成於第二閘極電極212的側壁上。第二閘極212最終的厚度可介於約0nm至10nm。絕緣間隔件214可包含類似於側壁間隔件206的材料，而第二閘極電極212可包含和閘極電極204類似的材料。在一實例中，第二閘極電極212包含鎢。
在第2A圖中，側壁間隔件214具有標示為w 2 的全寬。在一實施方式中，側壁間隔件214的寬度w 2 介於約5nm至20nm。在一實施方式中，側壁間隔件214的高度介於約5nm至20nm。根據一實施方式，側壁間隔件214的寬度等於或大於側壁間隔件206的寬度。
接觸218填充接觸孔，接觸孔的形成係藉由蝕刻穿過第二絕緣層216及穿過第一絕緣層210以曝露突起的S/D區域208。因此，接觸218電性連接突起的S/D區域208。第二絕緣層216的材料可和第一絕緣層210相同。根據一實施方式，側壁間隔件214選用的材料不同於第一絕緣層210和第二絕緣層216選用的材料，這樣蝕刻穿過第一絕緣層210及第二絕緣層216的蝕刻速率實質上大於蝕刻穿過側壁間隔件214的蝕刻速率。
如第2A圖所示，蝕刻接觸孔不會蝕刻(或以實質上較慢的速率蝕刻)側壁間隔件214，所以即使當蝕刻未對準時，接觸218和閘極電極204間隔距離為d2。根據一實施方式，在第1圖繪示的傳統製程中，距離d2大於距離d1。
第2B圖繪示半導體裝置的俯視圖，此半導體裝置具有第一鰭式場效電晶體201及第二鰭式場效電晶體203。在一實施方式中，第2A圖為沿著第2B圖中繪示的鰭板長度(線段A-A’)的剖 面示意圖。因此，鰭式場效電晶體201包含許多和第2A圖中的結構相同的標示，包含側壁間隔件206、S/D區域208、第二閘極電極212(覆蓋閘極電極204)、側壁間隔件214及接觸218。這些各式的元件圖案化於鰭板區域205上方，鰭板區域205於基板202上方延伸。
第3A至3F圖提供例示性製造半導體裝置300的製程流程。一旦完成此製造製程，半導體裝置300可和半導體裝置200相同。為了清楚表達，某些步驟被省略，且應當理解其他材料層或圖案化的特徵可為半導體裝置300的一部分，但為了清楚起見並未顯示。各種繪示於製程流程的特徵可能未按比例繪示。半導體裝置300可為平面場效電晶體或鰭式場效電晶體。
第3A圖繪示根據一實施方式，在圖案化導電層後形成第一閘極圖案304於基板302上方。如前文所述，介電層位於第一閘極圖案304和基板302之間，但未在圖式中顯示。可使用任一習知的蝕刻技術，例如濕式蝕刻製程、乾式蝕刻製程或掀離(lift-off)製程形成第一閘極圖案304。第一閘極圖案304可為單一導電材料、或不同導電材料層的堆疊。
第3B圖繪示根據一實施方式，第一側壁間隔件306形成於第一閘極圖案的側壁旁或突起的S/D區域旁。虛線繪示沉積的材料層，之後利用回蝕形成側壁間隔件306於第一閘極圖案304的側壁上。在此例示性的實施方式中，沉積和蝕刻發生於形成突起的S/D區域308之前。絕緣間隔件306可為任一適當的介電材料。舉例來說，側壁間隔件306可為氧化矽、氮化矽、高介電常數介電質、或低介電常數介電質。
在形成側壁間隔件306之後，可使用任意各種習知的技術形成突起的S/D區域308。例如，突起的S/D區域308可包含n型摻雜或p型摻雜的磊晶生長鍺化矽。主動區域308可為部分的基板302，此部分的基板302使用電漿摻雜製程或離子佈植製程更重地摻雜n型摻質或p型摻質。根據一實施方式，突起的S/D區域308形成於第一側壁間隔件306旁。突起的S/D區域308可作為用於半導體裝置300的源極和汲極。
第3C圖繪示根據一實施方式，沉積和平坦化後的第一絕緣層310，並進一步繪示形成第二導電層以成為第二閘極圖案312。可沉積第一絕緣層覆蓋第一閘極圖案304及第一側壁間隔件306，之後研磨第一絕緣層直到曝露第一閘極圖案304的頂面。根據一實施方式，研磨第一絕緣層310形成平坦化表面311，更多的結構可形成於平坦化表面311上。可使用例示性的技術如化學機械研磨(chemical mechanical polishing,CMP)製程執行此研磨製程。第一絕緣層310可為任意數量的電性絕緣材料，例如氧化矽、氮化矽或低介電常數介電材料。
根據一實施方式，第二導電層沉積於平坦化的平面311上方且被圖案化以形成第二閘極圖案312於第一閘極圖案304上方。第二閘極圖案312可和第一閘極圖案304電性接觸。第二閘極圖案312起初的厚度可介於5nm至20nm。舉例來說，第二閘極圖案312可為鎢、氮化鉭或氮化鈦。
第3D圖繪示根據一實施方式，第二側壁間隔件314形成於第二閘極圖案312的側壁上。虛線繪示沉積的材料層，此沉積的材料層之後被回蝕以形成側壁間隔件314於第二閘極圖案 312的側壁上。絕緣間隔件314可為任一習知的介電材料。例如，側壁間隔件314可為氧化矽、氮化矽、高介電常數介電質、或低介電常數介電質。在一實施方式中，側壁間隔件314及側壁間隔件306為相同的材料。
如第3D圖所示，絕緣間隔件314可位於側壁間隔件306上方。根據一實施方式，側壁間隔件314的寬度等於或大於側壁間隔件306的寬度。側壁間隔件314的寬度可比側壁間隔件306更寬10%至100%，或比側壁間隔件306更寬50%至75%。側壁間隔件314的各寬度和高度可介於約5nm至20nm。
第3E圖繪示根據一實施方式，沉積及平坦化後的第二絕緣層316。第二絕緣層316可沉積於第二閘極圖案312及側壁間隔件314上方，之後以類似於第一絕緣層310的方式研磨。第二絕緣層316可為任意數量的電性絕緣材料，例如氧化矽、氮化矽、或低介電常數介電材料。在一實例中，第一絕緣層310及第二絕緣層316為相同材料。在一實例中，第一側壁間隔件306及第二側壁間隔件314的材料不同於第一絕緣層310及第二絕緣層316兩者的材料，為了提供絕緣層和側壁間隔件之間的蝕刻選擇性。根據一實施方式，在研磨第二絕緣層316之後，第二絕緣層316的厚度大於或等於側壁間隔件314的高度。
根據一實施方式，可蝕刻第二閘極圖案312至最終厚度，最終厚度介於0nm至10nm。根據一實施方式，可選擇第二閘極圖案312最終的厚度來調整導電閘極堆疊的電阻，此導電閘極堆疊由第一閘極圖案304和第二閘極圖案312組成。由第一閘極圖案304及第二閘極圖案312組成的閘極堆疊的整體電阻取決於第一 閘極圖案304和第二閘極圖案312的各材料的電阻值，以及第一閘極圖案304和第二閘極圖案312的厚度。
第3F圖繪示根據一實施方式，蝕刻出接觸孔並以接觸材料318填充接觸孔的步驟。進行蝕刻接觸孔穿過第二絕緣層316及第一絕緣層310以曝露突起的S/D區域308。在一實施方式中，蝕刻接觸孔時穿過第一絕緣層310及第二絕緣層316的蝕刻速率實質上快於穿過側壁間隔件314的蝕刻速率。通過這種方式，即使用於定義接觸孔的圖案化光阻未對準(使側壁間隔件314在蝕刻期間曝露)，側壁間隔件314也不會明顯地被蝕刻。在一實施方式中，蝕刻接觸孔會曝露至少部分的側壁間隔件314。
接觸材料318填充接觸孔，此接觸孔是藉由接觸孔蝕刻製程而形成。接觸孔材料318用於電性接觸突起的S/D區域308。由於更寬的側壁間隔件314，和傳統裝置相比，接觸材料318和第一閘極圖案304之間維持更大的距離。
第4A至4B圖係根據一實施方式提供說明形成半導體裝置的方法400的流程圖，例如形成半導體裝置200或半導體裝置300。可以理解的是，額外的操作可以提供在方法400之前、期間或之後，而且某些下述之操作能被取代或刪除，作為方法的額外實施方式。
方法400起始於操作402，其中將第一導電層圖案化於基板上方以形成第一閘極圖案。閘極介電層(或層堆疊)被包含於第一閘極圖案和基板之間。第一閘極圖案可為單一材料，或包含導電材料層的堆疊。
方法400繼續進行操作404，其中一組第一側壁間隔件形成於第一閘極圖案的側壁上。可使用回蝕製程，其中均厚沉積(blanket deposit)材料層並蝕刻直到此材料只留在結構的側壁上以形成第一側壁間隔件。第一側壁間隔件可為任意數量的電性絕緣材料，例如(但不限於)氧化矽及氮化矽。
方法400繼續進行操作406，其中摻雜的S/D區域形成於基板上或基板中。S/D區域可包含n型摻雜或p型摻雜的磊晶生長鍺化矽。S/D區域也可為部分的基板，此部分的基板302使用電漿摻雜製程或離子佈植製程更重地摻雜n型摻質或p型摻質。S/D區域308可形成於第一側壁間隔件旁。
方法400繼續進行操作408，其中沉積第一絕緣層。根據一實施方式，第一絕緣層覆蓋第一閘極圖案及第一側壁間隔件。第一絕緣層可為任意數量的電性絕緣材料，例如(但不限於)氧化矽及氮化矽。在一實施方式中，第一絕緣層的材料和第一側壁間隔件不同。
方法400繼續進行操作410，其中根據一實施方式研磨第一絕緣層的頂面以形成平感化的表面。可研磨第一絕緣層直到曝露第一閘極圖案的表面。在一實施方式中，平坦化的表面只需要足夠平滑以繼續堆疊結構於平坦化的表面上，而不會由於表面的粗糙度而受到阻礙。
方法400繼續進行操作412，其中第二導電層沉積於平坦化的表面且被圖案化以形成第二閘極圖案。將第二閘極圖案圖案化以位於第一閘極圖案的上面。第二閘極圖案可電性導電連 接第一閘極圖案。在一實施方式中，第二閘極圖案形成於第一閘極圖案的上方而不需圖案化材料層。
方法400繼續進行操作414，其中一組第二側壁間隔件形成於第二閘極圖案的側壁上。可使用回蝕製程形成第二側壁間隔件，其中均厚沉積材料層並蝕刻直到此材料只留在結構的側壁上。第二側壁間隔件可為任意數量的電性絕緣材料，例如氧化矽、氮化矽、高介電常數介電質或低介電常數介電質材料。根據一實施方式，第二側壁間隔件的寬度等於或大於第一側壁間隔件的寬度。
根據第4A圖至第4B圖，方法400繼續進行操作416，其中執行蝕刻製程減少第二閘極圖案的厚度。可蝕刻第二閘極圖案，最終的厚度介於0nm至10nm。可選擇第二閘極圖案的厚度以調整閘極堆疊的電阻，此閘極堆疊包含第一閘極圖案和第二閘極圖案。在某些實施方式中，不執行蝕刻第二閘極圖案的步驟。
方法400繼續進行操作418，其中沉積第二絕緣層。根據一實施方式，第二絕緣層覆蓋第二閘極圖案及第二側壁間隔件。第二絕緣層的厚度可為至少等於或大於第二側壁間隔件的高度。第二絕緣層可為任意數量的電性絕緣材料，例如氧化矽、氮化矽、高介電常數介電質或低介電常數介電材料。在一實施方式中，第二絕緣層也可為和第一絕緣層相同的材料。
方法400繼續進行操作420，其中將接觸孔蝕刻至穿過第一絕緣層和第二絕緣層。可執行蝕刻接觸孔以曝露基板中的主動區域。在一實施方式中，蝕刻接觸孔穿過第一絕緣層和第二絕緣層的蝕刻速率實質上快於穿過第二側壁間隔件的蝕刻速率。 在一實施方式中，蝕刻出接觸孔以曝露至少部分的第二側壁間隔件。
方法400繼續進行操作422，其中使用導電接觸材料填充接觸孔。接觸孔材料導電接觸基板中的主動區域。接觸材料可為任一習知用於連接基板中的主動區域的導電材料。例示性的接觸材料包含鎢及金屬合金。因為第二側壁間隔件的存在，相較於傳統設計，接觸材料和第一閘極圖案分隔得更遠。這有助於減少電性短路的風險或第一閘極圖案和接觸材料之間有害的寄生效應。
第5圖係根據一實施方式提供說明形成半導體裝置的方法500的流程圖，例如半導體裝置200或半導體裝置300。可以理解的是，額外的操作可以提供在方法400之前、期間或之後，而且某些下述之操作能被取代或刪除，作為方法的額外實施方式。
方法500起始於操作502，其中將導電層圖案化以形成閘極圖案。根據一實施方式，閘極圖案形成於現有的閘極圖案上方。閘極圖案可電性導電接觸現有的閘極圖案。現有的閘極圖案位於基板上方。
方法500繼續進行操作504，其中側壁間隔件形成於閘極圖案的側壁上。可使用回蝕製程形成側壁間隔件，其中均厚沉積材料層並蝕刻直到此材料只留在結構的側壁上。側壁間隔件可為任意數量的電性絕緣材料，例如(但不限於)氧化矽及氮化矽。在一實施方式中，側壁間隔件位於先前形成的側壁間隔件的上方，此側壁間隔件位於現有閘極圖案的側壁上。
方法500繼續進行操作506，其中沉積絕緣層。根據一實施方式，絕緣層覆蓋閘極圖案及側壁間隔件。絕緣層的厚度可至少等於或大於側壁間隔件的高度。絕緣層可為任意數量的電性絕緣材料，例如氧化矽、氮化矽或高介電常數介電材料。在一實施方式中，絕緣層的材料不同於側壁間隔件。
方法500繼續進行操作508，其中將接觸孔蝕刻穿過絕緣層並穿過位於絕緣層底下的第二絕緣層。可蝕刻接觸孔以曝露S/D區域。在一實施方式中，蝕刻接觸孔穿過絕緣層的蝕刻速率實質上快於穿過側壁間隔件的蝕刻速率。在一實施方式中，將接觸孔蝕刻曝露出至少部分的側壁間隔件。
方法500繼續操作510，其中使用一或多種電性導電材料填充接觸孔。根據一實施方式，接觸電性接觸基板中的S/D區域。接觸材料可為任一習知導電材料，用於接觸基板中的S/D區域。例示性的接觸材料包含鎢及金屬合金。由於側壁間隔件的存在，相較於傳統設計，接觸材料和現有的閘極圖案間隔較遠。這有助於減少電性短路的風險及現有閘及圖案和接觸材料間的有害寄生效應。
在一實施方式中，半導體裝置包含電晶體的第一導電圖閘極圖案、沿著閘極圖案側壁的第一側壁間隔件、和側壁間隔件接觸並具有平坦化頂面的第一絕緣層、以及形成於第一絕緣層的平坦化頂面上的第二側壁間隔件。第二側壁間隔件可形成於第一側壁間隔件的上方。第二側壁間隔件的寬度等於或大於第一側壁間隔件的寬度。
在某些實施例中，半導體裝置更包含第二導電閘極圖案形成於第一閘極圖案上方，其中第二側壁間隔件沿著第二閘極圖案的側壁配置。
半導體裝置可更包含第二絕緣層配置於第一絕緣層上方。第二絕緣層的厚度可等於或大於第二側壁間隔件的高度。接觸可延伸穿過第一絕緣層和第二絕緣層以電性接觸摻雜的S/D區域。摻雜的S/D區域可位於第一側壁間隔件旁。在一實例中，接觸實體接觸至少部分的第二側壁間隔件。
在另一實施方式中，半導體裝置的製造方法包含形成第二導電閘極圖案於先前形成的第一導電閘極圖案上方，以及形成側壁間隔件於第二導電閘極圖案的側壁上。第二側壁間隔件形成於先前形成的第一側壁間隔件上，第一側壁間隔件位於第一導電閘極圖案的側壁上。側壁間隔件的寬度等於或大於先前圖案化的側壁間隔件。
應當理解的是實施方式的描述而非摘要是為了解釋專利範圍。摘要部分可以闡述本發明人所設想的本揭露內容中一個或多個但不是全部的例示性實施方式，且因此不意欲以任何方式限制本揭露內容和所附的專利範圍。
前述描述的特定實施例將完全揭示本揭露內容的概括性質，其他人可以從本揭露內容的一般概念中，透過應用本領域技術內的知識輕易地修改及/或更改各種應用，例如上述的特定實施例，而無需過度實驗。因此，基於本揭露內容提供的教示和指導，這樣的更動和修改不脫離揭露的實施方式的同等構造的意義及範圍。應當理解的是，本揭露內容的措辭或術語是為了描述 而非意欲限制，因此此術語或措辭係由本領域熟習技術者根據教示及指導來解釋。
本揭露內容的廣度和範疇不應受到任何上述例示性的實施方式的限制，而是應當僅根據所附專利範圍及其同等構造來定義。
300‧‧‧半導體裝置
302‧‧‧基板
304‧‧‧第一閘極圖案
308‧‧‧S/D區域、主動區域
310‧‧‧第一絕緣層
314‧‧‧第二側壁間隔件
316‧‧‧第二絕緣層
318‧‧‧接觸材料

Claims (1)

  1. 一種半導體裝置，包含：一電晶體的一第一導電閘極圖案；一第一側壁間隔件，沿著該閘極圖案的一側壁配置；一第一絕緣層，接觸該第一側壁間隔件並具有平坦化後的一頂面；以及一第二側壁間隔件，形成於該第一絕緣層的平坦化後的該頂面上及該第一側壁間隔件上方，其中第二側壁間隔件的一寬度等於或大於該第一側壁間隔件的一寬度。
TW105143691A 2016-02-29 2016-12-28 半導體裝置 TW201733113A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US15/056,454 US9882023B2 (en) 2016-02-29 2016-02-29 Sidewall spacers for self-aligned contacts

Publications (1)

Publication Number Publication Date
TW201733113A true TW201733113A (zh) 2017-09-16

Family

ID=59680280

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105143691A TW201733113A (zh) 2016-02-29 2016-12-28 半導體裝置

Country Status (3)

Country Link
US (2) US9882023B2 (zh)
CN (1) CN107134476A (zh)
TW (1) TW201733113A (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9882023B2 (en) 2016-02-29 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall spacers for self-aligned contacts
US10157988B1 (en) * 2017-07-18 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with dual spacers and method for forming the same
US10355102B2 (en) 2017-11-15 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10522622B2 (en) 2018-05-14 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate semiconductor device and method for forming the same
US11245005B2 (en) 2018-05-14 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor structure with extended contact structure
US10797174B2 (en) 2018-08-17 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with fin end spacer dummy gate and method of manufacturing the same
US11444174B2 (en) 2018-08-17 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with Fin end spacer dummy gate and method of manufacturing the same
US11996297B2 (en) 2021-08-06 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814529A (en) * 1995-01-17 1998-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor
KR100456700B1 (ko) * 2002-10-09 2004-11-10 삼성전자주식회사 저항 패턴을 가지는 반도체 장치 및 그 제조방법
KR100608368B1 (ko) * 2004-08-06 2006-08-09 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100663360B1 (ko) * 2005-04-20 2007-01-02 삼성전자주식회사 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들
US7459382B2 (en) * 2006-03-24 2008-12-02 International Business Machines Corporation Field effect device with reduced thickness gate
US7342285B2 (en) * 2006-07-20 2008-03-11 United Microeletronics Corp. Method of fabricating semiconductor devices
US7897493B2 (en) * 2006-12-08 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Inducement of strain in a semiconductor layer
JP4744576B2 (ja) * 2008-09-10 2011-08-10 パナソニック株式会社 半導体装置の製造方法
US8012817B2 (en) * 2008-09-26 2011-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor performance improving method with metal gate
JP5944285B2 (ja) * 2012-09-18 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102001493B1 (ko) * 2013-04-16 2019-07-18 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9257554B2 (en) * 2013-08-13 2016-02-09 Globalfoundries Singapore Pte. Ltd. Split gate embedded memory technology and method of manufacturing thereof
KR102167625B1 (ko) * 2013-10-24 2020-10-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6255651B2 (ja) * 2014-03-07 2018-01-10 富士フイルム株式会社 薄膜トランジスタ
US9349733B2 (en) * 2014-06-27 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure having spacer with flat top surface and method for forming the same
US9865710B2 (en) 2015-03-31 2018-01-09 Stmicroelectronics, Inc. FinFET having a non-uniform fin
US9997633B2 (en) * 2015-10-02 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices and methods of forming the same
US9882023B2 (en) 2016-02-29 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall spacers for self-aligned contacts

Also Published As

Publication number Publication date
US9882023B2 (en) 2018-01-30
US20170250264A1 (en) 2017-08-31
US10304942B2 (en) 2019-05-28
CN107134476A (zh) 2017-09-05
US20180151697A1 (en) 2018-05-31

Similar Documents

Publication Publication Date Title
CN109427776B (zh) 用于半导体器件的自对准结构、半导体结构及其形成方法
US10304942B2 (en) Sidewall spacers for self-aligned contacts
TWI740522B (zh) 半導體裝置及其形成方法
KR102451417B1 (ko) 반도체 장치
TWI646647B (zh) 半導體裝置及其製造方法
TWI567981B (zh) 鰭部件的結構及其製造方法
US9401415B2 (en) Fin field effect transistor (FinFET) device and method for forming the same
US20220359701A1 (en) Method for forming semiconductor device structure with hard mask layer over fin structure
CN111243959A (zh) 半导体器件及其制造方法
TW202114229A (zh) 半導體元件及其形成方法
US20210407994A1 (en) Semiconductor device structure and methods of forming the same
TWI721605B (zh) 積體電路結構及其形成方法
KR102042718B1 (ko) 핀 전계 효과 트랜지스터 디바이스 및 방법
US11145728B2 (en) Semiconductor device and method of forming same
CN108305894B (zh) 半导体器件及其制造方法
TW202129772A (zh) 半導體結構之製造方法
TWI736299B (zh) 半導體裝置及其製造方法
US11942478B2 (en) Semiconductor device structure and methods of forming the same
US20230009852A1 (en) Semiconductor devices and methods of manufacturing the same
TW202249123A (zh) 半導體裝置
TW202322352A (zh) 半導體裝置及其製造方法
TW202347517A (zh) 半導體裝置及其製造方法
CN112750816A (zh) 半导体装置
TW202410469A (zh) 半導體裝置及其形成方法