TW202410469A - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TW202410469A
TW202410469A TW112112804A TW112112804A TW202410469A TW 202410469 A TW202410469 A TW 202410469A TW 112112804 A TW112112804 A TW 112112804A TW 112112804 A TW112112804 A TW 112112804A TW 202410469 A TW202410469 A TW 202410469A
Authority
TW
Taiwan
Prior art keywords
dielectric layer
semiconductor
stacked
gate
shell
Prior art date
Application number
TW112112804A
Other languages
English (en)
Inventor
鄭嶸健
王志豪
陳冠霖
朱熙甯
江國誠
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202410469A publication Critical patent/TW202410469A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

提供一種半導體裝置。半導體裝置包括位於一基底上的一第一半導體奈米結構的堆疊及位於基底上的一第二半導體奈米結構的堆疊。 半導體裝置包括位於第一及第二半導體奈米結構之間的一隔離結構。隔離結構包括一核心介電層從基底的上表面下方延伸至高於所有第一及第二半導體奈米結構的高度。隔離結構包括一殼介電層，圍繞核心介電層下部且上表面低於所有的半導體奈米結構。核心介電層與各個半導體奈米結構之間的空間可以使用閘極介電材料或殼介電層的殘餘物來填充。

Description

半導體裝置及其形成方法
本發明實施例係關於一種半導體裝置，且特別是關於一種具有雙層隔離結構的半導體裝置及其形成方法。
半導體積體電路行業經歷了快速增長。積體電路材料及設計的技術進展產生了幾世代積體電路，每一代都比上一代具有更小、更複雜的電路。在積體電路演進過程中，功能密度(即，每晶片面積的內連接裝置數量)普遍增加，而幾何尺寸(即，可以使用製造製程形成的最小部件(或接線))卻為減小。此種微縮化製程通常透過提高生產效能及降低相關成本來提供好處。此種微縮化也增加了製造積體電路的複雜性。
在一些實施例中，提供一種半導體裝置。上述半導體裝置包括：一半導體基底；一第一電晶體，包括位於半導體基底上的複數個第一堆疊的通道；一第二電晶體，包括位於半導體基底上的複數個第二堆疊的通道；一隔離結構，包括一核心介電層，位於第一堆疊的通道與第二堆疊的通道之間；以及一高K值閘極介電層，位於第一堆疊的通道及第二堆疊的通道上，且位於第一堆疊的通道與核心介電層之間以及第二堆疊的通道與核心介電層之間的核心介電層側壁上。
在一些實施例中，提供一種半導體裝置之形成方法。上述方法包括：形成一隔離結構於一第一電晶體的堆疊的第一半導體奈米結構與一第二電晶體的堆疊的第二堆疊的半導體奈米結構之間，隔離結構包括：一核心介電層，具有一上表面高於所有的堆疊的第一導體奈米結構及堆疊的第二半導體奈米結構；以及一殼介電層，環繞核心介電層的一下部，並具有一上表面低於所有的堆疊的第一半導體奈米結構及堆疊的第二半導體奈米結構；以及形成一高K值閘極介電層，與核心介電層的複數個側壁接觸。
在一些實施例中，提供一種半導體裝置。上述半導體裝置包括：一半導體基底；一第一電晶體，包括複數個堆疊的第一半導體奈米結構位於對應於該第一電晶體的複數個通道區的該半導體基底上；一第二電晶體，包括複數個堆疊的第二半導體奈米結構位於對應於該第二電晶體的複數個通道區的半導體基底上；以及一隔離結構，包括：一核心介電層，位於該等堆疊的第一半導體奈米結構與該等堆疊的第二半導體奈米結構之間，且具有一上表面高於所有的該等堆疊的第一半導體奈米結構及該等堆疊的第二半導體奈米結構；以及一殼介電層，具有：一主要部，環繞該核心介電層的一下部區，且具有一上表面低於所有的該等堆疊的第一半導體奈米結構及該等堆疊的第二半導體奈米結構；以及複數個殘餘部，各個位於該核心介電層與該等堆疊的第一半導體奈米結構及該等堆疊的第二半導體奈米結構的其中一對應者之間。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露於各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。
於空間上的相關用語，例如“下方”、“之下”、“下”、“之上”、“上方”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，也涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其它方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
表示相對程度的用語，例如“約”、“實質上”等，應當解釋為所屬相關領域具有通常知識者鑑於當前的技術規範所理解的。
本揭露是有關於一種半導體裝置，特別是有關於一種場效電晶體(field-effect transistor, FET)有關，例如平面場效電晶體(FET)、三維鰭式場效電晶體(fin FET, FinFET)或奈米結構裝置。奈米結構裝置的示例包括閘極全繞式(gate-all-around, GAA)裝置、奈米片場效電晶體(nanosheet FET, NSFET)、奈米線場效電晶體(nanowire FE, TNWFET)或相似裝置。在先進的技術節點中，奈米結構裝置之間的主動區間距一般是一致的，源極/汲極磊晶結構為對稱的，而且金屬閘極圍繞著奈米結構(如，奈米片)的四側。閘極-汲極電容(“Cgd”)由於較大的金屬閘極端蓋及增加的源極/汲極磊晶尺寸而增加。
本揭露的實施例減少了主動區的間距，並改善了積體電路單元(cell)尺寸(例如，高度)的縮放性(scaling)。在一些實施例中，形成一隔離結構位於與相鄰的電晶體的通道區相對應的相鄰的半導體奈米結構的堆疊之間。隔離結構可具有一殼介電層及一核心介電層。最初，核心介電層與半導體奈米結構的側面接觸。然而，一蝕刻製程從核心介電層與半導體奈米結構之間完全去除殼介電層。隨後，順應性沉積高K值閘極介電層於半導體介電結構及核心介電層的表面上。如此一來高K值閘極介電層完全填滿半導體奈米結構與核心介電層之間的空間。此可幫助控制隨後沉積的閘極金屬的剖面輪廓，防止閘極金屬及源極/汲極區之間不必要的重疊。如此一來提高了晶圓良率及積體電路的效能。
柰米結構電晶體結構可以透過任何合適的方法進行圖案化。舉例來說，上述結構可以使用一或多道為影製程，包括雙重圖案化或多重圖案化製程來進行圖案化。一般來說，雙重圖案化或多重圖案化製程結合了微影及自對準製程，容許產生的圖案具有，例如，比使用單一直接微影製程可獲得的更小的間距。舉例來說，在一實施例中，形成了一犧牲層於一基底上，並使用微影製程進行圖案化。 使用自對準製程在圖案化的犧牲層旁側形成間隔物。 然後去除犧牲層，餘留的間隔物可用於圖案化出奈米結構電晶體結構。
第1A-1T圖繪示出根據本揭露一些實施例之製造的積體電路100的一部分的立體示意圖及剖面示意圖。製造製程造成了多個半導體奈米結構電晶體103，如下文將進一步詳細說明。
第1A圖是積體電路100在製造的中間狀態的立體示意圖。積體電路100包括一基底102。基底102可以是半導體基底，例如塊材半導體或類似物，其可以是摻雜的(例如，有p型或n型摻雜物)或未摻雜的。基底102的半導體材料可以包括矽；鍺；合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)；合金半導體(包括矽鍺、砷化鎵磷化物、砷化銦鋁、砷化鎵鋁、砷化鎵銦、磷化鎵銦及/或砷化鎵磷化物)或其組合。也可使用其他基底，如單層、多層或漸變基底。
積體電路100包括一半導體堆疊104，包括彼此交替多個半導體層106與犧牲的半導體層108。正如下文將進一步的詳細說明，半導體層106將圖案化，以形成多個電晶體的半導體奈米結構。如下文所述，犧牲半導體層108最終將完全去除，並用來在半導體奈米結構周圍形成閘極金屬及其他結構。
在一些實施例中，半導體層106可由適合n型半導體奈米結構電晶體的一第一半導體材料形成，例如矽、碳化矽或類似的材料，而犧牲半導體層108可由適合於p型半導體奈米結構電晶體的一第二半導體材料形成，例如矽鍺或類似的材料。多層堆疊104的每一層可以使用諸如化學氣相沉積(chemical vapor deposition, CVD)、原子層沉積(atomic layer deposition, ALD)、氣相磊晶(vapor phase epitaxy, VPE)、分子束磊晶(molecular beam epitaxy, MBE)或類似的製造製程進行磊晶生長。
如第1A圖所示，積體電路100可以包括一選擇性犧牲的半導體層114、一介電層110及一硬式罩幕層112形成於頂部半導體層106上方。在一些實施例中，介電層110為一墊氧化層，而硬式罩幕層112可以包括矽。在一些實施例中，不存在犧牲的半導體層114。在不脫離本揭露範圍下，介電層110及硬式罩幕層112可以採用其他材料。
圖式繪示出半導體層106及犧牲半導體層108各者中的三層。在一些實施例中，多層堆疊104可以包括半導體層106及犧牲半導體層108各個中的一或兩個或者各個中的四或多個。儘管多層堆疊104繪示為包括一犧牲半導體層108作為多層堆疊104的最底層，然而在一些實施例中，多層堆疊104的最底層可以是半導體層106。
由於半導體層106與犧牲半導體層108的材料之間的高蝕刻選擇比，可以去除由第二半導體材料構成的犧牲半導體層108，而未大幅去除由第一半導體材料構成的半導體層106，進而容許釋放半導體層106，以形成半導體奈米結構電晶體的通道區。
在第1B圖中，已與微影罩幕一起進行了蝕刻製程。蝕刻製程可包括在向下方向蝕刻的各向異性蝕刻製程。 蝕刻製程藉由穿過硬式罩幕層112、介電層110、犧牲的半導體層114、犧牲半導體層108、半導體層106及基底102形成溝槽120來定義出鰭部118a-d。每個鰭部118a-d包括經由圖案化半導體層106形成的多個半導體奈米結構107。每個鰭部118包括多個由犧牲半導體層108形成的犧牲的半導體奈米結構109。正如下文將詳細說明，半導體奈米結構107將用作奈米結構電晶體的通道區。半導體奈米結構107可稱為堆疊的通道。當一般說到鰭部時，鰭部118a-d可簡稱為鰭部118而不加詞綴。當一般說到半導體奈米結構及犧牲的半導體奈米結構時，半導體奈米結構107a-d及犧牲的半導體奈米結構109a-d同樣可以簡稱不加詞綴。
相鄰的鰭部118a與118b之間以及相鄰的鰭部118c與118d之間在Y方向上的距離可能不同於相鄰的鰭部118b與118c之間的距離。換句話說，溝槽120在Y方向上可具有不同的寬度。舉例來說，鰭部118a及118b之間的距離及鰭部118c及118d之間的距離可在20 nm至40nm之間。鰭部118b及118c之間的距離可在40nm至60nm之間。每個鰭部118的半導體奈米結構107可以稱為半導體奈米結構的堆疊。在不脫離本揭露範圍下，可以採用其他距離。在一些實施例中，所有四個相鄰鰭部之間的距離可以是相同的。
鰭部118及半導體奈米結構107可以透過任何合適的方法進行圖案化。舉例來說，一或多道微影製程(包括雙重圖案化或多重圖案化製程)可用於形成鰭部118及半導體奈米結構107。一般來說，容許產生的圖案具有，例如，比使用單一直接微影製程可獲得的更小的間距。在一多重圖案化製程的示例中，可以在基底上形成一犧牲層，並使用微影製程進行圖案化。使用自對準製程，在圖案化的犧牲層旁側形成間隔物。隨後移除犧牲層，餘留的間隔物隨後可用於圖案化出鰭部118。在一些實施例中，圖案化(例如，透過微影製程)硬式罩幕層112，然後透過蝕刻製程轉移圖案，以形成鰭部118及半導體奈米結構107。每一個鰭部118與其上方的半導體奈米結構107一同稱作“鰭部堆疊”。
第1B圖繪示出具有垂直筆直側壁的鰭部118。在一些實施例中，側壁為實質上垂直的(非漸細形)，使得鰭部118及半導體奈米結構107的寬度是實質上相似的，並且半導體奈米結構107的形狀是矩形的(例如，在Y-Z平面上具有矩形的輪廓)。在一些實施例中，鰭部118具有漸細形側壁，使得每個鰭部118及/或半導體奈米結構107的寬度在朝向基底102的方向連續性增加。在上述的實施例中，半導體奈米結構107可以具有彼此不同的寬度，並且為梯形的(例如，在Y-Z平面上具有梯形輪廓)。
在第1C圖中，隔離結構122a及122b已形成於一些溝槽120內。特別是，隔離結構122已形成於鰭部118a與118b之間的溝槽120內以及在鰭部118c與118d之間的溝槽120內。隔離結構未存在於鰭部118b與118c之間。
在一些實施例中，每個隔離結構122包括一殼介電層124。殼介電層124順應性沉積於對應的溝槽120的側壁及底部。殼介電層124在溝槽120的底部與基底102的側壁接觸。殼介電層124與基底102的側壁接觸、與半導體奈米結構107的側壁接觸以及與犧牲的半導體奈米結構109的側壁，與介電層110的側壁，以及與溝槽120內的硬式罩幕層112的側壁接觸。
殼介電層可以透過CVD、ALD、PVD或其他合適的沉積製程進行沉積。殼介電層124可以由低K值介電材料形成。 殼介電層124的低K值介電材料可以包括SiN、SiCN、SiOC、SiOCN或其他合適的介電材料。殼介電層124可具有一厚度，在2nm至6nm之間。在不脫離本揭露範圍下，殼介電層124也可採用其他材料、沉積製程及厚度。殼介電層124可稱為介電襯層。
隔離結構122可以包括一核心介電層126。核心介電層126可以在適當的溝槽120內沉積於殼介電層124上。核心介電層126可以填入未被殼介電層124填充的溝槽120的剩餘部分。核心介電層在Y方向上的厚度可在8nm至36nm之間。殼介電層可以透過CVD、ALD、PVD或其他合適的沉積製程進行沉積。核心介電層126可為或包括SiN、SiCN、SiOC、SiOCN。在不脫離本揭露的範圍下，核心介電層126可採用其他尺寸、材料及沉積製程。
在一些實施例中，殼介電層124的材料與核心介電層126的材料不同。在一些實施例中，殼介電層124為SiOC或SiOCN，而核心介電層126為SiN或SiCN。在一些實施例中，殼介電層124為SiN或SiCN，而核心介電層126為SiOC或SiOCN。在一些實施例中，核心介電層126具有比殼介電層124低的介電常數。這可以幫助減少與電晶體相關的電容，因為與殼介電層124相比，核心介電層126相對較厚。
在沉積殼介電層124及核心介電層126之後，可以進行回蝕刻製程，以相對於硬式罩幕層112的上表面凹陷隔離結構122。在一些實施例中，可以沉積殼介電層124及核心介電層126於所有的溝槽120內。然後，殼介電層124及核心介電層126可以透過微影製程或其他製程從一些溝槽120內選擇性移除，以確保隔離結構122不存在於某些溝槽120內，如第1C圖所示。
在第1D圖中，溝槽隔離區域128(其可以是淺溝槽隔離(STI)區域)形成於未形成隔離結構122的溝槽120內。因此，淺溝槽隔離區域128形成於鰭部118b與118c之間並位於鰭部118a的左側。溝槽隔離區域128可以透過沉積介電材料形成。在一些實施例中，介電材料形成於基底102、鰭部118及半導體奈米結構107上，以及相鄰的鰭部118與半導體奈米結構107之間。介電材料可以是氧化物，例如氧化矽、氮化物、類似物或其組合，並可以透過高密度電漿CVD(HDP-CVD)、流動式CVD(FCVD) 、類似方法或其組合形成。在一些實施例中，首先可沿著基底102、鰭部118及半導體奈米結構107的表面形成一襯層(未個別繪示出)。之後，介電材料(諸如以上所述的那些材料)可以形成於襯層上。
在第1D圖中，已進行了化學機械研磨(chemical mechanical polish, CMP)、回蝕刻製程、其組合或類似方法，以去除位於硬式罩幕112上方的介電材料的多餘絕緣材料，如第1D圖所示。部分的淺溝槽隔離區域128仍留在隔離結構122的頂部。
在第1E圖中，已進行了幾道蝕刻製程。第一蝕刻製程可將硬式罩幕層112、介電層110及犧牲的半導體層114從鰭部118的頂部去除。此蝕刻製程可包括一或多個蝕刻步驟，包括濕式蝕刻、乾式蝕刻或其他類型的蝕刻製程。然後可以進行第二蝕刻製程，以凹陷淺溝槽隔離區域128。第二蝕刻製程可以包括濕式蝕刻、乾式蝕刻、定時蝕刻或其他類型的蝕刻製程，以凹陷淺溝隔離區128的高度。如此一來，露出了鰭部118的頂部。特別是，露出了每個鰭部118的頂部半導體奈米結構107。隔離結構122的頂部也露出來。在淺溝隔離區120的凹陷處露出了半導體奈米結構107及犧牲的半導體奈米結構109的側壁。然後可以進行CMP製程，以確保鰭部118的上表面與隔離結構122的上表面共平面。
雖然未繪示於第1E圖，但也可以在鰭部118、半導體奈米結構107及/或溝槽隔離區域128內形成適當的井區(未個別繪示)。使用罩幕，可以在基底102的p型區域進行n型雜質佈植，且可以在基底102的n型區域進行p型雜質佈植。n型雜質的示例可以包括磷、砷、銻或類似物。p型雜質的示例可包括硼、氟化硼、銦或類似物。進行佈植後可進行退火處理，以修復佈植損傷並活化p型及/或n型雜質。在一些實施例中，在鰭部118及半導體奈米結構107的磊晶生長期間，進行原位摻雜可以避免各自的佈植，儘管原位及佈植摻雜可以一起使用。
在第1F圖中，形成犧牲的閘極結構130於鰭部118、隔離結構122、溝槽隔離區域128及半導體奈米結構107上。第1F圖中繪示出兩個犧牲的閘極結構130。實際上，許多額外的犧牲的閘極結構130可以與第1F圖中所示的犧牲的閘極結構130平行且同時形成。
在第1F圖中，在形成犧牲的閘極結構130之前已形成一犧牲的閘極介電層132。閘極介電層130可以包括SiO或其他合適的介電材料。在一些實施例中，閘極介電層130具有低K值介電材料。閘極介電層130可以透過CVD、ALD或PVD來進行沉積。
犧牲的閘極結構包括位於一犧牲的閘極介電層132上的一犧牲的閘極層134。犧牲閘極層可以包括相對於溝槽隔離區域128具有高蝕刻選擇比的材料。犧牲的閘極層134可以是導電、半導電或不導電的材料，可以是或包括非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬。犧牲的閘極層134可以透過物理氣相沉積(physical vapor deposition, PVD)、CVD、濺鍍沉積或其他用於沉積所選材料的技術沉積。
犧牲的閘極結構130包括位於犧牲的閘極層134上的一介電層136以及位於介電層136上的一介電層138。介電層136及138可以對應於第一及第二罩幕層。介電層136可以包括氮化矽、氮氧化矽或其他合適的介電材料。介電層136可以包括氮化矽、氮氧化矽或其他合適的介電材料。介電層136及138是彼此不同的材料，可以使用CVD、ALD、PVD或其他合適的沉積製程進行沉積。而在不脫離本揭露的範圍下，介電層136及138可採用其他材料及沉積製程。
在沉積犧牲的閘極介電層132、犧牲的閘極層134、介電層136及138之後，可以圖案化介電層136及138，以作為罩幕層。然後可以在具有圖案化的介電層的情況下進行蝕刻製程，以便蝕刻犧牲的閘極層134及犧牲的閘極介電層132的露出區域。其結果為第1F圖中所示的結構。
在第1G圖中，在形成犧牲的閘極結構130之後，已形成了一或多個閘極間隙壁層140覆蓋了犧牲的閘極結構130、鰭部118、溝槽隔離區域128及隔離結構122。閘極間隙壁層140可以透過PVD、CVD、ALD或其他合適的沉積製程形成。形成閘極間隙壁層140後，可以去除閘極間隙壁層140的水平部分(例如，在X-Y平面)，而露出鰭部118、隔離結構122及溝槽隔離區域128的上表面。閘極間隙壁層140可以包括SiO、SiN、SiON、SiCN、SiOCN、SiOC或其他合適的介電材料中的一或多種。
在第1H圖中，已進行了一或多個蝕刻操作，以凹陷經由閘極間隙壁層140露出的鰭部118、隔離結構122及溝槽隔離區域128。去除操作可包括適當的蝕刻操作，以去除半導體奈米結構107、犧牲的半導體奈米結構109、鰭部118、隔離結構122及溝槽隔離區128的材料。蝕刻製程可以包括反應離子蝕刻(reactive ion etching, RIE)、中性束蝕刻(neutral beam etching, NBE)、原子層蝕刻(atomic layer etching, ALE)或類似方法。蝕刻製程可以在閘極間隙壁層140所露出的區域內，形成穿過鰭部118的溝槽142。實際上，大量的溝槽142可以在大量的犧牲的閘極結構130之間穿過鰭部118形成。如此一來，從每個鰭部118形成大量的由半導體奈米結構107所構成的堆疊。在第1H圖中，半導體奈米結構107d及107e的堆疊已由鰭部118d彼此定義出。半導體奈米結構107d將用來作為電晶體的堆疊的通道。半導體奈米結構107e將用來作為隔開的電晶體的堆疊的通道。溝槽142對應於源極/汲極溝槽。 特別是，源極/汲極區將形成於鰭部118中已凹陷的那些位置，這將在下文有更詳細的說明。
在一些實施例中，在第1H圖的製作階段，介電支撐元件141留在溝槽隔離區域128上。介電支撐元件141為閘極間隙壁層140的殘留物。正如下文將詳細說明那樣，介電支撐元件141可用來引導或限制源極/汲極區的生長。
在一些實施例中，殼介電層124及介電支撐元件141為不同的材料。殼介電層124及介電支撐元件141在第1H圖所示的製作階段可以延伸至不同的垂直高度。或者，在一些實施例中，殼介電層124及介電支撐元件141可以延伸至相同的高度。
在第1I圖中，已形成內間隔層144。進行選擇性蝕刻製程，以凹陷犧牲的半導體奈米結構109的露出端部，而未實質上蝕刻半導體奈米結構107。接下來，透過沉積介電材料來形成內間隔層，以填補由先前的選擇性蝕刻製程形成於半導體奈米結構107之間的凹槽。內間隔層144可以是合適的介電材料，如氮化矽(SiCN)、氮碳氧化矽(SiOCN)或相似物，透過合適的沉積方法如物理氣相沉積(PVD)、CVD、ALD或類似方法形成。進行蝕刻製程，例如異向性蝕刻製程，以去除設置在犧牲的半導體奈米結構109的凹槽外的內間隔層144部分。介電層的餘留部分對應於第1I圖中所示的內間隔層144。
在第1J圖中，已形成了源極/汲極區108a-d。在所繪示的實施例中，源極/汲極區146是由磊晶材料磊晶生長而成的。源極/汲極區146生長於鰭部118的露出部分上，並與半導體奈米結構107接觸。最初，源極/汲極區146生長於相鄰的隔離結構128之間或生長於隔離結構128及隔離結構122之間。介電隔離結構122可以在單元的邊界形成。然而，介電隔離結構122也可以形成在單元內。
對於每個半導體奈米結構107的堆疊，具有兩個源極/汲極區146。對於半導體奈米結構107a的堆疊，源極/汲極區146a與半導體奈米結構107a直接接觸。第1J圖中明顯只有單一個源極/汲極結構146a。這是因為第二個源極/汲極結構146a在X方向上位於半導體奈米結構107a的另一側，而在第1J的示意圖中被遮住了。因此，半導體奈米結構107a在兩個源極/汲極區146a之間沿X方向延伸。同樣，半導體奈米結構107b在兩個源極/汲極區146b之間沿X方向延伸。半導體奈米結構107c在兩個源極/汲極區146c之間沿X方向延伸。半導體奈米結構107d在兩個源極/汲極區146d之間沿X方向延伸。第1J圖也繪示出半導體奈米結構107d及107e共用一個源極/汲極區146d/e。這些半導體奈米結構107的堆疊各個可與在X方向相鄰的半導體奈米結構107的堆疊共用一個源極/汲極區146。
源極/汲極區146從鰭部118向上生長時，留在溝槽隔離區域128上的介電支撐元件141橫向限制了源極/汲極區146的生長。在一些實施例中，源極/汲極區146在對應的半導體奈米結構107中施加應力，因而提高效能。形成的源極/汲極區146使得每個犧牲的閘極結構130設置在對應的相鄰一對源極/汲極區146之間。在一些實施例中，閘極間隙壁層140及內間隔層144將源極/汲極區146與犧牲的閘極層134隔開一適當的橫向距離(例如，沿X軸方向)。在X軸方向)，以防止電性橋接至隨後形成的最終裝置的閘極。
如前所述，在一些實施例中，殼介電層124及介電支撐元件141可以延伸至不同的垂直高度。 這可造成源極/汲極區146的不對稱性。舉例來說，如果殼介電層124延伸至比介電支撐元件141更高的高度，之後在磊晶生長製程期間，源極/汲極區146將能夠在介電支撐元件上方比在殼介電層124上方更早開始沿Y方向橫向生長。 因此，在一些實施例中，源極/汲極區146的形狀可以是非對稱的。
源極/汲極區146可以包括任何可接受的材料，例如適合n型或p型裝置的材料。在一些實施例中，對於n型裝置，源極/汲極區146包括在通道區施加拉伸應變的材料，例如矽、SiC、SiCP、SiP或類似材料。根據一些實施例，當形成p型裝置時，源極/汲極區146包括在通道區施加壓縮應變的材料，如SiGe、SiGeB、Ge、GeSn或類似材料。源極/汲極區146可以具有從鰭部對應的表面升起的表面，也可以有刻面。相鄰的源極/汲極區146在一些實施例中可以合併，以在鰭部118的兩個相鄰的鰭部上形成一個單一的源極/汲極區146。
源極/汲極區146可以佈植摻雜物，然後進行退火製程。源極/汲極區146的雜質濃度可約在10 19cm -3至10 21cm -3之間。源極/汲極區146的n型及/或p型雜質可以是先前說明過的任何雜質。在一些實施例中，源極/汲極區146是在生長期間進行原位摻雜。
在第1K圖中，已形成了接觸蝕刻停止層(contact etch stop layer, CESL)148及內層介電(interlayer dielectric, ILD)層150。接觸蝕刻停止層(CESL)148可以包括一薄介電層順應性沉積於源極/汲極區146、隔離結構122、介電支撐元件141及溝槽隔離區域128的露出表面上。接觸蝕刻停止層(CESL)148可以包括SiN、SiC、SiOC、SiOCN、SiON或其他合適的介電材料。接觸蝕刻停止層(CESL)148可以透過CVD、ALD、PVD或其他合適的沉積製程進行沉積。
介電層150覆蓋接觸蝕刻停止層(CESL)148。介電層150可以包括SiO、SiON、SiN、SiC、SiOC、SiOCN、SiON或其他合適的介電材料。介電層150可以透過CVD、ALD、PVD或其他合適的沉積製程進行沉積。
在第1L圖中，犧牲的閘極結構130已從閘極間隙壁層140之間去除。與第1K圖的示意圖相比，第1L圖的示意圖沿X方向上進一步向內，使得源極/汲極區146a-d不明顯。特別是，第1L圖為沿第1K圖的截線2L的示意圖。在第1L圖中，明顯只有耦接至半導體奈米結構107d遠側的源極/汲極區146d/e及耦接至半導體奈米結構107e遠側的源極/汲極區146e。犧牲的閘極結構130的去除包括透過一或多道蝕刻製程去除犧牲的閘極介電層132、犧牲的閘極層134、介電層136及138。
犧牲的閘極結構的去除可以包括先進行平坦化製程(例如，CMP)以使犧牲的閘極層134及閘極間隙壁層140的上表面齊平。平坦化製程也可以去除犧牲的閘極層134上的介電層136及138，以及沿介電層136及138的側壁的部分的閘極間隙壁層140。因此，露出犧牲的閘極層134的上表面。
接下來，可以在蝕刻製程中去除犧牲的閘極層134，而形成凹槽。在一些實施例中，犧牲的閘極層134是透過異向性乾式蝕刻製程去除的。舉例來說，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，反應氣體可選擇性蝕刻犧牲的閘極層134而不蝕刻閘極間隙壁層140。當蝕刻犧牲的閘極層134時，犧牲的閘極介電層132(當存在時)可作為蝕刻停止層。犧牲的閘極介電層132可以在去除犧牲的閘極層134之後去除。
在第1M圖中，半導體奈米結構107透過去除犧牲的半導體奈米結構109而釋放出來。去除犧牲的半導體奈米結構109，以釋放半導體奈米結構107。犧牲的半導體奈米結構109可以透過選擇性蝕刻製程去除，使用的蝕刻劑對犧牲的半導體奈米結構109的材料具有選擇性，使得可去除犧牲的半導體奈米結構109，而未實質上蝕刻半導體奈米結構107。在一些實施例中，蝕刻製程是使用蝕刻氣體的等向性蝕刻製程，以及可選的載氣，其中蝕刻氣體包括F2及HF，載氣可為惰性氣體，如Ar、He、N2其組合或類似氣體。在一些實施例中，去除犧牲的半導體奈米結構109，並對半導體奈米結構107進行圖案化，以形成PFET及NFET兩者的通道區。
在一些實施例中，半導體奈米結構107透過進一步的蝕刻製程而重塑(例如，變薄)，以改善閘極填充容許度。重塑可以透過對半導體奈米結構107的等向性蝕刻製程來進行。在重塑之後，半導體奈米結構107可呈現狗骨型，其中沿X軸方向半導體奈米結構107的中間部分比半導體奈米結構107的周邊部分更薄。
在第1N圖中，在釋放半導體奈米結構107之後，修整隔離結構122的殼介電層124。 特別是，進行蝕刻製程，以縮減隔離結構122的殼介電層124的高度。蝕刻製程相對於核心介電層126及半導體奈米結構107的材料，選擇性蝕刻殼介電層124的材料。蝕刻製程可以包括一異向性的蝕刻製程，在向下的方向選擇性蝕刻。蝕刻可為定時的，以選擇殼介電層124的上表面154的最終高度。或者，蝕刻製程可以包括一定時的等向性蝕刻製程。蝕刻製造過程可以包括濕式蝕刻、乾式蝕刻或其他合適的蝕刻製程。可以選擇蝕刻製程的持續時間，以確保完全去除位於基底102的上表面158上方的殼介電層124。在一些實施例中，部分的殼介電層可以留在基底102的上表面158上方。
在進行蝕刻製程之後，殼介電層具有一上表面154，低於核心介電層126的上表面156。殼介電層124的上表面154低於每個堆疊的最低半導體奈米結構107。在一些實施例中，殼介電層124的上表面154低於基底102的上表面158。如第1N圖所示，殼介電層154的上表面與溝槽隔離區域128的上表面160可以實質上一致。
殼介電層124的蝕刻製程的另一結果是，殼介電層124可以在半導體奈米結構107及核心介電層126之間完全去除。因此，在第1N圖所示的製程階段，在半導體奈米結構107的端部與相鄰的核心介電層126之間具有一間隙。半導體奈米結構107的端部與相鄰的核心介電層126之間的間隙在Y方向上的尺寸在2nm至6nm之間，實質上是蝕刻前的殼介電層124的厚度。如果殼介電層124沒有完全去除，則半導體奈米結構107與殼介電層124之間會存在一間隙。
在第1O圖中，已沉積了一界面閘極介電層162。界面閘極介電層162沉積於半導體奈米結構107的所有露出表面上。界面閘極介電層162環繞著一個半導體奈米結構107的拼塊(puzzle)。界面閘極介電層162可以包括介電材料，例如氧化矽、氮化矽或其他合適的介電材料。界面閘極介電層162可以包括相對低K值介電材料的高K值介電材料，例如氧化鉿或其他可用於電晶體的閘極介電層的高K值介電材料。高K值介電材料可以包括介電常數高於氧化矽介電常數的介電材料。界面閘極介電層162可以透過熱氧化製程、化學氣相沉積(CVD)製程或原子層沉積(ALD)製程形成。界面閘極介電層162的厚度可以在0.5nm至2nm之間。在不脫離本揭露的範圍下，界面閘極介電層162可採用其他材料、沉積製程及厚度。
在第1O圖中，已沉積了高K值介電層164。高K值介電層164是在順應性沉積製程中進行沉積的。順應性沉積製程將高K值介電層164沉積於界面閘極介電層162、殼介電層124的上表面及核心介電層126的側壁上。高K值介電層164也沉積於閘極間隙壁層140的側壁上。高K值閘極介電層164圍繞半導體奈米結構107。 高K值閘極介電層164的厚度在1nm至3nm之間。高K值閘極介電層164填滿界面閘極介電層162與核心介電層126的側壁之間的剩餘間隙。高K值介電層包括一或多個介電材料層，如HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金其他合適的高K值介電材料及/或其組合。高K值介電層164可以透過CVD、ALD或任何合適的方法形成。在不脫離本揭露的範圍下，高K值介電層164可採用其他厚度、沉積製程及材料。
在第1O圖中，已沉積了一閘極金屬166。閘極金屬166沉積於高K值介電層164的所有露出表面。閘極金屬166實質上環繞半導體奈米結構107。雖然在第1O圖中所繪示出的閘極金屬166為一單層，但實際上，閘極金屬166可以包括一或多個導電襯層、功函數層及閘極填充層所共同構成閘極金屬。閘極金屬可以包括Ti、TiN、Ta、TaN、Al、Cu、Co、Ru、W、Au或其他合適的導電材料的其中一或多種。閘極金屬166可以透過PVD、ALD或CVD進行沉積。在不脫離本揭露的範圍下，閘極金屬166可採用其他配置、材料及沉積製程。
在一些實施例中，如果高K值介電層164的厚度不足以填充界面介電層162與核心介電層126之間的間隙，則有可能在半導體奈米結構107與核心介電層126之間未由高K值介電層164所佔據的區域沉積若干量的閘極金屬166。如果剩餘的間隙太小，則可能不會沉積閘極金屬166。
在第1O圖中所示的製作階段，電晶體103a-e已實質上完成。電晶體103a包括在源極/汲極區146a之間延伸的半導體奈米結構107a，並作為電晶體103a的堆疊的通道。閘極金屬166作為閘極電極環繞半導體奈米結構107a。電晶體103b包括在源極/汲極區146b之間延伸的半導體奈米結構107b，作為電晶體103b的堆疊的通道。閘極金屬166作為閘極電極環繞半導體奈米結構107b。電晶體103c包括在源極/汲極區146c之間延伸的半導體奈米結構107c，作為電晶體103c的堆疊的通道。閘極金屬166作為閘極電極環繞半導體奈米結構107c。電晶體103d包括在源極/汲極區146d與146d/e之間延伸的半導體奈米結構107d，作為電晶體103d的堆疊的通道。閘極金屬166作為閘極電極環繞半導體奈米結構107d。電晶體103e包括在源極/汲極區146d/e與146e之間延伸的半導體奈米結構107e，作為電晶體103e的堆疊的通道。閘極金屬166作為閘極電極環繞半導體奈米結構107e。
在第1O圖中，閘極金屬166沒有斷裂，因此電晶體103a-d的閘極電極都短路在一起。雖然在第1O圖中並未繪示，但在進一步的製程步驟中，可以進行蝕刻製程，以電性隔離部分的閘極金屬166，形成電晶體103a-d中電性隔離的閘極電極。
第1P圖繪示出根據一些實施例之在第10圖的製造階段的積體電路100的剖面示意圖。在第1P圖中，鰭部118a與118b之間的溝槽的寬度為尺寸D 1。尺寸D 1可在20nm至40nm之間。鰭部118b與118c之間的溝槽的寬度為尺寸D 2。尺寸D 2在40 nm至60nm之間。在不脫離本揭露範圍下，尺寸D 1及D 2可使用其他數值。
第1P圖更清楚地繪示出高K值介電層164是如何順應性沉積在半導體奈米片107及核心介電層126兩者的側壁上。高K值介電層164具有生長於半導體奈米結構107上的高K值介電層164部分與生長於核心介電層126的側壁上的高K值介電層164部分合併在一起。
第1Q圖繪示出根據一些實施例之第1P圖的積體電路100的局部放大示意圖。第1Q圖的示意圖取自第1P圖中的方框1Q。第1Q圖的界面閘極介電層162具有一厚度尺寸D 3。厚度尺寸D 3在0.5nm至2nm之間。高K值閘極介電層164具有一厚度尺寸D 4。厚度尺寸D 4在1nm至3nm之間。半導體奈米片107與核心介電層126以寬度尺寸D 5分開。寬度尺寸D 5的數值在2nm至6nm之間。在不脫離本揭露範圍下，厚度尺寸D 3、厚度尺寸D 4及寬度尺寸D 5可以採用其他數值。
第1R圖繪示出根據一些實施例之對應於第1Q圖的方框2R的積體電路100的進一步放大示意圖。第1R圖繪示出閘極金屬166延伸至一深度，其實質上等於半導體奈米結構107b的上表面。在每個半導體奈米結構107附近，閘極金屬166有一個角部區域167，在這個角部區域，閘極金屬166到達一個點，在這個點上，從界面閘極介電層生長出來的高K值介電層164。從界面閘極介電層162長出的高K值介電層164的部分與從核心介電層126長出的部分相接。在一些實施例中，角部區域167中的閘極金屬的最低點實際質上與對應的半導體奈米結構107的表面齊平。
第1S圖繪示出根據一些實施例之類似於第1R圖的積體電路100的放大圖，但具有稍微不同的結構。在第1R圖中，閘極金屬166的角部區域167延伸至一深度尺寸D 6，位於相鄰半導體奈米結構107的上表面以下。深度尺寸D 6的數值可以在0nm至1nm之間。在不脫離本發明範圍的下，深度尺寸D 6也可以使用其他尺寸數值。閘極金屬166的角部區域167延伸的深度可以透過調整界面閘極電層162及高K值閘極電層164的厚度來調整。然而，如果角部區域167延伸至半導體奈米結構107的上表面以下大於1nm的深度，可能很難維持一致的閘極金屬延伸及一致的裝置效能。
第1T圖繪示出根據一些實施例之第1P圖的積體電路100沿截線1T的放大平面示意圖。第1T圖繪示出在源極/汲極區146b之間沿X方向延伸的半導體奈米結構107b。第1T圖繪示出半導體奈米結構107b與閘極金屬166之間以及半導體奈米結構107b與核心介電層126之間的界面閘極介電層162。在一些實施例中，界面閘極介電層的厚度與相鄰核心介電層126的厚度相同，且位於半導體奈米結構107b的另一側，則與閘極金屬166的厚度相同。第1T圖也繪示出內間隔層144，其將閘極金屬166與源極/汲極區146b電性隔離。
第2A-2H圖繪示出根據一些實施例之積體電路100在各個製造階段的立體示意圖、剖面示意圖及平面示意圖。第2A圖繪示出根據一些實施例之積體電路100在與第1M圖中所示的製造階段對應的製造階段的立體示意圖。第2A圖的積體電路100與第1M圖的積體電路100不同的是，第2A圖的隔離結構122與第1M圖的隔離結構122具有不同的膜層配置。特別是，第2A圖的隔離結構122具有一第一殼介電層170、一第二殼介電層172以及一核心介電層126。因此，第2A圖的隔離結構122具有雙層殼介電層。
第2A圖的隔離結構122可在第1C圖的製造階段形成。第一殼介電層170順應性沉積於對應溝槽120的側壁及底部。第一殼介電層170與位於溝槽120的底部的基底102的側壁接觸。第一殼介電層170與基底102的側壁、半導體奈米結構107的側壁、犧牲的半導體奈米結構109的側壁、介電層110的側壁以及溝槽120內的硬式罩幕層112的側壁接觸。
第一殼介電層170可以透過CVD、ALD、PVD或其他合適的沉積製程進行沉積。殼介電層124可由低K值介電材料形成。 殼介電層170的低K值介電材料可以包括SiN、SiCN、SiOC、SiOCN或其他合適的介電材料。第一殼介電層170可以具有一厚度，其在0.5nm至2nm之間。在不脫離本揭露範圍下，第一殼介電層170可以採用其他材料、沉積製程及厚度。第一殼介電層170可稱為第一介電襯層。
第二殼介電層172順應性沉積在第一殼介電層170上。第二殼介電層172可以透過CVD、ALD、PVD或其他合適的沉積製程沉積。第二殼介電層172可以由低K值介電材料形成。 第二殼介電層172的低K值介電材料可以包括SiN、SiCN、SiOC、SiOCN或其他合適的介電材料。第二殼介電層172可具有一厚度，其在1.5nm至5nm之間。在不脫離本揭露範圍下，第二殼介電層172可以採用其他材料、沉積製程及厚度。第二殼介電層172可稱為第二介電襯層。
核心介電層126可以沉積於適當溝槽120內的第二殼介電層172。核心介電層126可以填充未由第一殼介電層170及第二殼介電層172填充的溝槽120的剩餘部分。核心介電層126可以透過CVD、ALD、PVD或其他合適的沉積製程進行沉積。核心介電層126可為或包括SiN、SiCN、SiOC、SiOCN。在不脫離本揭露的範圍下，核心介電層126可採用其他尺寸、材料及沉積製程。
在一些實施例中，第一殼介電層170的材料與第二殼介電層172的材料不同。在一些實施例中，第一殼介電層170為SiOC或SiOCN，而第二殼介電層172為SiN或SiCN。在一些實施例中，第一殼介電層170為SiN或SiCN，而第二殼介電層172為SiOC或SiOCN。在一些實施例中，核心介電層126及第一殼介電層170可以具有相同的材料。
在第2B圖中，已進行了蝕刻製程。蝕刻製程相對於第二殼介電層172選擇性蝕刻第一殼介電層170。蝕刻製程可選擇性沿橫向蝕刻，而使來自第一殼介電層170的介電殘留物174留在半導體奈米結構107與第二殼介電層172之間。
在第2C圖中，已進行了蝕刻製程。蝕刻製程相對於核心介電層126相對於核心介電層12選擇性蝕刻第一殼介電層172。蝕刻製程可選擇性沿橫向蝕刻，而使來自第二殼介電層172的介電殘留物176留在介電殘留物174與核心介電層126之間。
除了第一殼介電層170及第二殼介電層172的介電殘留物174及176留在半導體奈米結構107 與核心介電層126之間，第2D圖繪示出積體電路100在製造階段實質上類似於第1O圖所示的製造階段的示意圖。已沉積了界面閘極介電層162、高K值閘極介電層164及閘極金屬166。已實質上完成電晶體103a-d的製作。
除了第一殼介電層170及第二殼介電層1 172的介電殘留物174及176留在於半導體奈米結構107與核心介電層126之間，第2E圖繪示出積體電路100在製造階段實質上類似於第1P所示的製造階段的剖面示意圖。。
第2F圖繪示出第2E圖的積體電路100的局部放大示意圖，對應於第2E圖的方框2F。第2F圖繪示出高K值介電層164侵入介電殘餘物176，具有垂直尺寸D 7高於相鄰的半導體奈米結構107b的下表面。並且，同樣地，低於相鄰半導體奈米結構107b的上表面。垂直尺寸D 7可在0nm至2nm之間，然而在不脫離本揭露的範圍下，可以採用其他尺寸。
第2G圖繪示出根據一些實施例之沿第2E圖中截線2G的放大平面示意圖。除了介電殘留物174及176存在於半導體奈米結構107與核心介電層126之間而非如第1T圖中高K值介電層164填充該空間以外，第2G圖的示意圖與第1T圖的示意圖類似。另外，一個界面閘極介電層162已生長於半導體奈米結構107b與介電層174之間，與介電殘留物174相鄰的界面閘極介電層162生長部分是由擴散所造成，而位於高K值介電層164與半導體奈米結構107b之間的界面閘極介電層162部分是由直接氧化所形成。由於界面閘極介電層162的各部分的生長方式不同，因此與介電殘留物174相鄰的界面閘極介電層162具有一厚度尺寸D 8，其小於與高K值介電層164相鄰的界面閘極介電層162的厚度尺寸D 9。
第2H圖繪示出根據一些實施例之沿第2E圖中截線2H的放大平面示意圖。截線2H並未穿過半導體奈米結構107。相反地，第2G圖繪示出閘極金屬166部分及界面閘極介電層164部分是如何填補因去除部分的第一殼介電層170及部分的第二殼介電層172所留下的空間。再者，第2H圖繪示出高K值介電層164在鄰近介電殘餘物174及176處沿X方向偏離了一尺寸D 10。尺寸D 10為介電殘留物174及176的厚度的橫向損失。尺寸D 10可在0nm至2nm之間。
第3圖繪示出根據一些實施例之積體電路100的剖面示意圖。在第3圖中，積體電路100處於對應於第1J圖所示的製造階段的製造階段。然而，在第3圖中，介電隔離結構122的上表面高於溝槽隔離區域128上的介電支撐元件141的上表面。這種高度上的不匹配導致形成的源極/汲極區146的不對稱。特別是，源極/汲極區146從最靠近介電支撐元件141的一側的半導體奈米結構107的邊緣開始，具有一橫向寬度尺寸D 11。源極/汲極區146從最靠近隔離結構122的一側的半導體奈米結構107的邊緣開始，具有一橫向寬度尺寸D 12。在一些實施例中，橫向寬度尺寸D 11在10nm至20nm之間。橫向寬度尺寸D 12nm至10nm之間。橫向寬度尺寸D 12小於橫向寬度尺寸D 11。不同於第1J圖中的源極/汲極區146，第1J圖中橫向寬度尺寸D 11及橫向寬度尺寸D 12實質上相同，且源極/汲極區實質上是對稱的。在不脫離本揭露範圍下，可以採用其他尺寸及配置。
第4A圖繪示出根據一些實施例之積體電路100的立體示意圖。第4A圖的示意圖可以對應於第1O圖的示意圖之後不久的製程步驟。特別是，已進行了蝕刻製程。蝕刻製程可以依照一圖案微影罩幕進行，在積體電路100內形成溝槽180。溝槽180截斷閘極金屬166、閘極間隙壁140、介電層150、源極/汲極區146及其他結構。形成的溝槽電性隔離了相鄰電晶體103的閘極金屬166。這個製程可以稱為截斷金屬閘極(cut metal gate)製程。蝕刻製程可包括多道蝕刻步驟或單一蝕刻步驟。溝槽180局部延伸至隔離結構122的核心介電層126。因此，溝槽180形成於相鄰電晶體103的半導體奈米結構107之間。在第4A圖中，隔離結構122的組成與第1O圖或第2A圖中所示不同。然而，實際上，第4A圖的隔離結構122可以與第1O圖或第2A圖的隔離結構122相同。
在第4B圖中，溝槽180內已填充了介電材料182。介電材料182可以包括SiO、SiN、SiON、SiOC、SiOCN或其他合適的介電材料中的一或多種。介電材料182從閘極金屬166的上表面向下延伸至核心介電層126，以低於最低層半導體奈米結構107的高度。在一些實施例中，介電材料182並未延伸至低於基底102頂部的垂直高度。在不脫離本揭露的範圍下，介電材料182可以具有各種不同配置。介電材料182可以透過CVD、ALD、PVD或其他合適的沉積製程進行沉積。在形成介電材料182後，可以進行CMP製程，使積體電路100的上表面平坦化。
第4C圖繪示出進一步沿X方向的積體電路100的剖面示意圖，使得可以見到源極/汲極區146。第4C圖的示意圖繪示出溝槽180穿過源極/汲極區146及介電層148。特別是，介電材料182與源極/汲極區146及介電層148接觸。溝槽180的形成使源極/汲極區146變得不對稱。溝槽180及介電材料182可以作為相鄰的源極/汲極區146之間的隔離物。特別是，源極/汲極區146從最靠近介電支撐元件141的一側的半導體米結構107的邊緣開始具有一橫向寬度尺寸D 13。源極/汲極區146從最靠近隔離結構122的一側的半導體奈米結構107的邊緣開始具有一橫向寬度尺寸D 14。在一些實施例中，橫向寬度尺寸D 13在10nm至20nm之間。橫向寬度尺寸D 14在5 nm至10nm之間。橫向寬度尺寸D 14小於橫向寬度尺寸D 13。不同於第1J圖中的源極/汲極區146，第1J圖中橫向寬度尺寸D 13及橫向寬度尺寸D 14實質上是相同的，且源極/汲極區實質上是對稱的。在不脫離本揭露範圍下，可以採用其他尺寸及配置。
第4D圖繪示出根據一些實施例之積體電路100相同於第1B圖中製造階段的剖面示意圖。第4D圖清楚地繪示出介電材料182如何向下延伸至核心介電層126並實質上停止於溝槽隔離結構128的表面上。因此，溝槽180截斷高K值介電層164，但未實質上侵襲溝槽隔離區域128。在不偏離本揭露的範圍的情況下，可以採用溝槽180及介電材料182的其他配置。
第5圖繪示出根據一些實施例之積體電路的形成方法500的流程圖。方法500可以利用與第1A-4D圖相關說明的結構、製程及系統。在步驟502，方法500包括在第一電晶體的堆疊的第一半導體奈米結構與第二電晶體的堆疊的第二半導體奈米結構之間形成一隔離結構，隔離結構包括一核心介電層以及一殼介電層，核心介電層具有上表面高於所有的堆疊的第一半導體奈米結構及堆疊的第二半導體奈米結構，殼介電層圍繞核心介電層的下部，並具有上表面低於所有的堆疊的第一半導體奈米結構及堆疊的第二半導體奈米結構。 第一電晶體的一示例為第1O圖的第一電晶體103a。第一半導體奈米結構的一示例為第1O圖的第一半導體奈米結構107a。第二電晶體的一示例為第1O圖的第二電晶體103b。第二半導體奈米結構的一示例為第1O圖的第二半導體奈米結構107b。隔離結構的一示例為第1O圖的隔離結構122a。核心介電層的一示例為第1O圖的核心介電層126。殼介電層的一示例為第1O圖的殼介電層124。在步驟504，方法500包括形成與堆疊的第一半導體奈米結構及堆疊的第二半導體奈米結構接觸的一界面閘極介電層。界面介電層的一示例為第1O圖的界面介電層162。 在步驟506，方法500包括形成與界面介電層及核心介電層的側壁接觸的一高K值閘極介電層。高K值閘極介電層的一示例為第1O圖的高K值閘極介電層164。
本揭露的實施例減少了主動區的間距，並改善了積體電路單元尺寸(例如，高度)的縮放性。在一些實施例中，在相鄰的半導體奈米結構的堆疊(對應於相鄰電晶體的通道區)之間形成一隔離結構。隔離結構可具有一殼介電層及一核心介電層。最初，核心介電層與半導體奈米結構的側面接觸。 然而，一蝕刻製程從核心介電層與半導體奈米結構之間完全去除殼介電層。隨後，順應性沉積一高K值閘極介電層於半導體介電結構及核心介電層的表面上。如此一來高K值閘極介電層完全填充半導體奈米結構與核心介電層之間的空間。此可幫助控制隨後沉積的閘極金屬的剖面輪廓，防止閘極金屬及源極/汲極區之間不必要的重疊。如此一來提高了晶圓良率及積體電路的效能。
在一實施例中，一種半導體裝置包括一半導體基底；一第一電晶體，包括位於半導體基底上的多個第一堆疊的通道；一第二電晶體，包括位於半導體基底上的多個第二堆疊的通道；以及一隔離結構，包括一核心介電層，位於第一堆疊的通道與第二堆疊的通道之間。半導體裝置裝置包括一高K值閘極介電層，位於第一堆疊的通道及第二堆疊的通道上，且位於第一堆疊的通道與核心介電層之間以及第二堆疊的通道與核心介電層之間的核心介電層側壁上。
在一實施例中，半導體裝置更包括一界面介電層，位於高K值閘極介電層與第一堆疊的通道之間，其中高K值閘極介電層與界面介電層完全填充第一堆疊的通道中的至少一者與核心介電層之間的一空間。在一實施例中，核心介電層垂直延伸高於所有第一堆疊的通道及第二堆疊的通道且低於半導體基底的上表面。在上述實施例中，隔離結構包括一殼介電層，環繞核心介電層的下部，其中殼介電層未延伸至相同於核心介電層的高度。再者，在上述實施例中，殼介電層的上表面低於半導體基底的上表面。又，在上述實施例中，高K值閘極介電層與殼介電層的上表面接觸。在一實施例中，半導體裝置更包括一閘極金屬，位於第一堆疊的通道及第二堆疊的通道的上方及下方的高K值閘極介電層上，其中高K值閘極介電層形成與第一堆疊的通道的其中一者及核心介電層相鄰的一角部，其中閘極金屬包括一角部與高K值閘極介電層的角部接觸。在上述實施例中，閘極金屬的角部位於第一堆疊的通道中至少一者與核心介電層之間。在上述實施例中，閘極金屬的角部與相鄰的第一堆疊的通道的上表面實質上位於同一垂直高度。在一實施例中，界面介電層位於第一堆疊的通道的其中一者相鄰於核心介電層的一側及位於第一堆疊的通道的其中該者遠離核心介電層的一第二側具有相同的厚度。
在一實施例中，一種半導體裝置之形成方法包括形成一隔離結構於一第一電晶體的堆疊的第一半導體奈米結構與一第二電晶體的堆疊的第二堆疊的半導體奈米結構之間。隔離結構包括一核心介電層及一殼介電層，核心介電層具有一上表面高於所有的堆疊的第一導體奈米結構及堆疊的第二半導體奈米結構，殼介電層環繞核心介電層的下部，並具有一上表面低於所有的堆疊的第一半導體奈米結構及堆疊的第二半導體奈米結構。上述方法更包括形成一高K值閘極介電層，與核心介電層的多個側壁接觸。
在一實施例中，上述方法更包括形成殼介電層於堆疊的第一半導體奈米結構與堆疊的第二半導體奈米結構的側壁上，且具有上表面高於所有堆疊的第一半導體奈米結構與堆疊的第二半導體奈米結構；以及從堆疊的第一半導體奈米結構及堆疊的第二半導體奈米結構的側壁蝕刻殼介電層，以去除殼介電層，並且使殼介電層的上表面凹陷至低於所有的堆疊的第一半導體奈米結構與堆疊的第二半導體奈米結構的高度。在上述實施例中，上述方法更包括形成一界面電介電層，與堆疊的第一半導體奈米結構與堆疊的第二半導體奈米結構接觸，其中形成高K值閘極介電層包括沉積高K值閘極介電層的一第一部於界面介電層上及沈積高K值閘極介電層的一第二部於核心介質層上去除了殼介電層處。再者，在上述實施例中，形成高K值閘極介電層包括生長高K值閘極介電層，使得高K值閘極介電層的第一部與高K值閘極介電層的第二部合併。又，在上述實施例中，上述方法更包括沉積一閘極金屬於堆疊的第一半導體奈米結構及堆疊的第二半導體奈米結構的上方與下方，並與高K值閘極介電層的第一部及第二部接觸。又，在上述實施例中，閘極金屬包括一角部與高K值閘極介電層的第一部及第二部接觸於高K值閘極介電層的一角部處，其中閘極金屬的角部與最高的第一半導體奈米結構的一上表面實質上位於相同高度。或者，在上述實施例中，閘極金屬包括一角部與高K值閘極介電層的第一部及第二部接觸於高K值閘極介電層的一角部處，其中閘極金屬的角部低於最高的第一半導體奈米結構的一上表面。
在一實施例中，一種半導體裝置包括一半導體基底；一第一電晶體，包括多個堆疊的第一半導體奈米結構位於對應於第一電晶體的多個通道區的半導體基底上。半導體裝置包括裝置包括一第二電晶體，包括多個堆疊的第二半導體奈米結構位於對應於第二電晶體的多個通道區的半導體基底上。半導體裝置包括一隔離結構，包括一核心介電層，位於第一半導體奈米結構與第二半導體奈米結構之間，且具有一上表面高於所有的堆疊的第一半導體奈米結構及堆疊的第二半導體奈米結構。隔離結構包括一殼介電層，具有一主要部，環繞核心介電層的下部區，且具有一上表面低於所有的堆疊的第一半導體奈米結構及堆疊的第二半導體奈米結構；以及多個殘餘部，各個位於核心介電層與堆疊的第一半導體奈米結構及堆疊的第二半導體奈米結構的其中一對應者之間。
在一實施例中，殼介電層包括直接位於核心介電層上的一第一殼介電層與直接位於第一殼介電層上的一第二殼介電層。在上述實施例中，半導體裝置包括一閘極介電層，位於該等堆疊的第一半導體奈米結構及該等堆疊的第二半導體奈米結構上，且位於殼介電層的殘餘部的上表面上。
以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。
100:積體電路 102:基底 103:半導體奈米結構電晶體 103a,103b,103c,103d,103e:電晶體 104:半導體堆疊；多層堆疊 106:半導體層 107,107a,107b,107c,107d,107e:半導體奈米結構 108,114:犧牲的半導體層 109,109a,109b,109c,109d,109e:犧牲的半導體奈米結構 110,136,138,150:介電層 112:硬式罩幕層 118,118a,118b,118c,118d:鰭部 120,180:溝槽 122,122a,122b:隔離結構 124:殼介電層 126:核心介電層 128:(淺)溝槽隔離區域 130:犧牲的閘極結構 132:犧牲的閘極介電層 134:犧牲的閘極層 140:閘極間隙壁層 141:介電支撐元件 144:內間隔層 146,146a,146b,146c,146d,146e,146d/e:源極/汲極區 148:接觸蝕刻停止層(CESL) 154,156,158,160:上表面 162:界面閘極介電層 164:高K值介電層 166:閘極金屬 167:角部區域 170:第一殼介電層 172:第二殼介電層 174,176:介電殘留物 182:介電材料 500:方法 502,504,506:步驟 1Q,2F,2R:方框 D 1,D 2,D 10:尺寸 D 3,D 4,D 8,D 9:厚度尺寸 D 5:寬度尺寸 D 6:深度尺寸 D 7:垂直尺寸 D 11,D 12,D 13,D 14:橫向寬度尺寸
第1A-1T圖繪示出根據一些實施例之積體電路於製程中間階段的立體示意圖、剖面示意圖及平面示意圖。 第2A-2H圖繪示出根據一些實施例之積體電路於製程中間階段的立體示意圖、剖面示意圖及平面示意圖。 第3圖繪示出根據一些實施例之積體電路的剖面示意圖。 第4A-4D圖繪示出根據一些實施例之積體電路於製程中間階段的立體示意圖及剖面示意圖。 第5圖繪示出根據一些實施例之積體電路的形成方法的流程圖。
100:積體電路
102:基底
103a,103b,103c,103d,103e:電晶體
107a,107b,107c,107d,107e:半導體奈米結構
122a,122b:隔離結構
124:殼介電層
126:核心介電層
128:(淺)溝槽隔離區域
140:閘極間隙壁層
144:內間隔層
146e,146d/e:源極/汲極區
162:界面閘極介電層
164:高K值介電層
166:閘極金屬

Claims (20)

  1. 一種半導體裝置，包括： 一半導體基底； 一第一電晶體，包括位於該半導體基底上的複數個第一堆疊的通道； 一第二電晶體，包括位於該半導體基底上的複數個第二堆疊的通道； 一隔離結構，包括一核心介電層，位於該等第一堆疊的通道與該等第二堆疊的通道之間；以及 一高K值閘極介電層，位於該等第一堆疊的通道及該等第二堆疊的通道上，且位於該等第一堆疊的通道與該核心介電層之間以及該等第二堆疊的通道與該核心介電層之間的核心介電層側壁上。
  2. 如請求項1之半導體裝置，更包括：一界面介電層，位於該高K值閘極介電層與該等第一堆疊的通道之間，其中該高K值閘極介電層與該界面介電層完全填充該等第一堆疊的通道中的至少一者與該核心介電層之間的一空間。
  3. 如請求項1之半導體裝置，其中該核心介電層垂直延伸高於所有該等第一堆疊的通道及該等第二堆疊的通道且低於該半導體基底的一上表面。
  4. 如請求項3之半導體裝置，其中該隔離結構包括一殼介電層，環繞該核心介電層的一下部，其中該殼介電層未延伸至相同於該核心介電層的高度。
  5. 如請求項4之半導體裝置，其中該殼介電層的一上表面低於該半導體基底的該上表面。
  6. 如請求項5之半導體裝置，其中該高K值閘極介電層與該殼介電層的該上表面接觸。
  7. 如請求項1之半導體裝置，更包括一閘極金屬，位於該等第一堆疊的通道及該等第二堆疊的通道的上方及下方的該高K值閘極介電層上，其中該高K值閘極介電層形成與該等第一堆疊的通道的其中一者及該核心介電層相鄰的一角部，其中該閘極金屬包括一角部與該高K值閘極介電層的該角部接觸。
  8. 如請求項7之半導體裝置，其中該閘極金屬的該角部位於該等第一堆疊的通道中至少一者與該核心介電層之間。
  9. 如請求項7之半導體裝置，其中該閘極金屬的該角部與該相鄰的第一堆疊的通道的一上表面實質上位於同一垂直高度。
  10. 如請求項2之半導體裝置，其中該界面介電層位於該等第一堆疊的通道的其中一者相鄰於該核心介電層的一側及位於該等第一堆疊的通道的其中該者遠離該核心介電層的一第二側具有相同的厚度。
  11. 一種半導體裝置之形成方法，包括： 形成一隔離結構於一第一電晶體的堆疊的第一半導體奈米結構與一第二電晶體的堆疊的第二堆疊的半導體奈米結構之間，該隔離結構包括： 一核心介電層，具有一上表面高於所有的該堆疊的第一導體奈米結構及該堆疊的第二半導體奈米結構；以及 一殼介電層，環繞該核心介電層的一下部，並具有一上表面低於所有的該堆疊的第一半導體奈米結構及該堆疊的第二半導體奈米結構；以及 形成一高K值閘極介電層，與該核心介電層的複數個側壁接觸。
  12. 如請求項11之半導體裝置之形成方法，更包括： 形成該殼介電層於該堆疊的第一半導體奈米結構與該堆疊的第二半導體奈米結構的複數個側壁上，且具有該上表面高於所有的該堆疊的第一半導體奈米結構與該堆疊的第二半導體奈米結構；以及 從該堆疊的第一半導體奈米結構及該堆疊的第二半導體奈米結構的該等側壁蝕刻該殼介電層，以去除該殼介電層，並且使該殼介電層的該上表面凹陷至低於所有的該堆疊的第一半導體奈米結構與該堆疊的第二半導體奈米結構的高度。
  13. 如請求項12之半導體裝置之形成方法，更包括形成一界面電介電層，與該堆疊的第一半導體奈米結構及該堆疊的第二半導體奈米結構接觸，其中形成該高K值閘極介電層包括沉積該高K值閘極介電層的一第一部於該界面介電層上及沈積該高K值閘極介電層的一第二部於該核心介質層上去除了該殼介電層處。
  14. 如請求項13之半導體裝置之形成方法，其中形成該高K值閘極介電層包括生長該高K值閘極介電層，使得該高K值閘極介電層的該第一部與該高K值閘極介電層的該第二部合併。
  15. 如請求項14之半導體裝置之形成方法，更包括沉積一閘極金屬於該堆疊的第一半導體奈米結構及該堆疊的第二半導體奈米結構的上方與下方，並與該高K值閘極介電層的該第一部及該第二部接觸。
  16. 如請求項15之半導體裝置之形成方法，其中該閘極金屬包括一角部與該高K值閘極介電層的該第一部及該第二部接觸於該高K值閘極介電層的一角部處，其中該閘極金屬的該角部與最高的第一半導體奈米結構的一上表面實質上位於相同高度。
  17. 如請求項15之半導體裝置之形成方法，其中該閘極金屬包括一角部與該高K值閘極介電層的該第一部及該第二部接觸於該高K值閘極介電層的一角部處，其中該閘極金屬的該角部低於最高的第一半導體奈米結構的一上表面。
  18. 一種半導體裝置，包括： 一半導體基底； 一第一電晶體，包括複數個堆疊的第一半導體奈米結構位於對應於該第一電晶體的複數個通道區的該半導體基底上； 一第二電晶體，包括複數個堆疊的第二半導體奈米結構位於對應於該第二電晶體的複數個通道區的半導體基底上；以及 一隔離結構，包括： 一核心介電層，位於該等堆疊的第一半導體奈米結構與該等堆疊的第二半導體奈米結構之間，且具有一上表面高於所有的該等堆疊的第一半導體奈米結構及該等堆疊的第二半導體奈米結構；以及 一殼介電層，具有： 一主要部，環繞該核心介電層的一下部區，且具有一上表面低於所有的該等堆疊的第一半導體奈米結構及該等堆疊的第二半導體奈米結構；以及 複數個殘餘部，各個位於該核心介電層與該等堆疊的第一半導體奈米結構及該等堆疊的第二半導體奈米結構的其中一對應者之間。
  19. 如請求項18之半導體裝置，其中該殼介電層包括直接位於該核心介電層上的一第一殼介電層與直接該第一殼介電層上的一第二殼介電層。
  20. 如請求項19之半導體裝置，更包括一閘極介電層，位於該等堆疊的第一半導體奈米結構及該等堆疊的第二半導體奈米結構上，且位於該殼介電層的該等殘餘部的上表面上。 在形成該第一接合膜於該密封環結構及該基底上方之前，形成一導電插塞於該接墊上，其中該第一接合墊形成於該導電插塞上方並與之直接接觸。
TW112112804A 2022-05-13 2023-04-06 半導體裝置及其形成方法 TW202410469A (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US202263342008P 2022-05-13 2022-05-13
US63/342,008 2022-05-13
US202263415561P 2022-10-12 2022-10-12
US63/415,561 2022-10-12
US18/165,853 US20230369396A1 (en) 2022-05-13 2023-02-07 Field effect transistor with dual layer isolation structure and method
US18/165,853 2023-02-07

Publications (1)

Publication Number Publication Date
TW202410469A true TW202410469A (zh) 2024-03-01

Family

ID=88698354

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112112804A TW202410469A (zh) 2022-05-13 2023-04-06 半導體裝置及其形成方法

Country Status (2)

Country Link
US (1) US20230369396A1 (zh)
TW (1) TW202410469A (zh)

Also Published As

Publication number Publication date
US20230369396A1 (en) 2023-11-16

Similar Documents

Publication Publication Date Title
US10510885B1 (en) Transistor with asymmetric source/drain overlap
US20220376072A1 (en) Spacer structure for nano-sheet-based devices
TWI801933B (zh) 積體電路裝置及其製造方法
TW202209555A (zh) 半導體元件的製造方法及半導體元件
TW202243254A (zh) 積體電路
TW202322279A (zh) 半導體結構的製造方法
KR102042718B1 (ko) 핀 전계 효과 트랜지스터 디바이스 및 방법
TWI807619B (zh) 半導體裝置的製造方法
US20220285512A1 (en) Semiconductor Device With Gate Isolation Features And Fabrication Method Of The Same
TWI762166B (zh) 半導體裝置和其製造方法
TW202129772A (zh) 半導體結構之製造方法
TW202410469A (zh) 半導體裝置及其形成方法
US20240222449A1 (en) Semiconductor structure and method for manufacturing the same
TWI795774B (zh) 填充結構及其製造方法
US20240105794A1 (en) Field effect transistor with gate electrode having multiple gate lengths
US11791403B2 (en) Semiconductor devices and methods of manufacturing thereof
US20240038901A1 (en) Field effect transistor with isolation structure and method
US20230420455A1 (en) Semiconductor device and manufacturing method thereof
US20230268403A1 (en) Semiconductor device having front side and back side source/drain contacts
US11854899B2 (en) Semiconductor devices and methods of manufacturing thereof
US20230387261A1 (en) Semiconductor device and manufacturing method thereof
US20230402512A1 (en) Semiconductor device with dielectric liners on gate refill metal
US20230009852A1 (en) Semiconductor devices and methods of manufacturing the same
US20230138012A1 (en) Semiconductor device having dielectric hybrid fin
US20230187535A1 (en) Semiconductor structure with modified spacer and method for forming the same