CN107134476A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN107134476A
CN107134476A CN201611254146.4A CN201611254146A CN107134476A CN 107134476 A CN107134476 A CN 107134476A CN 201611254146 A CN201611254146 A CN 201611254146A CN 107134476 A CN107134476 A CN 107134476A
Authority
CN
China
Prior art keywords
distance piece
insulating barrier
side wall
sidewall
grid pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201611254146.4A
Other languages
English (en)
Inventor
林俊铭
陈华丰
潘国华
谢旻谚
巫嘉豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107134476A publication Critical patent/CN107134476A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本揭露内容提供一种半导体装置。半导体装置包含晶体管的第一栅极电极、第一侧壁间隔件、第一绝缘层及第二侧壁间隔件。第一侧壁间隔件沿栅极图案的侧壁配置。第一绝缘层接触第一侧壁间隔件并具有平坦化的顶面。第二侧壁间隔件形成于第一绝缘层的平坦化顶面。第二侧壁间隔件可形成于第一间隔件上方。第二侧壁间隔件的宽度等于或大于第一侧壁间隔件的宽度。

Description

半导体装置
技术领域
本揭露内容实施例是有关一种半导体装置与其制造方法。
背景技术
在半导体结构和制造半导体的制程中已有许多的发展，这些发展有助于缩小半导体的体积并增加集成电路的效能。当栅极长度持续缩小，在邻近的元件间减少寄生效应和避免短路变得相当困难。更明确地说，当晶体管和其连接的源极/漏极接触的距离因为单位晶胞缩小而变得更小时，可能会造成栅极和接触之间的短路。
发明内容
根据本揭露内容的多个实施方式，是提供一种半导体装置，半导体装置包含晶体管的第一导电图栅极图案、沿着栅极图案侧壁的第一侧壁间隔件、和第一侧壁间隔件接触并具有平坦化顶面的第一绝缘层、以及形成于第一绝缘层的平坦化顶面上的第二侧壁间隔件。第二侧壁间隔件可形成于第一侧壁间隔件的上方。第二侧壁间隔件的宽度等于或大于第一侧壁间隔件的宽度。
为使本揭露内容的上述及其他目的、特征和优点更明显易懂，下文特举出较佳实施例，并配合所附图示详细说明如下。
附图说明
由下文的详细说明并同时参照附图能够最适当地理解本揭示内容的态样。应注意，依据工业中的标凖实务，多个特征并未按比例绘制。实际上，多个特征的尺寸可任意增大或缩小，以便使论述明晰。
图1为例示性的半导体装置的剖面示意图；
图2A为根据一实施方式的例示性的半导体装置的剖面示意图，此半导体装置包含扩大的侧壁间隔件；
图2B为根据一实施方式的例示性的鳍式场效晶体管装置的剖面示意图，此鳍式场效晶体管装置包含扩大的侧壁间隔件；
图3A-图3F为根据一实施方式的例示性的半导体装置制造流程，此半导体装置包含扩大的侧壁间隔件；
图4A-图4B为根据一实施方式的例示性的方法流程图；
图5为根据一实施方式的例示性的方法流程图。
对于该领域中具有通常知识者，以上简述的附图揭露的各种特征，搭配下面的描述来阅读会更容易理解。对于在两个以上的附图中出现的特征，在此使用相同的辨识符号使叙述更加清楚。
具体实施方式
以下揭示内容提供众多不同的实施例或实例以用于实施本揭露内容的不同特征。下文中描述组件及排列的特定实例以简化本揭示内容。此等组件及排列当然仅为例示实施例，且不意欲进行限制。例如，在下文的描述中，第一特征形成在第二特征上方或之上可包含其中第一特征与第二特征以直接接触方式形成的实施例，且亦可包含其中在第一特征与第二特征之间形成额外特征而使得第一特征与第二特征必非直接接触的实施例。此外，本揭示内容在多个实例中使用重复的元件符号及/或字母。此重复是为了简化及清楚的目的，而非意指所论述的各个实施例及/或构造之间的关系。
此外，在此使用诸如“下方(beneath)”、“以下(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”等空间相对用语用于简化描述，以描述如附图中所图示的一个元件或特征结构与其他元件或特征结构的关系。该空间相对用语意欲涵盖使用或操作中的元件在除了附图描述的方向以外的不同方向。此装置亦可被转向(90°旋转或其他方位)，且本文使用的空间相对用语可据此作类似的解释。
此处使用的缩写“FET”指场效晶体管。一种很常见的晶体管类型是金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor,MOSFET)。在历史上，金属氧化物半导体场效晶体管是建构于基板平面上或基板平面中的平面结构，基板可例如为半导体晶圆。但半导体制造上的最新进展已经导致使用垂直结构。
术语“鳍式场效晶体管(finFET)”指晶体管形成于鳍板上，鳍板相对于晶圆的平面为垂直方向。
用语“源极/漏极(S/D)”指源极/漏极接面形成晶体管四个端子中的其中两个端子。
词语“磊晶层(epitaxial layer)”在此指单晶材料的层或结构。同样地，词语“磊晶生长(epitaxially grown)”在此指生长单晶材料的层或结构。
词语“high-k”是指高介电常数。在半导体装置结构和制造流程的领域中，高介电常数指的是大于SiO2的介电常数的介电常数(也就是大于3.9)。
词语“low-k”是指低介电常数。在半导体装置结构和制造流程的领域中，低介电常数指的是小于SiO2的介电常数的介电常数(也就是低于3.9)。
术语“接触”是指为了从不同水平的导线电性连接导体的结构。在此领域中这些术语有时候被用于形容绝缘体中的开口，而这开口是尚未完成的结构，而且也用于形容完成后的结构本身。因为如此所以本揭露内容的“接触”是指完成后的结构，且“接触孔(contacthole)”是指在一或多个绝缘层中的开口，结构(即“接触”)将会形成于开口中。
术语“标称(nominal)”此处是指用于元件或讯号的所欲的目标、特性数值或参数，在产品的设计阶段时已设定好，连同设定所欲的数值的上下限范围。数值的范围一般是因为制程中的轻微变动或公差(tolerances)。举例来说但不意欲限制，电阻可被指定为具有10KΩ的标称值，这可被理解为代表说10KΩ加上或减去指定数值的某些百分比(例如+/-5％)。
用语“垂直(vertical)”此处用于表示名义上垂直于基板的表面。
根据本揭露内容的各种实施方式，提供一种晶体管，晶体管的栅极电极和源极/漏极的接触之间的距离较宽。根据一实施方式，通过栅极电极上的侧壁间隔件上方所形成的第二组侧壁间隔件，造成较宽的距离。通过增加晶体管的栅极电极和源极/漏极接触之间的距离，可降低电性短路或具伤害性的寄生效应的风险。
图1是半导体装置100的剖面示意图，半导体装置100包含栅极电极104，栅极电极104图案化于基板102上方。需要注意的是栅极电极104将会配置于介电材料上，此介电材料(例如氧化物)配置于栅极电极104和基板102之间，但在此为了减少附图的复杂度而未显示此层。半导体装置100还包含硬遮罩106，硬遮罩106图案化于栅极电极104上，以及沿着栅极电极104及硬遮罩106的侧壁配置的侧壁间隔件108。
侧壁间隔件108可用于分隔栅极电极104及突起的源极/漏极(S/D)区域116。可磊晶生长突起的S/D区域116。场氧化(field oxide)区域(未显示)可存在于半导体装置100左端和右端的基板102内以便使半导体装置100与任一相邻的装置电性绝缘。侧壁间隔件108可用于传统的方式，在蚀刻出接触孔的期间保护栅极电极104，蚀刻出接触孔时会穿过一或多个绝缘层110及112。在蚀刻之后，使用接触材料114填充接触孔以形成下达突起区域116的导电通道。
如图1中标示为d1的双端箭头，栅极电极104和接触材料114之间的距离可小至约3nm。当蚀刻接触孔时并未对准而且接触材料114最终和侧壁间隔件接触，或和侧壁间隔件仅有几纳米的距离，这么短的距离会造成问题。寄生效应可能引起金属栅极104和接触材料114之间的串扰(crosstalk)或在极端情况下导致短路。为了继续减小半导体装置的尺寸，必须解决栅极电极和接触之间减小的间距。
图2A为根据本揭露内容一实施方式的半导体装置200的剖面示意图，此半导体装置200能解决上述间距的问题。半导体装置200可为平面金属氧化物半导体场效晶体管(MOSFET)或鳍式场效晶体管(finFET)。半导体装置200包含栅极电极204，此栅极电极204图案化于基板202上方。如同结合图1所述，栅极电极204将具有介电材料(例如氧化物)位于栅极电极204和基板202之间，但在此并未显示此层是为了减少绘示的复杂性。
基板202可为硅基板。可替代地，基板202可包含：另一基础半导体，例如锗；化合物半导体包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；合金半导体包含锗化硅(SiGe)、磷砷化镓(GaAsP)、砷化铟铝(AlInAs)、砷化铝镓(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、及/或砷磷化铟镓(GaInAsP)；或其组合。在一实施方式中，基板202为绝缘体上覆半导体(semiconductor on insulator,SOI)。栅极电极202可表示为一或多个图案化的导体层，作为半导体装置200的栅极电极。举例来说，栅极电极204可为多晶硅、或可包含p型或n型功函数金属。栅极金属204可包含p型功函数金属，例示性的p型功函数金属包含氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、铝(Al)、氮化钨(WN)、二硅化锆(ZrSi2)、二硅化钼(MoSi2)、二硅化钽(TaSi2)、二硅化镍(NiSi2)、其他适当的p型功函数金属、或其组合。栅极金属204可包含n型功函数金属，例示性的n型功函数金属包含钛(Ti)、银(Ag)、铝化钽(TaAl)、碳铝化钽(TaAlC)、氮铝化钛(TiAlN)、碳化钽(TaC)、氮碳化钽(TaCN)、氮硅化钽(TaSiN)、锰(Mn)、锆(Zr)、其他适当的n型功函数金属、或其组合。
根据一实施方式，第一组的侧壁间隔件206形成于栅极电极204的侧壁上。侧壁间隔件206可为任一电性绝缘材料。例如，侧壁间隔件206由氧化硅、氮化硅、高介电常数(high-k)介电材料、或低介电常数(low-k)介电材料组成。在图2A中，侧壁间隔件206的全宽(full width)标示为w1。在一实施方式中，侧壁间隔件206的宽度w1介于约3nm至约20nm之间。
半导体装置200也包含突起的源极/漏极(S/D)区域208。突起的源极/漏极(S/D)区域208包含磊晶生长材料。如果是n型通道的场效晶体管，磊晶生长材料可包含碳化硅(SiC)、磷掺杂硅(SiP)、或磷掺杂碳化硅(SiCP)。如果是p型通道的场效晶体管，磊晶生长材料可包含锗化硅(SiGe)、或硼掺杂锗化硅(SiGeB)。可替代地，S/D区域可包含基板202中使用n型或p型掺质高度掺杂的区域。例示性的n型掺质包含磷或砷而例示性的p型掺质包含硼。
根据一实施方式，沉积并平坦化第一绝缘层210进而曝露栅极电极204。第一绝缘层210可为任意数量的电性绝缘材料，例如氧化硅、氮化硅、高介电常数或低介电常数介电材料。根据一实施方式，第二栅极电极212及第二组侧壁间隔件214图案化于平坦化后的第一绝缘层210的表面上。在执行蚀刻制程以减少第二栅极电极212的厚度前，侧壁间隔件214可形成于第二栅极电极212的侧壁上。第二栅极212最终的厚度可介于约0nm至10nm。绝缘间隔件214可包含类似于侧壁间隔件206的材料，而第二栅极电极212可包含和栅极电极204类似的材料。在一实例中，第二栅极电极212包含钨。
在图2A中，侧壁间隔件214具有标示为w2的全宽。在一实施方式中，侧壁间隔件214的宽度w2介于约5nm至20nm。在一实施方式中，侧壁间隔件214的高度介于约5nm至20nm。根据一实施方式，侧壁间隔件214的宽度等于或大于侧壁间隔件206的宽度。
接触218填充接触孔，接触孔的形成是通过蚀刻穿过第二绝缘层216及穿过第一绝缘层210以曝露突起的S/D区域208。因此，接触218电性连接突起的S/D区域208。第二绝缘层216的材料可和第一绝缘层210相同。根据一实施方式，侧壁间隔件214选用的材料不同于第一绝缘层210和第二绝缘层216选用的材料，这样蚀刻穿过第一绝缘层210及第二绝缘层216的蚀刻速率实质上大于蚀刻穿过侧壁间隔件214的蚀刻速率。
如图2A所示，蚀刻接触孔不会蚀刻(或以实质上较慢的速率蚀刻)侧壁间隔件214，所以即使当蚀刻未对准时，接触218和栅极电极204间隔距离为d2。根据一实施方式，在图1绘示的传统制程中，距离d2大于距离d1。
图2B绘示半导体装置的俯视图，此半导体装置具有第一鳍式场效晶体管201及第二鳍式场效晶体管203。在一实施方式中，图2A为沿着图2B中绘示的鳍板长度(线段A-A’)的剖面示意图。因此，鳍式场效晶体管201包含许多和图2A中的结构相同的标示，包含侧壁间隔件206、S/D区域208、第二栅极电极212(覆盖栅极电极204)、侧壁间隔件214及接触218。这些各式的元件图案化于鳍板区域205上方，鳍板区域205于基板202上方延伸。
图3A至图3F提供例示性制造半导体装置300的制程流程。一旦完成此制造制程，半导体装置300可和半导体装置200相同。为了清楚表达，某些步骤被省略，且应当理解其他材料层或图案化的特征可为半导体装置300的一部分，但为了清楚起见并未显示。各种绘示于制程流程的特征可能未按比例绘示。半导体装置300可为平面场效晶体管或鳍式场效晶体管。
图3A绘示根据一实施方式，在图案化导电层后形成第一栅极图案304于基板302上方。如前文所述，介电层位于第一栅极图案304和基板302之间，但未在附图中显示。可使用任一已知的蚀刻技术，例如湿式蚀刻制程、干式蚀刻制程或掀离(lift-off)制程形成第一栅极图案304。第一栅极图案304可为单一导电材料、或不同导电材料层的堆叠。
图3B绘示根据一实施方式，第一侧壁间隔件306形成于第一栅极图案的侧壁旁或突起的S/D区域旁。虚线绘示沉积的材料层，之后利用回蚀形成侧壁间隔件306于第一栅极图案304的侧壁上。在此例示性的实施方式中，沉积和蚀刻发生于形成突起的S/D区域308之前。绝缘间隔件306可为任一适当的介电材料。举例来说，侧壁间隔件306可为氧化硅、氮化硅、高介电常数介电质、或低介电常数介电质。
在形成侧壁间隔件306之后，可使用任意各种已知的技术形成突起的S/D区域308。例如，突起的S/D区域308可包含n型掺杂或p型掺杂的磊晶生长锗化硅。主动区域308可为部分的基板302，此部分的基板302使用电浆掺杂制程或离子布植制程更重地掺杂n型掺质或p型掺质。根据一实施方式，突起的S/D区域308形成于第一侧壁间隔件306旁。突起的S/D区域308可作为用于半导体装置300的源极和漏极。
图3C绘示根据一实施方式，沉积和平坦化后的第一绝缘层310，并进一步绘示形成第二导电层以成为第二栅极图案312。可沉积第一绝缘层覆盖第一栅极图案304及第一侧壁间隔件306，之后研磨第一绝缘层直到曝露第一栅极图案304的顶面。根据一实施方式，研磨第一绝缘层310形成平坦化表面311，更多的结构可形成于平坦化表面311上。可使用例示性的技术如化学机械研磨(chemical mechanical polishing,CMP)制程执行此研磨制程。第一绝缘层310可为任意数量的电性绝缘材料，例如氧化硅、氮化硅或低介电常数介电材料。
根据一实施方式，第二导电层沉积于平坦化的平面311上方且被图案化以形成第二栅极图案312于第一栅极图案304上方。第二栅极图案312可和第一栅极图案304电性接触。第二栅极图案312起初的厚度可介于5nm至20nm。举例来说，第二栅极图案312可为钨、氮化钽或氮化钛。
图3D绘示根据一实施方式，第二侧壁间隔件314形成于第二栅极图案312的侧壁上。虚线绘示沉积的材料层，此沉积的材料层之后被回蚀以形成侧壁间隔件314于第二栅极图案312的侧壁上。绝缘间隔件314可为任一已知的介电材料。例如，侧壁间隔件314可为氧化硅、氮化硅、高介电常数介电质、或低介电常数介电质。在一实施方式中，侧壁间隔件314及侧壁间隔件306为相同的材料。
如图3D所示，绝缘间隔件314可位于侧壁间隔件306上方。根据一实施方式，侧壁间隔件314的宽度等于或大于侧壁间隔件306的宽度。侧壁间隔件314的宽度可比侧壁间隔件306更宽10％至100％，或比侧壁间隔件306更宽50％至75％。侧壁间隔件314的各宽度和高度可介于约5nm至20nm。
图3E绘示根据一实施方式，沉积及平坦化后的第二绝缘层316。第二绝缘层316可沉积于第二栅极图案312及侧壁间隔件314上方，之后以类似于第一绝缘层310的方式研磨。第二绝缘层316可为任意数量的电性绝缘材料，例如氧化硅、氮化硅、或低介电常数介电材料。在一实例中，第一绝缘层310及第二绝缘层316为相同材料。在一实例中，第一侧壁间隔件306及第二侧壁间隔件314的材料不同于第一绝缘层310及第二绝缘层316两者的材料，为了提供绝缘层和侧壁间隔件之间的蚀刻选择性。根据一实施方式，在研磨第二绝缘层316之后，第二绝缘层316的厚度大于或等于侧壁间隔件314的高度。
根据一实施方式，可蚀刻第二栅极图案312至最终厚度，最终厚度介于0nm至10nm。根据一实施方式，可选择第二栅极图案312最终的厚度来调整导电栅极堆叠的电阻，此导电栅极堆叠由第一栅极图案304和第二栅极图案312组成。由第一栅极图案304及第二栅极图案312组成的栅极堆叠的整体电阻取决于第一栅极图案304和第二栅极图案312的各材料的电阻值，以及第一栅极图案304和第二栅极图案312的厚度。
图3F绘示根据一实施方式，蚀刻出接触孔并以接触材料318填充接触孔的步骤。进行蚀刻接触孔穿过第二绝缘层316及第一绝缘层310以曝露突起的S/D区域308。在一实施方式中，蚀刻接触孔时穿过第一绝缘层310及第二绝缘层316的蚀刻速率实质上快于穿过侧壁间隔件314的蚀刻速率。通过这种方式，即使用于定义接触孔的图案化光阻未对准(使侧壁间隔件314在蚀刻期间曝露)，侧壁间隔件314也不会明显地被蚀刻。在一实施方式中，蚀刻接触孔会曝露至少部分的侧壁间隔件314。
接触材料318填充接触孔，此接触孔是通过接触孔蚀刻制程而形成。接触孔材料318用于电性接触突起的S/D区域308。由于更宽的侧壁间隔件314，和传统装置相比，接触材料318和第一栅极图案304之间维持更大的距离。
图4A至图4B是根据一实施方式提供说明形成半导体装置的方法400的流程图，例如形成半导体装置200或半导体装置300。可以理解的是，额外的操作可以提供在方法400之前、期间或之后，而且某些下述的操作能被取代或删除，作为方法的额外实施方式。
方法400起始于操作402，其中将第一导电层图案化于基板上方以形成第一栅极图案。栅极介电层(或层堆叠)被包含于第一栅极图案和基板之间。第一栅极图案可为单一材料，或包含导电材料层的堆叠。
方法400继续进行操作404，其中一组第一侧壁间隔件形成于第一栅极图案的侧壁上。可使用回蚀制程，其中均厚沉积(blanket deposit)材料层并蚀刻直到此材料只留在结构的侧壁上以形成第一侧壁间隔件。第一侧壁间隔件可为任意数量的电性绝缘材料，例如(但不限于)氧化硅及氮化硅。
方法400继续进行操作406，其中掺杂的S/D区域形成于基板上或基板中。S/D区域可包含n型掺杂或p型掺杂的磊晶生长锗化硅。S/D区域也可为部分的基板，此部分的基板302使用电浆掺杂制程或离子布植制程更重地掺杂n型掺质或p型掺质。S/D区域308可形成于第一侧壁间隔件旁。
方法400继续进行操作408，其中沉积第一绝缘层。根据一实施方式，第一绝缘层覆盖第一栅极图案及第一侧壁间隔件。第一绝缘层可为任意数量的电性绝缘材料，例如(但不限于)氧化硅及氮化硅。在一实施方式中，第一绝缘层的材料和第一侧壁间隔件不同。
方法400继续进行操作410，其中根据一实施方式研磨第一绝缘层的顶面以形成平感化的表面。可研磨第一绝缘层直到曝露第一栅极图案的表面。在一实施方式中，平坦化的表面只需要足够平滑以继续堆叠结构于平坦化的表面上，而不会由于表面的粗糙度而受到阻碍。
方法400继续进行操作412，其中第二导电层沉积于平坦化的表面且被图案化以形成第二栅极图案。将第二栅极图案图案化以位于第一栅极图案的上面。第二栅极图案可电性导电连接第一栅极图案。在一实施方式中，第二栅极图案形成于第一栅极图案的上方而不需图案化材料层。
方法400继续进行操作414，其中一组第二侧壁间隔件形成于第二栅极图案的侧壁上。可使用回蚀制程形成第二侧壁间隔件，其中均厚沉积材料层并蚀刻直到此材料只留在结构的侧壁上。第二侧壁间隔件可为任意数量的电性绝缘材料，例如氧化硅、氮化硅、高介电常数介电质或低介电常数介电质材料。根据一实施方式，第二侧壁间隔件的宽度等于或大于第一侧壁间隔件的宽度。
根据图4A至图4B，方法400继续进行操作416，其中执行蚀刻制程减少第二栅极图案的厚度。可蚀刻第二栅极图案，最终的厚度介于0nm至10nm。可选择第二栅极图案的厚度以调整栅极堆叠的电阻，此栅极堆叠包含第一栅极图案和第二栅极图案。在某些实施方式中，不执行蚀刻第二栅极图案的步骤。
方法400继续进行操作418，其中沉积第二绝缘层。根据一实施方式，第二绝缘层覆盖第二栅极图案及第二侧壁间隔件。第二绝缘层的厚度可为至少等于或大于第二侧壁间隔件的高度。第二绝缘层可为任意数量的电性绝缘材料，例如氧化硅、氮化硅、高介电常数介电质或低介电常数介电材料。在一实施方式中，第二绝缘层也可为和第一绝缘层相同的材料。
方法400继续进行操作420，其中将接触孔蚀刻至穿过第一绝缘层和第二绝缘层。可执行蚀刻接触孔以曝露基板中的主动区域。在一实施方式中，蚀刻接触孔穿过第一绝缘层和第二绝缘层的蚀刻速率实质上快于穿过第二侧壁间隔件的蚀刻速率。在一实施方式中，蚀刻出接触孔以曝露至少部分的第二侧壁间隔件。
方法400继续进行操作422，其中使用导电接触材料填充接触孔。接触孔材料导电接触基板中的主动区域。接触材料可为任一已知用于连接基板中的主动区域的导电材料。例示性的接触材料包含钨及金属合金。因为第二侧壁间隔件的存在，相较于传统设计，接触材料和第一栅极图案分隔得更远。这有助于减少电性短路的风险或第一栅极图案和接触材料之间有害的寄生效应。
图5是根据一实施方式提供说明形成半导体装置的方法500的流程图，例如半导体装置200或半导体装置300。可以理解的是，额外的操作可以提供在方法400之前、期间或之后，而且某些下述的操作能被取代或删除，作为方法的额外实施方式。
方法500起始于操作502，其中将导电层图案化以形成栅极图案。根据一实施方式，栅极图案形成于现有的栅极图案上方。栅极图案可电性导电接触现有的栅极图案。现有的栅极图案位于基板上方。
方法500继续进行操作504，其中侧壁间隔件形成于栅极图案的侧壁上。可使用回蚀制程形成侧壁间隔件，其中均厚沉积材料层并蚀刻直到此材料只留在结构的侧壁上。侧壁间隔件可为任意数量的电性绝缘材料，例如(但不限于)氧化硅及氮化硅。在一实施方式中，侧壁间隔件位于先前形成的侧壁间隔件的上方，此侧壁间隔件位于现有栅极图案的侧壁上。
方法500继续进行操作506，其中沉积绝缘层。根据一实施方式，绝缘层覆盖栅极图案及侧壁间隔件。绝缘层的厚度可至少等于或大于侧壁间隔件的高度。绝缘层可为任意数量的电性绝缘材料，例如氧化硅、氮化硅或高介电常数介电材料。在一实施方式中，绝缘层的材料不同于侧壁间隔件。
方法500继续进行操作508，其中将接触孔蚀刻穿过绝缘层并穿过位于绝缘层底下的第二绝缘层。可蚀刻接触孔以曝露S/D区域。在一实施方式中，蚀刻接触孔穿过绝缘层的蚀刻速率实质上快于穿过侧壁间隔件的蚀刻速率。在一实施方式中，将接触孔蚀刻曝露出至少部分的侧壁间隔件。
方法500继续操作510，其中使用一或多种电性导电材料填充接触孔。根据一实施方式，接触电性接触基板中的S/D区域。接触材料可为任一已知导电材料，用于接触基板中的S/D区域。例示性的接触材料包含钨及金属合金。由于侧壁间隔件的存在，相较于传统设计，接触材料和现有的栅极图案间隔较远。这有助于减少电性短路的风险及现有闸及图案和接触材料间的有害寄生效应。
在一实施方式中，半导体装置包含晶体管的第一导电图栅极图案、沿着栅极图案侧壁的第一侧壁间隔件、和侧壁间隔件接触并具有平坦化顶面的第一绝缘层、以及形成于第一绝缘层的平坦化顶面上的第二侧壁间隔件。第二侧壁间隔件可形成于第一侧壁间隔件的上方。第二侧壁间隔件的宽度等于或大于第一侧壁间隔件的宽度。
在某些实施例中，半导体装置还包含第二导电栅极图案形成于第一栅极图案上方，其中第二侧壁间隔件沿着第二栅极图案的侧壁配置。
在某些实施例中，第二栅极图案包含钨。
在某些实施例中，第二栅极图案的厚度小于第二侧壁间隔件的高度。
在某些实施例中，第二栅极图案的厚度介于0～10nm。
在某些实施例中，半导体装置还包含第二绝缘层配置于第一绝缘层上方，其中第二绝缘层的厚度大于或等于第二侧壁间隔件的高度。
在某些实施例中，第一侧壁间隔件和第二侧壁间隔件各包含不同于第一绝缘层和第二绝缘层的材料。
在某些实施例中，半导体装置还包含导电接触，此导电接触形成于接触孔内，此接触孔是被蚀刻穿过第一绝缘层和第二绝缘层，其中导电接触电性接触掺杂的主动区域，此掺杂的主动区域至少部分位于基板内并邻近第一侧壁间隔件。
在某些实施例中，配置接触使此接触实体邻接至少部分的第二侧壁间隔件。
在某些实施例中，第二侧壁间隔件的宽度介于3～20nm。
在某些实施例中，第二侧壁间隔件的高度介于3～20nm。
半导体装置可还包含第二绝缘层配置于第一绝缘层上方。第二绝缘层的厚度可等于或大于第二侧壁间隔件的高度。接触可延伸穿过第一绝缘层和第二绝缘层以电性接触掺杂的S/D区域。掺杂的S/D区域可位于第一侧壁间隔件旁。在一实例中，接触实体接触至少部分的第二侧壁间隔件。
在另一实施方式中，半导体装置的制造方法包含形成第二导电栅极图案于先前形成的第一导电栅极图案上方，以及形成侧壁间隔件于第二导电栅极图案的侧壁上。第二侧壁间隔件形成于先前形成的第一侧壁间隔件上，第一侧壁间隔件位于第一导电栅极图案的侧壁上。侧壁间隔件的宽度等于或大于先前图案化的侧壁间隔件。
在某些实施例中，制造方法还包含蚀刻第二导电栅极图案，使其最终厚度小于第一侧壁间隔件的高度。
在某些实施例中，制造方法还包含沉积绝缘层于第二导电栅极图案及第一侧壁间隔件的上方，其中绝缘层的厚度大于第一侧壁间隔件的高度。
在某些实施例中，制造方法还包含蚀刻出接触孔，穿过绝缘层和穿过绝缘层下方的先前沉积的绝缘层以曝露基板上掺杂的主动区域。
在某些实施例中，此蚀刻曝露至少部分的第一侧壁间隔件。
在又一实施方式中，基板上的半导体装置的制造方法包含图案化第一导电栅极层以形成第一栅极图案；形成第一侧壁间隔件于第一栅极图案的侧壁上；沉积第一绝缘层于第一导电栅极层及第一侧壁间隔件上方；研磨第一绝缘层的顶面；形成第二栅极图案对准第一栅极图案上方；形成第二侧壁间隔件于第二栅极图案的侧壁上，其中第二侧壁间隔件的宽度等于或大于第一侧壁间隔件的宽度。
在某些实施例中，制造方法还包含蚀刻第二栅极图案，使其最终厚度小于第二侧壁间隔件的高度。
在某些实施例中，制造方法还包含沉积第二绝缘层于第二栅极图案及第二侧壁间隔件上方，其中第二绝缘层的厚度大于或小于第二侧壁间隔件的高度。
在某些实施例中，制造方法还包含蚀刻接触孔穿过第一绝缘层和第二绝缘层以曝露基板上掺杂的主动区域，其中此蚀刻曝露出至少部分的第二侧壁间隔件。
应当理解的是实施方式的描述而非摘要是为了解释专利范围。摘要部分可以阐述本发明人所设想的本揭露内容中一个或多个但不是全部的例示性实施方式，且因此不意欲以任何方式限制本揭露内容和所附的专利范围。
前述描述的特定实施例将完全揭示本揭露内容的概括性质，其他人可以从本揭露内容的一般概念中，透过应用本领域技术内的知识轻易地修改及/或更改各种应用，例如上述的特定实施例，而无需过度实验。因此，基于本揭露内容提供的教示和指导，这样的更动和修改不脱离揭露的实施方式的同等构造的意义及范围。应当理解的是，本揭露内容的措辞或术语是为了描述而非意欲限制，因此此术语或措辞是由本领域熟悉技术者根据教示及指导来解释。
本揭露内容的广度和范畴不应受到任何上述例示性的实施方式的限制，而是应当仅根据所附专利范围及其同等构造来定义。

Claims (1)

1.一种半导体装置，其特征在于，包含：
一晶体管的一第一导电栅极图案；
一第一侧壁间隔件，沿着该栅极图案的一侧壁配置；
一第一绝缘层，接触该第一侧壁间隔件并具有平坦化后的一顶面；以及
一第二侧壁间隔件，形成于该第一绝缘层的平坦化后的该顶面上及该第一侧壁间隔件上方，其中第二侧壁间隔件的一宽度等于或大于该第一侧壁间隔件的一宽度。
CN201611254146.4A 2016-02-29 2016-12-30 半导体装置 Pending CN107134476A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/056,454 2016-02-29
US15/056,454 US9882023B2 (en) 2016-02-29 2016-02-29 Sidewall spacers for self-aligned contacts

Publications (1)

Publication Number Publication Date
CN107134476A true CN107134476A (zh) 2017-09-05

Family

ID=59680280

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611254146.4A Pending CN107134476A (zh) 2016-02-29 2016-12-30 半导体装置

Country Status (3)

Country Link
US (2) US9882023B2 (zh)
CN (1) CN107134476A (zh)
TW (1) TW201733113A (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9882023B2 (en) 2016-02-29 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall spacers for self-aligned contacts
US10157988B1 (en) * 2017-07-18 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with dual spacers and method for forming the same
US10355102B2 (en) 2017-11-15 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10522622B2 (en) 2018-05-14 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate semiconductor device and method for forming the same
US11245005B2 (en) 2018-05-14 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor structure with extended contact structure
US11444174B2 (en) 2018-08-17 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with Fin end spacer dummy gate and method of manufacturing the same
US10797174B2 (en) 2018-08-17 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with fin end spacer dummy gate and method of manufacturing the same
US11527531B2 (en) * 2018-09-28 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed gate for an MV device
KR20220158340A (ko) * 2021-05-24 2022-12-01 삼성전자주식회사 게이트 구조체를 갖는 반도체 소자들 및 그 형성 방법
US11996297B2 (en) 2021-08-06 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814529A (en) * 1995-01-17 1998-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor
KR100456700B1 (ko) * 2002-10-09 2004-11-10 삼성전자주식회사 저항 패턴을 가지는 반도체 장치 및 그 제조방법
KR100608368B1 (ko) * 2004-08-06 2006-08-09 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100663360B1 (ko) * 2005-04-20 2007-01-02 삼성전자주식회사 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들
US7459382B2 (en) * 2006-03-24 2008-12-02 International Business Machines Corporation Field effect device with reduced thickness gate
US7342285B2 (en) * 2006-07-20 2008-03-11 United Microeletronics Corp. Method of fabricating semiconductor devices
US7897493B2 (en) * 2006-12-08 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Inducement of strain in a semiconductor layer
JP4744576B2 (ja) * 2008-09-10 2011-08-10 パナソニック株式会社 半導体装置の製造方法
US8012817B2 (en) * 2008-09-26 2011-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor performance improving method with metal gate
JP5944285B2 (ja) * 2012-09-18 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102001493B1 (ko) * 2013-04-16 2019-07-18 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9257554B2 (en) * 2013-08-13 2016-02-09 Globalfoundries Singapore Pte. Ltd. Split gate embedded memory technology and method of manufacturing thereof
KR102167625B1 (ko) * 2013-10-24 2020-10-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6255651B2 (ja) * 2014-03-07 2018-01-10 富士フイルム株式会社 薄膜トランジスタ
US9349733B2 (en) * 2014-06-27 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure having spacer with flat top surface and method for forming the same
US9865710B2 (en) 2015-03-31 2018-01-09 Stmicroelectronics, Inc. FinFET having a non-uniform fin
US9997633B2 (en) * 2015-10-02 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices and methods of forming the same
US9882023B2 (en) 2016-02-29 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall spacers for self-aligned contacts

Also Published As

Publication number Publication date
TW201733113A (zh) 2017-09-16
US20180151697A1 (en) 2018-05-31
US20170250264A1 (en) 2017-08-31
US9882023B2 (en) 2018-01-30
US10304942B2 (en) 2019-05-28

Similar Documents

Publication Publication Date Title
CN107134476A (zh) 半导体装置
KR102026540B1 (ko) 반도체 디바이스용 자기 정렬형 구조체
CN109427870B (zh) 半导体结构及其形成方法
CN106469683B (zh) 用于具有栅极间隔件保护层的半导体器件的方法和结构
EP2887396B1 (en) Three-dimensional resistive memory array
TWI740522B (zh) 半導體裝置及其形成方法
CN106935649A (zh) 半导体器件以及形成场效应晶体管的方法
CN110556376A (zh) 包含二维半导电性材料的纳米片场效晶体管
CN108122846A (zh) 包括鳍式场效应晶体管的半导体器件及其形成方法
CN108231889A (zh) 具有垂直结构的2-d材料晶体管
CN109585448A (zh) 半导体器件及其制造方法
CN107104147A (zh) 用于半导体器件的结构和方法
CN110137134B (zh) 互连结构、电路及包括该互连结构或电路的电子设备
CN107039508A (zh) 半导体装置
CN109786446A (zh) 半导体装置及其形成方法
CN108122983A (zh) 用于制造多栅极晶体管的工艺和产生的结构
CN106653852A (zh) 半导体装置
CN111092053A (zh) 形成集成电路结构的方法以及集成电路
KR102042718B1 (ko) 핀 전계 효과 트랜지스터 디바이스 및 방법
US20230028005A1 (en) Seal ring structure for semiconductor device and the method thereof
TW201901964A (zh) 半導體裝置及其製程
CN114975439A (zh) 集成电路、互补式金属氧化物半导体装置及其制造方法
US20240120407A1 (en) Semiconductor devices and methods of manufacturing thereof
US20240145576A1 (en) Semiconductor devices and methods of manufacturing thereof
CN109817715A (zh) 半导体器件栅极间隔件结构及其方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20170905

WD01 Invention patent application deemed withdrawn after publication