CN109427870B - 半导体结构及其形成方法 - Google Patents

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Abstract

文中描述了包含主动鳍式结构、虚设鳍式结构、磊晶层、含锗氧化层的半导体结构及其形成方法。自对准磊晶制程可通过实行含锗氧化层于鳍式场效晶体管元件的源极/漏极区域上的磊晶层表面而实现。通过实行虚拟鳍式结构以及自对准蚀刻，则可使磊晶层与邻近鳍式场效晶体管元件的金属栅极结构皆以自对准方式被分隔开。

Description

半导体结构及其形成方法
技术领域
本揭露是有关于一种鳍式场效晶体管元件结构以及其形成方法。
背景技术
半导体元件的制造随着其尺寸日渐缩减而越发困难。制造这些元件的挑战之一为精确地用微影技术自不同层图案化这些结构。例如，元件的间距日渐缩减使得相邻的FinFET间的图案化及对准结构变得更具挑战性。例示性的挑战包含成长磊晶层于相邻的FinFET的源极/漏极区域而不与不同鳍上的磊晶层融合，及图案化栅极电极于并列的相邻的FinFET。
发明内容
根据本揭露的一些实施方式，提出一种半导体元件结构，包含一基材、一第一鳍式结构、一第二鳍式结构、一第一磊晶层、一第二磊晶层、一第三鳍式结构以及一含锗(Ge)氧化层。第一鳍式结构自基材突出且掺杂有n型掺杂物。第二鳍式结构自基材突出且上段掺杂有p型掺杂物。第一磊晶层形成于第一鳍式结构的源极/漏极区域上。第二磊晶层形成于第二鳍式结构的源极/漏极区域上。第三鳍式结构形成于第一鳍式结构与第二鳍式结构之间以及第一磊晶层与第二磊晶层之间，其中第三鳍式结构以不同于第一鳍式结构以及第二鳍式结构的材料所形成。含锗氧化层形成于第二磊晶层上。
根据本揭露的一些实施方式，提出一种半导体元件结构的形成方法，包含：形成多个第一鳍式结构突出于一基材；掺杂n型掺杂物于第一鳍式结构的一第一部位；掺杂p型掺杂物于第一鳍式结构的一第二部位；形成至少一第二鳍式结构于每一第一鳍式结构之间；成长一锗化硅(SiGe)磊晶层于第一鳍式结构的第二部位的源极/漏极区域上；形成一含锗氧化层于锗化硅磊晶层上；以及成长一硅(Si)磊晶层于第一鳍式结构的第一部位的源极/漏极区域上。
根据本揭露的一些实施方式，提出一种半导体元件结构，包含：一基材、多个第一鳍式结构、多个第二鳍式结构、一介电层、多个虚设鳍式结构、一锗化硅磊晶层、一含锗氧化层以及一硅磊晶层。第一鳍式结构掺杂有n型掺杂物且突出于基材。第二鳍式结构突出于基材且平行于第一鳍式结构，其中第二鳍式结构具有掺杂有p型掺杂物的上段。介电层形成于基材上以及第一鳍式结构与第二鳍式结构中的每一者的侧表面上，其中介电层的顶表面低于第一鳍式结构以及第二鳍式结构的顶表面。虚设鳍式结构平行于第一鳍式结构以及第二鳍式结构，其中虚设鳍式结构中的至少一者是形成于每一第一鳍式结构以及每一第二鳍式结构之间，且其中虚设鳍式结构的底表面低于介电质的顶表面。锗化硅磊晶层形成于第二鳍式结构上。含锗氧化层形成于锗化硅磊晶层上。硅磊晶层形成于第一鳍式结构上。
附图说明
为让本揭露更明显易懂，所附附图将于下文中详细说明。应了解到，这些附图并非绘示各元件的实际尺寸。为了清楚表达这些实施方式中各元件之间的连接关系，将于附图中将元件尺寸增加或缩减。
图1A至图1C为根据本揭露的一些实施方式分别绘示主动鳍式结构形成后的部分制造的鳍式结构的等角视图、剖面图以及上视图；
图2A至图2C为根据本揭露的一些实施方式分别绘示介电层形成后的部分制造的鳍式结构的等角视图、剖面图以及上视图；
图3A至图3C为根据本揭露的一些实施方式分别绘示虚设鳍式结构形成后的部分制造的鳍式结构的等角视图、剖面图以及上视图；
图4A至图4C为根据本揭露的一些实施方式分别绘示使介电层凹陷后的部分制造的鳍式结构的等角视图、剖面图以及上视图；
图5A至图5C为根据本揭露的一些实施方式分别绘示栅极氧化物形成后的部分制造的鳍式结构的等角视图、剖面图以及上视图；
图6A至图6C为根据本揭露的一些实施方式分别绘示虚设栅极结构形成后的部分制造的鳍式结构的等角视图、剖面图以及上视图；
图7A至图7C为根据本揭露的一些实施方式分别绘示使虚设鳍式结构凹陷后的部分制造的鳍式结构的等角视图、剖面图以及上视图；
图8A至图8C为根据本揭露的一些实施方式分别绘示图案化p型FinFET元件的源极/漏极区域后的部分制造的鳍式结构的等角视图、剖面图以及上视图；
图9A至图9C为根据本揭露的一些实施方式分别绘示磊晶成长于p型FinFET元件的源极/漏极区域上后的部分制造的鳍式结构的等角视图、剖面图以及上视图；
图10A至图10C为根据本揭露的一些实施方式分别绘示成长含锗氧化层于p型FinFET元件的源极/漏极区域上的磊晶层上后的部分制造的鳍式结构的等角视图、剖面图以及上视图；
图11A至图11C为根据本揭露的一些实施方式分别绘示磊晶成长于n型FinFET元件的源极/漏极区域上后的部分制造的鳍式结构的等角视图、剖面图以及上视图；
图12A至图12C为分别绘示另一介电层形成后的部分制造的鳍式结构的等角视图、剖面图以及上视图；
图13A至图13C为根据本揭露的一些实施方式分别绘示虚设栅极结构以及虚设鳍式结构的自对准蚀刻后的部分制造的鳍式结构的等角视图、剖面图以及上视图；
图14A至图14C为根据本揭露的一些实施方式分别绘示移除虚设栅极结构后的部分制造的鳍式结构的等角视图、剖面图以及上视图；
图15A至图15C为根据本揭露的一些实施方式分别绘示形成金属栅极结构后的部分制造的鳍式结构的等角视图、剖面图以及上视图；
图16A至图16C为根据本揭露的一些实施方式分别绘示形成源极/漏极接触区后的部分制造的鳍式结构的等角视图、剖面图以及上视图；
图17为根据本揭露的一些实施方式所绘示的制造鳍式结构的例示性方法的流程图。
具体实施方式
以下将以不同实施方式实施例揭露本揭露的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本揭露。也就是说，在本揭露部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些已知惯用的结构与元件在附图中将以简单示意的方式绘示之。并且，除非有其他表示，在不同附图中相同的元件符号可视为相对应的元件。这些附图的绘示是为了清楚表达这些实施方式中各元件之间的连接关系，并非绘示各元件的实际尺寸。
此外，相对空间词汇，如“下方”、“下”、“底部”、“上”、以及“顶部”等，用来描述文中在附图中所示的一元件与另一元件的关系。相对空间词汇用来描述装置在附图中所描述之外的不同方位是可以被理解的。如果附图中的元件被转至不同方向(旋转90度或转至其他另一方向)，则元件将会根据图示以不同的相对空间词汇描述。
此处所使用的缩写字“FET”是指场效晶体管(field effect transistor)。场效晶体管的一例子为金属氧化半导体场效晶体管(MOSFET)。MOSFETs可为以下例子：建立在基材的平面如半导体晶圆内以及上方的(i)平面结构或是(ii)垂直结构。
此处使用的词汇“鳍式场效晶体管”是指形成于相对垂直于晶圆平面的鳍结构上的FET。
“S/D”是指形成FET终端的源极及/或漏极接面。
此处使用的词汇“标称”是指元件或制程执行中的特征或参数的期望值或目标值。一特征或参数的标称可于产品或制程的设计阶段制定，且可为一大于和/或小于期望数值的一数值范围。此数值范围可来自于制造过程的差异或公差。
此处使用的词汇“垂直”是指标准地正交于一基板的平面。
“磊晶层”是用以表达单一晶体材料的层状结构。同样地，“磊晶生长”是用以表达单一晶体材料的层状结构。磊晶生长材料可以是被掺杂的也可以是无掺杂的。
硅基晶体管的工作效能以及可扩展性已接近极限。例如，当元件尺度缩小以达到更高的封装密度，使得缩小硅基晶体管变得更具挑战性。FinFET元件可用来解决这些问题，因为其小外型封装及效能的增进，例如驱动电流的增加以及临界漏电流的缩减。
FinFET元件亦有其限制。例如，当使用多鳍的回路(例如，静态随机存取记忆体)尺寸缩小，相邻鳍间的间隔也缩小。相邻鳍间的间隔缩小会造成两个问题：1)较小的保留空间可放置相邻鳍间的源极/漏极接触区，以及2)较小的保留空间可图案化相邻FinFET元件的栅极结构。关于第一个问题，虽然磊晶层可成长于鳍的源极/漏极区域使接触区的着陆区域增大，相邻鳍的源极/漏极区域的磊晶层增加了因磊晶层互相碰触而产生电气短路的风险。
关于第二个问题，图案化栅极电极涉及沿着鳍的方向分隔栅极电极。分隔相邻栅极电极的方法之一为利用干蚀制程蚀刻栅极电极。当相邻鳍间的鳍至鳍间隔缩小，蚀刻栅极电极而不蚀刻到鳍的保留空间也缩小，使得蚀刻制程变得困难。除此之外，栅极电极的蚀刻会造成栅极电极的损坏且对FinFET元件的功函数及临界电压偏移产生有害影响。另一个分离相邻栅极电极的方法为，于沉积栅极电极前形成一分隔介电层。此方法可以消除蚀刻栅极电极的需求；然而，此方法亦有其挑战性，因为栅介电质于分隔栅极侧壁占用了栅极电极的横向空间。
本揭露描述了一种在致密化且尺度缩减的元件上可执行图案化及对准的方法与结构。于一些实施方式中，FinFET元件的源极/漏极区域的自对准磊晶制程可通过含锗氧化层执行。自对准磊晶层于源极/漏极区域的成长增加了FinFET元件在源极/漏极的着陆区域。于一些实施方式中，虚设鳍式结构被用来使相邻鳍式场效晶体管元件的自对准磊晶层分隔。于一些实施方式中，于自对准蚀刻制程中对虚设鳍式结构图案化，以使相邻鳍式场效晶体管的栅极电极分隔。利用自对准磊晶制程、虚设鳍式结构与自对准蚀刻制程以及自对准制程，可提供一些益处，例如，(i)提升制程整合；(ii)提升元件效能；以及(iii)提升尺寸调控的余裕。
第一，自对准磊晶制程加上虚设鳍式结构除去了额外的对准制程的需求以及简化了制程整合。例如，当形成磊晶层于p型FinFET元件以及n型FinFET元件的源极/漏极区域时，磊晶层是于个别的步骤中形成。个别的微影制程在形成不同的FinFET元件的磊晶层时是需要的。通过利用含锗氧化层，p型FinFET上形成的磊晶层可在接续的n型FinFET上的磊晶层成长的步骤中被保护。n型FinFET上的磊晶层成长的步骤可以自对准方式完成。因此，图案化n型FinFET上的磊晶层时的微影与对准步骤可以被移除，且制程整合可被简化。
第二，利用虚设鳍式结构加上自对准蚀刻制程分隔栅极电极消除了于栅极电极上执行蚀刻制程的需求。栅极电极可在不受到干蚀刻的破坏下而被分隔，因此避免了因栅极电极损坏而造成的FinFET元件的功函数退化以及临界电压偏移。
第三，利用虚设鳍式结构可使栅极电极以及相邻元件的源极/漏极皆以自对准方式被分隔，而不需执行额外的微影步骤。例如，虚设鳍式结构可避免形成于相邻鳍上的磊晶层彼此接触，而不须执行微影与对准步骤。再者，虚设鳍式结构加上自对准干蚀刻制程可用来分隔栅极电极，而不需执行微影与对准步骤以图案化栅极电极。
本揭露描述了自对准磊晶层以及虚设鳍式结构加上自对准蚀刻制程。图17为根据一些实施方式绘示一例示性方法1700的流程图，其结合自对准磊晶制程以制造半导体结构。图1A至图16C为便于解释方法1700所提供的剖面图。
请参照图17，根据一些实施方式，方法1700始于操作步骤1702，于基材上形成多个主动鳍式结构。图1A至图1C绘示了一些主动鳍式结构104形成于基材上。图1A为例示性结构的三维视图。图1C为例示性结构的上视图。图1B为图1A与图1C所绘示的例示性结构中沿着线段B-B’的剖面图。
基材102可由硅制成，或由一些其他半导体元素，例如，钻石或锗；适合的半导体化合物，例如，碳化硅(SiC)、砷化铟(InAs)或是磷化铟(InP)；或是适合的半导体合金，例如，硅锗碳(SiGeC)、磷砷化镓(GaAsP)或是磷化镓铟(GaInP)。
于一些实施方式中，如图1B所示，主动鳍式结构104自基材102突出。于一些实施方式中，如图1A至图1C所示，主动鳍式结构104为互相平行并向一方向延伸。于一些实施方式中，主动鳍式结构104可以n型掺杂物掺杂，例如，磷(P)以及砷(As)或是以p型掺杂物掺杂，例如，硼(B)以及镓(Ga)。于一些实施方式中，主动鳍式结构104可以一种掺杂物掺杂(例如，n型掺杂物)，而其中一些主动鳍式结构104的上段106以另一种掺杂物掺杂(例如，p型掺杂物)。于一些实施方式中，以n型掺杂物掺杂的主动鳍式结构104是使用于n型FinFETs(例如，NMOS元件)中，而上段106以p型掺杂物掺杂的主动鳍式结构104是使用于p型FinFETs(例如，PMOS元件)中。于一些实施方式中，主动鳍式结构104是由硅或其他合适材料所制成。于一些实施方式中，一些主动鳍式结构104的上段106是由不同于主动鳍式结构104的材料所制成，例如，锗化硅。
于一些实施方式中，主动鳍式结构104是通过图案化硬遮罩层108以及非等向性蚀刻(例如，干蚀刻)蚀刻至基材102而形成。于一些实施方式中，非等向性蚀刻是使用氟基和/或氯基化学物。硬遮罩层108所覆盖面积于非等向性蚀刻过程中由硬遮罩层108所遮蔽，并使未被硬遮罩层108所覆盖的面积凹陷而形成主动鳍式结构104。于一些实施方式中，硬遮罩层108是由氮所组成。于一些实施方式中，硬遮罩层108是通过化学气相沉积(chemicalvapor deposition,CVD)制程、原子层沉积(atomic layer deposition,ALD)制程或是物理气相沉积(physical vapor deposition,PVD)制程而形成。于一些实施方式中，额外的氧化物垫层110是置于硬遮罩层108与主动鳍式结构104间。于一些实施方式中，氧化物垫层110是由二氧化硅所制成。于一些实施方式中，氧化物垫层110以缓冲垫的作用减少来自硬遮罩层108对主动鳍式结构104以及基材102的压力影响。
于一些实施方式中，主动鳍式结构104沿着线段B-B’方向的宽度介于约5纳米与约20纳米(例如，10纳米，或是介于5纳米与20纳米)。于一些实施方式中，主动鳍式结构104自基材102的上表面量测起的高度介于约100纳米与约140纳米(例如，介于100纳米与140纳米)。于一些实施方式中，一些主动鳍式结构104的上段106的高度介于约50纳米与约60纳米(例如，介于50纳米与60纳米)。于一些实施方式中，无上段106的相邻主动鳍式结构104间的距离(例如，图1B与图1C所绘示的距离)介于约25纳米与约55纳米(例如，介于25纳米与55纳米)。于一些实施方式中，具上段106的相邻主动鳍式结构104间的距离(例如，图1B与图1C所绘示的距离)介于约25纳米与约55纳米(例如，介于25纳米与55纳米)。于一些实施方式中，无上段106的相邻主动鳍式结构104与相邻具上段106的相邻主动鳍式结构104间的距离(例如，图1B与图1C所绘示的距离)介于约25纳米与约55纳米(例如，介于25纳米与55纳米)。于一些实施方式中，主动鳍式结构104以及一些主动鳍式结构104的上段106的宽度相同。于一些实施方式中，硬遮罩层108的高度介于约20纳米与约40纳米(例如，介于20纳米与40纳米)。
请参照图17，根据一些实施方式，方法1700进行至操作步骤1704，形成第一介电层于主动鳍式结构上。图2A至图2C绘示了第一介电层112形成于主动鳍式结构104上。图2A为例示性结构的三维视图。图2C为例示性结构的上视图。图2B为图2A与图2C所绘示的例示性结构中沿着线段B-B’的剖面图。
于一些实施方式中，第一介电层112为氧化层。于一些实施方式中，第一介电层112是由原子层沉积制程沉积而成。于一些实施方式中，原子层沉积制程是执行于介于约200℃与约400℃间的温度(例如，介于200℃与400℃)。于一些实施方式中，第一介电层112是沉积(例如，均匀地沉积)于主动鳍式结构104、上段106、硬遮罩层108以及基材102之上。于一些实施方式中，第一介电层112的厚度介于约12纳米与约18纳米(例如，介于12纳米与18纳米)。于一些实施方式中，如图2A至图2C所绘示，沉积第一介电层112于主动鳍式结构104上的步骤于相邻主动鳍式结构104间形成了一些凹槽114。于一些实施方式中，凹槽114的宽度介于约5纳米与约20纳米(例如，10纳米或介于5纳米与20纳米)。于一些实施方式中，凹槽114与主动鳍式结构104或是一些主动鳍式结构104的上段106的宽度相同。
请参照图17，根据一些实施方式，方法1700进行至操作步骤1706，形成虚设鳍式结构于凹槽上。图3A至图3C绘示了一些虚设鳍式结构116形成于凹槽114上。图3A为例示性结构的三维视图。图3C为例示性结构的上视图。图3B为图3A与图3C所绘示的例示性结构中沿着线段B-B’的剖面图。
于一些实施方式中，形成虚设鳍式结构116的步骤包含以虚设鳍式材料填充于凹槽114。于一些实施方式中，填充凹槽114的步骤是通过原子层沉积制程或是化学气相沉积制程执行。于一些实施方式中，通过原子层沉积制程填充虚设鳍式材料于凹槽114的步骤是执行于介于约400℃与约600℃间的温度(例如，介于400℃与600℃)。于一些实施方式中，虚设鳍式材料包含氮碳化硅(SiCN)、氮碳氧化硅(SiOCN)、二氧化铪(HfO2)、二氧化锆(ZrO2)以及三氧化二铝(Al2O3)。于一些实施方式中，形成虚设鳍式结构116的步骤进一步包含执行平坦化步骤(例如，化学机械研磨(chemical mechanical polish,CMP)步骤)以移除第一介电层112的顶表面上多余的虚设鳍式材料，使得第一介电层112的顶表面、硬遮罩层108的顶表面以及虚设鳍式结构116的顶表面共平面。于一些实施方式中，当虚设鳍式结构116填充于凹槽114时，虚设鳍式结构116的宽度与凹槽114的宽度相同。于一些实施方式中，虚设鳍式结构116的宽度介于约5纳米与约20纳米(例如，10纳米或介于5纳米与20纳米)。于一些实施方式中，虚设鳍式结构116的宽度与主动鳍式结构104或是一些主动鳍式结构104的上段106的宽度相同。
请参照图17，根据一些实施方式，方法1700进行至操作步骤1708，使第一介电层凹陷。图4A至图4C绘示了凹陷至低于主动鳍式结构104的顶表面的第一介电层112。图4A为一例示性结构的三维视图。图4C为一例示性结构的上视图。图4B为图4A与图4C所绘示的一例示性结构中沿着线段B-B’的剖面图。
于一些实施方式中，使第一介电层112凹陷的步骤是利用通过气相化学物蚀刻氧化物的化学蚀刻制程。于一些实施方式中，化学蚀刻制程为一计时的蚀刻制程。于一些实施方式中，使第一介电层112凹陷的步骤进一步包含移除硬遮罩层108。于一些实施方式中，移除硬遮罩层108的步骤包含以磷酸(H3PO4)执行湿化学制程以蚀刻氮。于一些实施方式中，使第一介电层112凹陷的步骤进一步包含移除氧化物垫层110。
于一些实施方式中，使第一介电层112凹陷，而使第一介电层112的顶表面低于主动鳍式结构104的顶表面。于一些实施方式中，自第一介电层112的顶表面量测至主动鳍式结构104的顶表面的主动鳍式结构104的高度介于约50纳米与约60纳米(例如，介于50纳米与60纳米)。于一些实施方式中，虚设鳍式结构116的底表面低于第一介电层112的顶表面，因此第一介电层112使虚设鳍式结构116稳定而不倒塌。于一些实施方式中，因主动鳍式结构104上的硬遮罩层108的移除，使得虚设鳍式结构116的高度大于主动鳍式结构104。于一些实施方式中，自第一介电层112的顶表面量测至虚设鳍式结构116的顶表面的虚设鳍式结构116的高度介于约70纳米与约100纳米(例如，介于70纳米与100纳米)。于一些实施方式中，如图4B所绘示，一些主动鳍式结构104的上段106具有与第一介电层112的顶表面共平面的底表面，因此上段106是曝露自第一介电层112。
请参照图17，方法1700进行至操作步骤1710，根据一些实施方式，形成栅极氧化层于主动鳍式结构上。图5A至图5C绘示了栅极氧化层118形成于主动鳍式结构104上、一些主动鳍式结构104的上段106上、虚设鳍式结构116上以及第一介电层112上。图5A为例示性结构的三维视图。图5C为例示性结构的上视图。图5B为图5A与图5C所绘示的例示性结构中沿着线段B-B’的剖面图。
于一些实施方式中，形成栅极氧化层118的步骤是通过原子层沉积制程或化学气相沉积制程执行。于一些实施方式中，通过原子层沉积制程形成栅极氧化层118的步骤是执行于介于约200℃与约400℃间的温度(例如，介于200℃与400℃)。于一些实施方式中，栅极氧化层118包含硅氧化物(SiOx)或其他合适材料。于一些实施方式中，栅极氧化层118的厚度介于约2纳米与约4纳米(例如，介于2纳米与4纳米)。于一些实施方式中，栅极氧化层118是用于高电压元件的栅介电质。
请参照图17，根据一些实施方式，方法1700进行至操作步骤1712，形成虚设栅极结构121。图6A至图6C绘示了一些虚设栅极结构121形成于栅极氧化层118上、主动鳍式结构104上、一些主动鳍式结构104的上段106上、虚设鳍式结构116上以及第一介电层112上。图6A为例示性结构的三维视图。图6C为例示性结构的上视图。图6B为图6A与图6C所绘示的例示性结构中沿着线段B-B’的剖面图。
于一些实施方式中，如图6C所绘示，虚设栅极结构121是平行且沿着不同于主动鳍式结构104方向的一方向延伸形成。于一些实施方式中，虚设栅极结构121包含多晶硅栅极电极120。于一些实施方式中，虚设栅极结构121进一步包含氧化物硬遮罩124以及氮硬遮罩122。于一些实施方式中，多晶硅栅极电极120是由多晶硅组成，氧化物硬遮罩124是由硅氧化物所组成，而氮硬遮罩122是由硅氮化物(SiNx)或是SiCN所组成。于一些实施方式中，如图6A与图6B所绘示，虚设栅极结构121是形成于主动鳍式结构104、一些主动鳍式结构104的上段106、以及虚设鳍式结构116的顶表面以及侧表面上。于一些实施方式中，多晶硅栅极电极120的高度介于约100纳米与约150纳米(例如，介于100纳米与150纳米)。多晶硅栅极电极120的宽度介于约12纳米与约16纳米(例如，介于12纳米与16纳米)。于一些实施方式中，氧化物硬遮罩124的厚度介于约40纳米与约80纳米(例如，介于40纳米与80纳米)，且氮硬遮罩122的厚度介于约10纳米与约30纳米(例如，介于10纳米与30纳米)，于一些实施方式中，形成虚设栅极结构121的步骤包含沉积一层叠的虚设栅极材料，其中包含一栅极电极层、一氮硬遮罩层以及一氧化物硬遮罩层，利用微影技术微影图案化层叠的虚设栅极材料，以及蚀刻层叠的虚设栅极材料以形成多晶硅栅极电极120、氮硬遮罩122以及氧化物硬遮罩124。于一些实施方式中，蚀刻层叠的虚设栅极材料的步骤停止于栅极氧化层118的表面。
请参照图17，根据一些实施方式，方法1700进行至操作步骤1714，形成间隔物于虚设栅极结构以及使虚设鳍式结构未被虚设栅极结构以及间隔物覆盖的面积凹陷。图7A至图7C绘示了间隔物126形成于虚设栅极结构121的侧表面上。图7A至图7C亦绘示了虚设鳍式结构116于未被虚设栅极结构121或是间隔物126覆盖的面积处凹陷。图7A为例示性结构的三维视图。图7C为例示性结构的上视图。图7B为图7A与图7C所绘示的例示性结构中沿着线段B-B’的剖面图。
于一些实施方式中，间隔物126为介电常数小于4.0的低介电间隔物。于一些实施方式中，间隔物126包含元素，例如，Si、O、C。于一些实施方式中，间隔物126的厚度介于约6纳米与约8纳米(例如，介于6纳米与8纳米)。于一些实施方式中，形成间隔物126的步骤包含，均匀地沉积间隔物126，接着使用非等相性蚀刻(例如，干蚀)制程收缩间隔物126。于一些实施方式中，收缩间隔物126的步骤包含蚀刻以及移除形成于虚设栅极结构121的顶表面、主动鳍式结构104的顶表面、一些主动鳍式结构104的上段106、虚设鳍式结构116、第一介电层112的顶表面以及主动鳍式结构104、一些主动鳍式结构104的上段106以及虚设鳍式结构116的侧表面上的间隔物126。于一些实施方式中，收缩间隔物126也包含蚀刻间隔物126形成于虚设栅极结构121的侧表面的一部分。
于一些实施方式中，使虚设鳍式结构116凹陷的步骤是通过非等向性干蚀制程执行。于一些实施方式中，干蚀制程蚀刻虚设鳍式材料的速率(例如，金属氧化物、SiON以及SiOCN)远大于蚀刻主动鳍式结构104材料(例如，Si以及SiGe)的速率。归因于此蚀刻选择性，干蚀制程使虚设鳍式结构116垂直凹陷而不使主动鳍式结构104或是一些主动鳍式结构104的上段106凹陷。于一些实施方式中，如图7A与图7C所绘示，虚设鳍式结构116凹陷使得虚设鳍式结构116的顶表面、主动鳍式结构104的顶表面以及一些主动鳍式结构104的上段106的顶表面共平面(例如，与图7C中的线段B-B’对齐)。
于一些实施方式中，干蚀制程亦移除形成于主动鳍式结构104、一些主动鳍式结构104的上段106以及虚设鳍式结构116的顶表面以及侧表面上的栅极氧化层118。于一些实施方式中，移除形成于主动鳍式结构104、一些主动鳍式结构104的上段106的顶表面以及侧表面的栅极氧化层118的步骤，使得磊晶层可于接续的制程中成长于主动鳍式结构104以及上段106。于一些实施方式中，干蚀刻制程进一步移除形成于第一介电层112的顶表面的栅极氧化层118。
请参照图17，根据一些实施方式，方法1700进行至操作步骤1716，图案化p型FinFET元件的源极/漏极区域。图8A至图8C绘示了光阻层128的形成与图案化。图8A至图8C亦绘示了光阻层128覆盖了无上段106的主动鳍式结构104，而具有上段106的主动鳍式结构104则被曝露。图8A为例示性结构的三维视图。图8C为例示性结构的上视图。图8B为图8A与图8C所绘示的例示性结构中沿着线段B-B’的剖面图。
于一些实施方式中，如操作步骤1702中所述，一些主动鳍式结构104的上段106是以p型掺杂物掺杂并使用于p型FinFET元件中。而其他无上段106的主动鳍式结构104是以n型掺杂物掺杂并使用于n型FinFET元件中。于一些实施方式中，主动鳍式结构104、一些主动鳍式结构104的上段106未被虚设栅极结构121或是间隔物126覆盖的面积为FinFET元件的源极/漏极区域。于一些实施方式中，图案化p型FinFET元件的源极/漏极区域包含沉积氧化铝(AlOx)层130于元件结构上，接着涂布光阻层128于氧化铝层130上。于一些实施方式中，光阻层128为正型光阻剂，其厚度介于约200纳米与约400纳米(例如，介于200纳米与400纳米)。位于以p型掺杂物掺杂且具有上段106的主动鳍式结构104的面积上的部分光阻层128是以微影制程移除。而位于此部分光阻层128下方的具有上段106的主动鳍式结构104的面积上的部分氧化铝层130亦被曝露。接着，执行蚀刻制程以移除此部分氧化铝层130，并使上段106的顶表面以及侧表面被曝露。于一些实施方式中，移除此部分氧化铝层130的蚀刻制程包含一湿蚀制程、干蚀制程或是上述制程的结合。
请参照图17，根据一些实施方式，方法1700进行至操作步骤1718，成长磊晶层于p型FinFET元件的源极/漏极区域上。图9A至图9C绘示了磊晶层132形成于操作步骤1716中被曝露的上段106上(例如，p型FinFET元件的源极/漏极区域)。图9A至图9C亦绘示了光阻层128被移除且氧化铝层130覆盖了n型FinFET元件的主动鳍式结构104。图9A为例示性结构的三维视图。图9C为例示性结构的上视图。图9B为图9A与图9C所绘示的例示性结构中沿着线段B-B’的剖面图。
于一些实施方式中，光阻层128于成长磊晶层132前先以光阻去除制程移除(例如，湿化学蚀刻制程)。因此，如图9A与图9B所绘示，位于光阻层128下方的氧化铝层130被曝露。于一些实施方式中，氧化铝层130的目的为于接续的磊晶制程中保护n型FinFET元件的主动鳍式结构104的表面。
于一些实施方式中，成长磊晶层132于p型FinFET元件的源极/漏极区域上的步骤包含，执行预清洗制程以移除位于一些主动鳍式结构104的上段106的表面的原生氧化物，并且使上段106的表面被曝露。接着，执行一磊晶制程以成长磊晶层132于一些主动鳍式结构104的上段106的表面。于一些实施方式中，磊晶制程为SiGe磊晶制程，执行于介于约400℃与约500℃间的温度(例如，介于400℃与500℃)。磊晶制程为选择性制程，仅成长磊晶层132于上段106被曝露的表面(例如，p型FinFET元件的源极/漏极区域)。于一些实施方式中，磊晶层132为锗化硅层，其锗浓度介于约40％与约60％(例如，介于40％与60％)。于一些实施方式中，磊晶层132的厚度介于约10纳米与约20纳米(例如，介于10纳米与20纳米)。于一些实施方式中，磊晶层132的形状为菱形。磊晶层132可依据不同因素而有不同形状，例如，磊晶制程条件、一些主动鳍式结构104的上段106的结晶方向以及一些主动鳍式结构104的上段106的材料。于一些实施方式中，磊晶层132于磊晶制程中是以B掺杂。于一些实施方式中，磊晶层132厚得足以与虚设鳍式结构116的侧表面接触。于一些实施方式中，虚设鳍式结构116是以自对准隔离层的作用避免形成于相邻上段106的磊晶层132互相接触。
请参照图17，根据一些实施方式，方法1700进行至操作步骤1720，成长含锗氧化层134于p型FinFET元件上的磊晶层132上。图10A至图10C绘示了含锗氧化层134形成于磊晶层132上，其中磊晶层132形成于p型FinFET元件的源极/漏极区域上。图10A至图10C亦绘示了覆盖了n型FinFET元件的主动鳍式结构104的氧化铝层130被移除。图10A为例示性结构的三维视图。图10C为例示性结构的上视图。图10B为图10A与图10C所绘示的例示性结构中沿着线段B-B’的剖面图。
于一些实施方式中，成长含锗氧化层134于磊晶层132上的步骤是通过氧化化学物的常温制程执行。于一些实施方式中，常温制程使用臭氧(O3)、硫酸(H2SO4)与过氧化氢(H2O2)的混合物或是氢氧化铵(NH4OH)与H2O2的混合物。于一些实施方式中，成长含锗氧化层134于磊晶层132上的步骤是通过低温湿蒸气炉退火执行。于一些实施方式中，低温湿蒸气炉退火是执行于介于约300℃与约400℃间的温度(例如，介于300℃与400℃)。使用低温湿蒸气炉退火的一优点为低温湿蒸气炉退火相较于常温制程可成长较厚的含锗氧化层134。
于一些实施方式中，含锗氧化层134为硅锗氧化物(SiGeOx)层。于一些实施方式中，含锗氧化层134的锗浓度介于约40％与约70％(例如，介于40％与70％)。于一些实施方式中，含锗氧化层134的厚度介于约1纳米与约3纳米(例如，介于1纳米与3纳米)。于一些实施方式中，含锗氧化层134完整覆盖磊晶层132的表面。于一些实施方式中，含锗氧化层134与虚设鳍式结构116的侧表面接触。于一些实施方式中，含锗氧化层134于接续的磊晶制程中，以作为磊晶层132的保护层的作用使磊晶层132上无额外磊晶层成长。含锗氧化层134抵抗接续磊晶制程中的预清洗制程，并于预清洗制程后维持在磊晶层132上。于一些实施方式中，预清洗制程包含利用含氢以及含氟化学物的远距等离子蚀刻制程，例如氢(H2)、氨(NH3)以及三氟化氮(NF3)。于一些实施方式中，含锗氧化层134中的高锗浓度(例如，介于约40％与约70％)使含锗氧化层134于接续磊晶制程中的预清洗制程有抵抗能力。
于一些实施方式中，覆盖了n型FinFET元件的主动鳍式结构104的氧化铝层130于含锗氧化层134成长于磊晶层132上后被移除。于一些实施方式中，氧化铝层130被移除以曝露n型FinFET元件的主动鳍式结构104的表面，使自对准磊晶层136于接续磊晶制程中成长于n型FinFET元件的主动鳍式结构104上。于一些实施方式中，移除氧化铝层130的制程包含湿蚀刻制程、干蚀刻制程或是上述制程的结合。
请参照图17，根据一些实施方式，方法1700进行至操作步骤1722，成长自对准磊晶层于n型FinFET元件的源极/漏极区域上。图11A至图11C绘示了自对准磊晶层136形成于n型FinFET元件的源极/漏极区域上(例如，n型FinFET元件的主动鳍式结构104未被虚设栅极结构121或间隔物126所覆盖的表面)。图11A为例示性结构的三维视图。图11C为例示性结构的上视图。图11B为图11A与图11C所绘示的例示性结构中沿着线段B-B’的剖面图。
于一些实施方式中，成长自对准磊晶层136于n型FinFET元件的源极/漏极区域上的步骤包含，执行预清洗制程以移除n型FinFET元件的主动鳍式结构104表面的原生氧化物，并曝露主动鳍式结构104的表面。于一些实施方式中，预清洗制程包含利用含氢以及含氟化学物的远距等离子蚀刻制程，例如氢、氨以及三氟化氮。于一些实施方式中，含锗氧化层134抵抗接续磊晶制程中的预清洗制程，并于预清洗制程后维持在p型FinFET元件的源极/漏极区域上的磊晶层132上。接着，执行自对准磊晶制程以成长自对准磊晶层136于主动鳍式结构104的表面，而不使磊晶层132上成长额外的磊晶层。
于一些实施方式中，预清洗制程后，p型FinFET元件的源极/漏极区域上含锗氧化层134的存在，使得自对准磊晶制程可以自对准方式执行。尤其，因含锗氧化层134抵抗自对准磊晶制程的预清洗制程，含锗氧化层134以作为磊晶层132的保护层的作用使自对准磊晶制程中的磊晶层132上无额外磊晶层成长。因此，无须再执行额外的微影或图案化步骤形成另一保护层(例如，额外的氧化铝层130)以于n型FinFET元件的磊晶制程中保护磊晶层132。含锗氧化层134的使用简化了制程整合且无需额外的图案化步骤即可使自对准磊晶层136成长。
请参照图17，根据一些实施方式，方法1700进行至操作步骤1724，形成第二介电层。图12A至图12C绘示了第二介电层138形成于虚设栅极结构121间(例如，多晶硅栅极电极120)以及第一介电层112的上表面。图12A至图12C亦绘示了接触蚀刻停止层(contact etchstop layer,CESL)140形成于n型FinFET元件的自对准磊晶层136以及p型FinFET元件的磊晶层132上的含锗氧化层134上。进一步来说，图12A至图12C绘示了虚设栅极结构121的氧化物硬遮罩124以及氮硬遮罩122被移除，且第二介电层138与多晶硅栅极电极120的上表面共平面。图12A为例示性结构的三维视图。图12C为例示性结构的上视图。图12B为图12A与图12C所绘示的例示性结构中沿着线段B-B’的剖面图。
于一些实施方式中，第二介电层138为氧化物(例如，SiOx)层。于一些实施方式中，第二介电层138是通过化学气相沉积制程、原子层沉积制程或是自旋涂布而执行。于一些实施方式中，额外的退火制程是执行于介于约400℃与约600℃间的温度(例如，介于400℃与600℃)，用于处理第二介电层138以密化沉积后的介电层。于一些实施方式中，一平坦化制程(例如，化学机械研磨)于沉积第二介电层138后执行，以移除部分的形成于虚设栅极结构121的顶表面的第二介电层138，并平坦化第二介电层138的顶表面，使得第二介电层138、间隔物126以及多晶硅栅极电极120的顶表面共平面。于一些实施方式中，氧化物硬遮罩124以及氮硬遮罩122亦于平坦化制程或额外的蚀刻制程中移除，以曝露多晶硅栅极电极120的顶表面。于一些实施方式中，平坦化制程后的多晶硅栅极电极120的高度介于约80纳米与约130纳米(例如，介于80纳米与130纳米)。
于一些实施方式中，接触蚀刻停止层140是沉积于第二介电层138的沉积步骤前。于一些实施方式中，沉积接触蚀刻停止层140以保护自对准磊晶层136以及磊晶层132，于接续的第二介电层138的沉积及退火制程中对抗湿气、掺杂物以及/或氧化。于一些实施方式中，接触蚀刻停止层140以蚀刻停止层的作用使接触蚀刻停止，使得位于接触蚀刻停止层140下方的磊晶层136与132不受接触蚀刻的破坏。于一些实施方式中，接触蚀刻停止层140为硅氮化物层。于一些实施方式中，接触蚀刻停止层140的沉积是通过原子层沉积制程或化学气相沉积制程而执行。
请参照图17，根据一些实施方式，方法1700进行至操作步骤1726，执行自对准蚀刻以使虚设栅极结构与虚设鳍式结构凹陷。图13A至图13C绘示了具有开口144的光阻层142形成于第二介电层138以及多晶硅栅极电极120上。图13C亦绘示了经由开口144对多晶硅栅极电极120以及虚设鳍式结构116执行自对准蚀刻。图13A为例示性结构的三维视图。图13C为例示性结构的上视图。图13B为图13A与图13C所绘示的例示性结构中沿着线段B-B’的剖面图。
于一些实施方式中，于执行自对准蚀刻前，光阻层142是涂布于第二介电层138以及多晶硅栅极电极120的顶表面上。接着，图案化光阻层142以形成开口144，并定义于接续自对准蚀刻中被凹陷的面积。于一些实施方式中，光阻层142为正型光阻。于一些实施方式中，光阻层142的厚度介于约50纳米与约100纳米(例如，介于50纳米与100纳米)。
于一些实施方式中，自对准蚀刻为非等向性蚀刻(例如，干蚀刻)制程。于一些实施方式中，自对准蚀刻制程蚀刻多晶硅栅极电极120以及位于多晶硅栅极电极120下方且曝露于开口144的虚设鳍式结构116。于一些实施方式中，如图13C所绘示，开口144于线段B-B’方向的宽度大于虚设鳍式结构116。于一些实施方式中，自对准蚀刻对于多晶硅栅极电极120以及虚设鳍式结构116的蚀刻速率大于(例如，大于十倍)对于间隔物126以及第二介电层138的蚀刻速率。由于蚀刻速率的不同，蚀刻制程使开口144下方的多晶硅栅极电极120以及虚设鳍式结构116凹陷，而使间隔物126以及第二介电层138最小量凹陷。蚀刻制程是朝向目标材料，即便其他材料亦曝露于微影图案。因此，不需精确地对齐微影图案边界与下方结构，因而提供微影制程中的对齐与重叠需求更大的空间。换句话说，此蚀刻为自对准蚀刻。
于一些实施方式中，多晶硅栅极电极120下方的虚设鳍式结构116凹陷深度为d。深度d可介于约20纳米与约40纳米(例如，介于20纳米与40纳米)。于一些实施方式中，虚设鳍式结构116凹陷深度d大于约40纳米。于一些实施方式中，虚设鳍式结构116凹陷深度d小于约20纳米。明确的虚设鳍式结构116凹陷深度是根据实际元件设计。
请参照图17，根据一些实施方式，方法1700进行至操作步骤1728，移除虚设栅极结构。图14A至图14C绘示了虚设栅极结构121(例如，多晶硅栅极电极120)的移除。图14A为例示性结构的三维视图。图14C为例示性结构的上视图。图14B为图14A与图14C所绘示的例示性结构中沿着线段B-B’的剖面图。
于一些实施方式中，移除虚设栅极结构121的步骤是利用干蚀刻、湿蚀刻或是上述制程的结合而执行。于一些实施方式中，如图14A所绘示，虚设栅极结构121的移除形成了开口146。于一些实施方式中，用于虚设栅极结构121的制程为选择性制程，且第二介电层138以及间隔物126于栅极结构被移除后保留。于一些实施方式中，移除虚设栅极结构121的步骤包含移除栅极氧化层118，因此可于形成金属栅极结构至开口146时形成新栅极介电层150。
请参照图17，根据一些实施方式，方法1700进行至操作步骤1730，形成金属栅极结构。图15A至图15C绘示了具有金属栅极电极148的金属栅极结构形成于开口146。图15A至图15C亦绘示了栅极介电层150形成于金属栅极电极148的形成之前。图15A为例示性结构的三维视图。图15C为例示性结构的上视图。图15B为图15A与图15C所绘示的例示性结构中沿着线段B-B’的剖面图。
于一些实施方式中，形成金属栅极结构的步骤包含于形成金属栅极电极148之前形成栅极介电层150至开口146。于一些实施方式中，栅极介电层150包含介面层以及高介电常数的介电层。于一些实施方式中，介面层为硅氧化物层。于一些实施方式中，高介电常数的介电层包含高介电常数材料，例如，二氧化铪、氧化镧(La2O3)、三氧化二铝、二氧化锆、氮化硅以及其他合适的高介电常数材料。于一些实施方式中，高介电常数层的介电常数大于约3.9。于一些实施方式中，高介电常数层的介电常数大于约7.0。于一些实施方式中，栅极介电层150的形成是通过原子层沉积制程或是化学气相沉积制程执行。
于一些实施方式中，金属栅极电极148包含金属导体，例如，钨(W)。于一些实施方式中，金属栅极电极148亦包含扩散阻隔层，例如，氮化钛(TiN)以及钛硅氮化物(TiSiN)。于一些实施方式中，金属栅极电极148进一步包含功函数层，例如，n型FinFET元件中的TiN与钛铝合金(TiAl)以及p型FinFET元件中的TaN与钛铝合金(TiAl)。于一些实施方式中，形成金属栅极电极148的步骤是通过原子层沉积或是化学气相沉积执行。
于一些实施方式中，于形成金属栅极结构至开口146后，执行平坦化制程(例如，化学机械研磨制程)以移除形成于第二介电层138顶表面的金属栅极结构。于一些实施方式中，平坦化制程进一步移除部分的第二介电层138，使得第二介电层138、金属栅极电极148以及栅极介电层150的顶表面共平面。于一些实施方式中，金属栅极电极148的顶表面进一步与未被操作步骤1726中自对准蚀刻制程蚀刻的虚设鳍式结构116的顶表面共平面。如同操作步骤1726中所述，曝露于开口144的虚设鳍式结构116(图15C中以点方格强调)被凹陷，而未暴露于开口144的虚设鳍式结构116未凹陷因而高于凹陷的虚设鳍式结构116。因此，于未被自对准蚀刻凹陷的虚设鳍式结构116的位置上，金属栅极电极148被虚设鳍式结构116分离。相反地，被自对准蚀刻凹陷的虚设鳍式结构116的位置上，虚设鳍式结构116的长度短且金属栅极电极148维持连续并相连。
因此，利用于自对准蚀刻制程中凹陷的虚设鳍式结构116，金属栅极结构可以自对准方式图案化而不需执行额外的微影以及图案化制程。此类金属栅极结构的自对准图案化不仅减缓了对齐与重叠的需求，也通过避免利用非等向性蚀刻(例如，干蚀刻)切割金属栅极而防止蚀刻对金属栅极结构的破坏。进一步来说，避免蚀刻对金属栅极结构的破坏，可防止因金属栅极结构的损坏而造成的功函数破坏与临界电流偏移，并增进FinFET元件效能。
请参照图17，根据一些实施方式，方法1700进行至操作步骤1732，形成源极/漏极接触区。图16A至图16C绘示了源极/漏极接触区152形成于n型FinFET元件的主动鳍式结构104上以及p型FinFET元件的上段106上。图16A与图16B亦绘示了硅化物层154形成于源极/漏极接触区152以及磊晶层136与132间。图16C为例示性结构的上视图。图16B为图16A与图16C所绘示的例示性结构中沿着线段B-B’的剖面图。
于一些实施方式中，源极/漏极接触区152由金属所组成，例如，钴(Co)、钨、铜(Cu)、镍(Ni)、钌(Ru)或是其他合适材料。于一些实施方式中，源极/漏极接触区152进一步包含阻隔层以避免材料自源极/漏极接触区152扩散至第二介电层138，反的亦然。于一些实施方式中，形成源极/漏极接触区152的步骤是通过原子层沉积制程、化学气相沉积制程、物理气相沉积制程或是上述制程的结合。于一些实施方式中，形成源极/漏极接触区152的步骤进一步包含平坦化制程(例如，化学机械研磨制程)以移除形成于第二介电层1138的顶表面或是金属栅极结构的饼表面的源极/漏极接触区152。于一些实施方式中，于平坦化制程后，源极/漏极接触区152的顶表面、第二介电层138的顶表面以及金属栅极电极148的顶表面共平面。
于一些实施方式中，形成源极/漏极接触区152的步骤进一步包含形成硅化物层154于源极/漏极接触区152以及磊晶层136与132间。于一些实施方式中，形成硅化物层154的步骤包含移除覆盖于及磊晶层136与132的顶表面的接触蚀刻停止层140。于一些实施方式中，如图16B所绘示，于移除接触蚀刻停止层140后，执行额外蚀刻制程以使磊晶层136与132的顶表面凹陷，以形成一平坦表面于源极/漏极接触区152上。于一些实施方式中，于一些实施方式中，使磊晶层136与132凹陷增加了源极/漏极接触区152与磊晶层间的接触面积，并减少了接触电阻。于一些实施方式中，硅化物层154的形成是通过硅化制程执行，包含沉积金属层，使金属与磊晶层、主动鳍式结构104或是一些主动鳍式结构104的上段106反应，并移除未反应的金属层。于一些实施方式中，硅化物层154包含钴硅化物(CoSix)或是镍硅化物(NiSix)。
自对准磊晶制程可通过使用磊晶层上的含锗氧化层而实现。成长于源极/漏极接触区上的自对准磊晶层增加了FinFET元件的源极/漏极着陆区域。虚设鳍式结构的使用使得磊晶层可以自对准方式被分隔开。自对准蚀刻制程应用于使虚设鳍式结构于图案所定义的面积处凹陷，使得金属栅极结构可以自对准方式被分隔开。金属栅极结构的自对准分隔也防止或是最小化了金属栅极结构的破坏以及增进元件效能。利用含锗氧化层、自对准磊晶制程、虚设鳍式结构以及自对准蚀刻制程图案化虚设鳍式结构以分隔金属栅极，可获得许多益处，例如(i)提升制程整合；(ii)提升元件效能以及(iii)提升尺寸调控幅度。
于一些实施方式中，FinFET元件包含基材。其结构进一步包含第一鳍式结构，自基材突出且掺杂有n型掺杂物。其结构进一步包含第二鳍式结构，自基材突出且上段掺杂有p型掺杂物。其结构进一步包含第一磊晶层，成长于第一鳍式结构的源极/漏极区域上，以及第二磊晶层，成长于第二鳍式结构的源极/漏极区域上。其结构进一步包含第三鳍式结构，平行于第一鳍式结构与第二鳍式结构而形成，且形成于第一鳍式结构与第二鳍式结构之间以及第一磊晶层与第二磊晶层之间。其中第三鳍式结构是以不同于第一鳍式结构以及第二鳍式结构的材料所形成，其结构进一步包含形成于第二磊晶层上的含锗氧化层。其结构进一步包含形成于基材上并设置于第一鳍式结构与第二鳍式结构之间的介电层，其中介电层的顶表面位于第一鳍式结构以及第二鳍式结构中的每一者的顶表面之下。其中自第三鳍式结构至第一鳍式结构以及第二鳍式结构中的每一者的距离，是大于第一鳍式结构以及第二鳍式结构中的每一者的宽度。上述的含锗氧化层是与第三鳍式结构接触，且具有介于约40％与约70％间的锗浓度以及介于约1纳米与约3纳米的的厚度。其中第一鳍式结构与第二鳍式结构间的距离是介于约25纳米与约55纳米之间。第一鳍式结构、第二鳍式结构以及第三鳍式结构中的每一者的宽度是介于约5纳米与约20纳米之间。其中第三鳍式结构包含SiCN、SiOCN、HfO2、ZrO2以及Al2O3。
于一些实施方式中，形成FinFET元件结构的方法包含形成多个突出于基材的第一鳍式结构。此方法进一步包含，掺杂n型掺杂物于第一鳍式结构的第一部位，以及掺杂p型掺杂物于第一鳍式结构的第二部位。此方法进一步包含，形成多个第二鳍式结构于每一第一鳍式结构之间。此方法进一步包含，成长锗化硅磊晶层于第一鳍式结构的第二部位的源极/漏极区域上。此方法进一步包含，形成含锗氧化层于锗化硅磊晶层上以于接续的磊晶步骤中保护锗化硅磊晶层的表面。此方法进一步包含，成长硅磊晶层于第一鳍式结构的第一部位的源极/漏极区域上。此方法进一步包含，形成包含多晶硅栅极电极的多个多晶硅栅极结构，其中多晶硅栅极结构是形成于第一鳍式结构以及至少一第二鳍式结构的顶表面以及侧表面上方。此方法进一步包含，形成第一介电层于多晶硅栅极结构的侧表面上，以及形成第二介电层于多晶硅栅极结构的侧表面之间以及第一介电层上。此方法进一步包含，形成图案于多晶硅栅极结构以及第二介电层上方，且蚀刻多晶硅栅极结构的一部位以及至少一第二鳍式结构的一部位。其中蚀刻的步骤是执行于由图案所定义的开放面积，且蚀刻多晶硅栅极结构的一部位以及至少一第二鳍式结构的一部位的蚀刻速率，是大于蚀刻第二介电层的蚀刻速率。此方法进一步包含，移除多晶硅栅极结构的多晶硅栅极电极、沉积多个金属栅极结构于第二介电层的侧表面之间。此方法进一步包含，执行第一平坦化制程使金属栅极结构的顶表面与至少一第二鳍式结构的顶表面共平面，其中金属栅极结构是由第二鳍式结构所分隔。其中形成含锗氧化层于锗化硅磊晶层上的步骤包含曝露锗化硅磊晶层于氧化剂，其中氧化剂包含臭氧(ozone,O3)、一硫酸(H2SO4)与过氧化氢(H2O2)的混合物或一氢氧化铵(NH4OH)与H2O2的混合物。其中成长硅磊晶层的步骤包含：曝露第一鳍式结构的第一部位的源极/漏极区域以及锗化硅磊晶层上的含锗氧化层；执行清洗制程以去除形成于第一鳍式结构的第一部位的源极/漏极区域上的原生氧化物，其中锗化硅磊晶层于清洗制程之后保留；以及成长硅磊晶层于第一鳍式结构的第一部位的源极/漏极区域上，而不成长硅磊晶层于锗化硅磊晶层上。其中形成至少一第二鳍式结构的步骤包含：通过沉积第一介电层于第一鳍式结构的顶表面以及一侧表面上方而形成至少一凹槽；以第二介电层填充至少一凹槽以及平坦化第二介电层的一顶表面至与第一介电层的顶表面共平面。
于一些实施方式中，半导体结构包含基材。此半导体结构进一步包含多个第一鳍式结构，掺杂有n型掺杂物且突出于基材。此半导体结构进一步包含多个第二鳍式结构，突出于基材且平行于第一鳍式结构，其中第二鳍式结构具有掺杂有p型掺杂物的上段。此半导体结构进一步包含第一介电层，形成于基材上以及第一鳍式结构以及第二鳍式结构中的每一者的侧表面上。第一介电层的顶表面低于第一鳍式结构以及第二鳍式结构的顶表面。此半导体结构进一步包含多个虚设鳍式结构，平行于第一鳍式结构以及第二鳍式结构。虚设鳍式结构中的至少一者是形成于每一第一鳍式结构以及每一第二鳍式结构之间，其中多个虚设鳍式结构的底表面低于介电质的顶表面。此半导体结构进一步包含锗化硅磊晶层，形成于第二鳍式结构上。此半导体结构进一步包含含锗氧化层，形成于锗化硅磊晶层上，以于接续的磊晶步骤中保护锗化硅磊晶层。此半导体结构进一步包含硅磊晶层，形成于第一鳍式结构上。此半导体结构进一步包含金属栅极结构，形成于第一鳍式结构以及第二鳍式结构中的每一者的顶表面以及侧表面上。上述的含锗氧化层是与虚设鳍式结构的侧表面接触，且具有介于约40％与约70％之间的锗浓度以及介于约1纳米与约3纳米之间的厚度。其中虚设鳍式结构包含SiCN、SiOCN、HfO2、ZrO2以及Al2O3。
应当被认可的是实施方式段落，其用意为阐述申请专利发明范围。发明内容与摘要段落，依照发明人所想的揭露，可放置一或更多但非完整的例示性实施方式，因此其非用于限制本揭露以及申请专利范围可延伸的范围。
虽然本揭露已以实施方式揭露如上，然其并不用以限定本揭露，任何熟悉此技艺者，在不脱离本揭露的精神和范围内，当可作各种的更动与润饰，因此本揭露的保护范围当视所附的权利要求书所界定的范围为准。

Claims (26)

1.一种半导体结构，其特征在于，包含：
一基材；
一第一鳍式结构，自该基材突出且掺杂有n型掺杂物；
一第二鳍式结构，自该基材突出，其中该第二鳍式结构的一上段是掺杂有p型掺杂物；
一第一磊晶层，形成于该第一鳍式结构的一源极/漏极区域上；
一第二磊晶层，形成于该第二鳍式结构的一源极/漏极区域上；
一第三鳍式结构，形成于该第一鳍式结构与该第二鳍式结构之间以及该第一磊晶层与该第二磊晶层之间，其中该第三鳍式结构是以不同于该第一鳍式结构以及该第二鳍式结构的材料所形成；以及
一含锗氧化层，形成于该第二磊晶层上，其中该第一磊晶层上无该含锗氧化层覆盖。
2.根据权利要求1所述的半导体结构，其特征在于，该含锗氧化层与该第三鳍式结构接触。
3.根据权利要求1所述的半导体结构，其特征在于，该含锗氧化层的一锗浓度介于40％与70％之间。
4.根据权利要求1所述的半导体结构，其特征在于，该含锗氧化层的一厚度介于1纳米与3纳米之间。
5.根据权利要求1所述的半导体结构，其特征在于，进一步包含一介电层，该介电层形成于该基材上并设置于该第一鳍式结构与该第二鳍式结构之间，其中该介电层的一顶表面是位于该第一鳍式结构以及该第二鳍式结构中的每一者的一顶表面之下。
6.根据权利要求1所述的半导体结构，其特征在于，该第一鳍式结构与该第二鳍式结构之间的一距离 介于25纳米与55纳米之间。
7.根据权利要求1所述的半导体结构，其特征在于，该第一鳍式结构、该第二鳍式结构与该第三鳍式结构中的每一者的一宽度介于5纳米与20纳米之间。
8.根据权利要求1所述的半导体结构，其特征在于，自该第三鳍式结构至该第一鳍式结构以及该第二鳍式结构中的每一者的一距离，是大于该第一鳍式结构以及该第二鳍式结构中的每一者的一宽度。
9.根据权利要求1所述的半导体结构，其特征在于，该第三鳍式结构包含氮碳化硅(SiCN)、氮碳氧化硅(SiOCN)、二氧化铪(HfO2)、二氧化锆(ZrO2)以及三氧化二铝(Al2O3)。
10.一种半导体结构的形成方法，其特征在于，包含：
形成多个第一鳍式结构突出于一基材；
掺杂n型掺杂物于所述多个第一鳍式结构的一第一部位；
掺杂p型掺杂物于所述多个第一鳍式结构的一第二部位；
形成至少一第二鳍式结构于每一所述第一鳍式结构之间；
成长一锗化硅磊晶层于所述多个第一鳍式结构的该第二部位的源极/漏极区域上；
形成一含锗氧化层于该锗化硅磊晶层上；以及
成长一硅磊晶层于所述多个第一鳍式结构的该第一部位的源极/漏极区域上，其中该硅磊晶层上无该含锗氧化层覆盖。
11.根据权利要求10所述的半导体结构的形成方法，其特征在于，形成该含锗氧化层于该锗化硅磊晶层上包含曝露该锗化硅磊晶层于氧化剂，所述氧化剂包含臭氧(ozone,O3)、一硫酸(H2SO4)与过氧化氢(H2O2)的混合物或一氢氧化铵(NH4OH)与H2O2的混合物。
12.根据权利要求10所述的半导体结构的形成方法，其特征在于，成长该硅磊晶层包含：
曝露所述多个第一鳍式结构的该第一部位的所述源极/漏极区域以及该锗化硅磊晶层上的含锗氧化层；
执行一清洗制程以去除形成于所述多个第一鳍式结构的该第一部位的所述源极/漏极区域上的一原生氧化物，其中该锗化硅磊晶层于该清洗制程之后保留；以及
成长该硅磊晶层于所述多个第一鳍式结构的该第一部位的所述源极/漏极区域上，而不成长该硅磊晶层于该锗化硅磊晶层上。
13.根据权利要求10所述的半导体结构的形成方法，其特征在于，进一步包含：
形成包含一多晶硅栅极电极的多个多晶硅栅极结构，其中所述多个多晶硅栅极结构是形成于所述多个第一鳍式结构以及该至少一第二鳍式结构的一顶表面以及一个侧表面上方；
形成一第一介电层于所述多个多晶硅栅极结构的侧表面上；
形成一第二介电层于所述多个多晶硅栅极结构的所述侧表面之间以及该第一介电层上；
形成一图案于所述多个多晶硅栅极结构以及该第二介电层上方；以及
在该图案所定义的一开放面积中蚀刻所述多个多晶硅栅极结构的一部位以及该至少一第二鳍式结构的一部位；
其中蚀刻所述多个多晶硅栅极结构的该部位以及该至少一第二鳍式结构的该部位的一蚀刻速率，是大于蚀刻该第二介电层的一蚀刻速率。
14.根据权利要求13所述的半导体结构的形成方法，其特征在于，进一步包含：
移除所述多个多晶硅栅极结构的该多晶硅栅极电极；
沉积多个金属栅极结构于该第二介电层的侧表面之间；以及
执行一第一平坦化制程使所述多个金属栅极结构的一顶表面与该至少一第二鳍式结构的该顶表面共平面；其中所述多个金属栅极结构是由该第二鳍式结构所分隔。
15.根据权利要求10所述的半导体结构的形成方法，其特征在于，该形成该至少一第二鳍式结构包含：
通过沉积一第一介电层于所述多个第一鳍式结构的一顶表面以及一个侧表面上方而形成至少一凹槽；
以一第二介电层填充该至少一凹槽；以及
平坦化该第二介电层的一顶表面至与该第一介电层的一顶表面共平面。
16.一种半导体结构，其特征在于，包含：
一基材；
多个第一鳍式结构，掺杂有n型掺杂物且突出于该基材；
多个第二鳍式结构，突出于该基材且平行于所述多个第一鳍式结构，其中所述多个第二鳍式结构具有掺杂有p型掺杂物的一上段；
一介电层，形成于该基材上以及所述多个第一鳍式结构以及所述多个第二鳍式结构中的每一者的一个侧表面上，其中该介电层的一顶表面是低于所述多个第一鳍式结构以及所述多个第二鳍式结构的一顶表面；
多个虚设鳍式结构，平行于所述多个第一鳍式结构以及所述多个第二鳍式结构，其中所述多个虚设鳍式结构中的至少一者是形成于每一所述第一鳍式结构以及每一所述第二鳍式结构之间，且其中所述多个虚设鳍式结构的一底表面是低于该介电层的该顶表面；
一锗化硅磊晶层，形成于所述多个第二鳍式结构上；
一含锗氧化层，形成于该锗化硅磊晶层上；以及
一硅磊晶层，形成于所述多个第一鳍式结构上，且该硅磊晶层上无该含锗氧化层覆盖。
17.根据权利要求16所述的半导体结构，其特征在于，进一步包含一金属栅极结构，形成于所述多个第一鳍式结构以及所述多个第二鳍式结构中的每一者的一顶表面以及该侧表面上。
18.根据权利要求16所述的半导体结构，其特征在于，该含锗氧化层与所述多个虚设鳍式结构的一个侧表面接触。
19.根据权利要求16所述的半导体结构，其特征在于，该含锗氧化层具有介于40％与70％间的一锗浓度，以及介于1纳米与3纳米的一厚度。
20.根据权利要求16所述的半导体结构，其特征在于，所述多个虚设鳍式结构包含氮碳化硅(SiCN)、氮碳氧化硅(SiOCN)、二氧化铪(HfO2)、二氧化锆(ZrO2)以及三氧化二铝(Al2O3)。
21.一种半导体结构，其特征在于，包含：
一基材；
多个第一与第二鳍式结构，突出于该基材，其中所述多个第二鳍式结构具有掺杂有p型掺杂物的一上段；
多个第一与第二磊晶层，分别形成于所述多个第一与第二鳍式结构的多个源极/漏极区域上；
一第三鳍式结构，形成于所述多个第一与第二磊晶层之间，其中该第三鳍式结构是以不同于所述多个第一与第二鳍式结构的材料所形成；以及
一氧化层，形成于所述多个第二磊晶层上，其中该氧化层包含锗，且所述多个第一磊晶层上无该氧化层覆盖。
22.根据权利要求21所述的半导体结构，其特征在于，其中该氧化层与该第三鳍式结构接触。
23.根据权利要求21所述的半导体结构，其特征在于，其中该氧化层的一锗浓度介于40％与70％之间。
24.根据权利要求21所述的半导体结构，其特征在于，其中该含锗氧化层的一厚度介于1纳米与3纳米之间。
25.根据权利要求21所述的半导体结构，其特征在于，其中该第三鳍式结构包含氮碳化硅(SiCN)、氮碳氧化硅(SiOCN)、二氧化铪(HfO2)、二氧化锆(ZrO2)以及三氧化二铝(Al2O3)。
26.根据权利要求21所述的半导体结构，其特征在于，其中该第一鳍式结构与该第二鳍式结构之间的一距离 介于25纳米与55纳米之间。
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