CN107104147A - 用于半导体器件的结构和方法 - Google Patents

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Abstract

本发明实施例公开了一种半导体器件及其形成的方法。半导体器件包括衬底；在所述衬底上方的隔离结构；从衬底延伸并通过隔离结构的两个鳍；与所述两个鳍的沟道区接合的栅极堆叠件；设置于所述隔离结构上方且邻近两个鳍的S/D区的介电层；和在两个鳍的S/D区上方的四个S/D部件。四个S/D部件各自都包含下部和位于下部上方的上部。四个S/D部件的下部至少部分地被介电层环绕。四个S/D部件的上部合并为两个合并式第二S/D部件，在栅极堆叠件的每侧上各具有一个。两个合并式S/D部件各自都有弯曲顶面。

Description

用于半导体器件的结构和方法
技术领域
本发明实施例涉及用于半导体器件的结构和方法。
背景技术
半导体集成电路(IC)行业经历了指数式增长。IC材料和设计中的技术进步已生产出几代IC，其每一代都比上一代更小，且更复杂。在IC的进化过程中，功能密度(即，每一芯片面积上互连器件的数量)已普遍上升，然而几何尺寸(即，使用制造工艺可创建的最小组件(或线))却在降低。该按比例缩小工艺通常通过提高生产效率和降低相关成本提供益处。该按比例缩小也增加了加工和制造IC的复杂度。
例如，作为半导体器件，诸如金属氧化物半导体场效应晶体管(MOSFET)，通过各种技术节点按比例缩小，应变的源极/漏极(S/D)部件已被实施，以提高载流子迁移率和提高器件的性能。形成具有应变S/D部件的MOSFET的方法之一为成长外延硅(Si)以形成用于n型器件的突起的S/D部件，并产生外延硅锗(SiGe)以形成用于p型器件的突起的S/D部件。针对这些S/D部件的形状、结构和材料的各种技术已实现，以进一步提高晶体管器件性能。尽管对其预期用途，现存方法已大体足够，但其并非在所有方面都完全满足。
发明内容
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：提供前体，其中，所述前体包含：衬底；隔离结构，位于所述衬底上方；两个鳍，从所述衬底延伸并穿过所述隔离结构，所述两个鳍并排设置，所述两个鳍的每个都具有沟道区和夹住所述沟道区的两个源极/漏极(S/D)区；以及栅极堆叠件，位于所述隔离结构的上方并且与所述两个鳍的沟道区接合；在所述两个鳍的S/D区的侧壁上形成介电层；蚀刻所述两个鳍的所述S/D区，从而形成四个沟槽；以及分别在所述四个沟槽中生长四个S/D部件，其中：所述四个S/D部件的每个都包含下部和在所述下部上方的上部；所述四个S/D部件的下部至少部分地被所述介电层环绕；所述四个S/D部件的上部合并为两个合并式S/D部件，其中，在所述栅极堆叠件的每侧上各具有一个合并式S/D部件；并且所述两个合并式S/D部件的每个都具有弯曲顶面。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：提供前体，其中，所述前体包含：衬底；隔离结构，位于所述衬底上方；两个第一鳍，位于所述半导体器件的P型区；两个第二鳍，位于所述半导体器件的N型区，其中，所述两个第一鳍和所述两个第二鳍从所述衬底延伸并穿过所述隔离结构，所述两个第一鳍并排设置，所述两个第二鳍并排设置，并且所述两个第一鳍和所述两个第二鳍的每个都具有沟道区和夹住所述沟道区的两个源极/漏极(S/D)区；以及第一栅极堆叠件和第二栅极堆叠件，位于所述隔离结构的上方，所述第一栅极堆叠件与所述两个第一鳍的所述沟道区接合，所述第二栅极堆叠件与所述两个第二鳍的所述沟道区接合；在所述第一栅极堆叠件和第二栅极堆叠件的侧壁上及在所述两个第一鳍和所述两个第二鳍的S/D区的侧壁上形成介电层；蚀刻所述两个第一鳍的S/D区，从而形成四个第一沟槽；分别在所述四个第一沟槽中生长四个第一S/D部件；蚀刻所述两个第二鳍的S/D区，从而形成四个第二沟槽；以及分别在所述四个第二沟槽中生长四个第二S/D部件；其中：所述四个第一S/D部件和所述四个第二S/D部件各自都包含下部和位于所述下部上方的上部；所述四个第一S/D部件和所述四个第二S/D部件的下部至少部分地被所述介电层环绕；所述四个第二S/D部件的上部合并为两个合并式第二S/D部件，在所述第二栅极堆叠件的每侧上各具有一个合并式第二S/D部件；以及所述两个合并式第二S/D部件的每个都具有弯曲顶面。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：衬底；隔离结构，位于所述衬底上方；两个第一鳍，位于所述半导体器件的P型区；两个第二鳍，位于所述半导体器件的N型区，其中，所述两个第一鳍和所述两个第二鳍从所述衬底延伸并穿过所述隔离结构，所述两个第一鳍并排设置，所述两个第二鳍并排设置，并且所述两个第一鳍和所述两个第二鳍的每个都有沟道区和夹住所述沟道区的两个源极/漏极(S/D)区；第一栅极堆叠件和第二栅极堆叠件，位于所述隔离结构的上方，所述第一栅极堆叠件与所述两个第一鳍的所述沟道区接合，所述第二栅极堆叠件与所述两个第二鳍的所述沟道区接合；介电层，设置于所述隔离结构的上方并且邻近所述两个第一鳍和所述两个第二鳍的S/D区；四个第一S/D部件，位于所述两个第一鳍的S/D区的上方；以及四个第二S/D部件，位于所述两个第二鳍的S/D区的上方，其中：所述四个第一S/D部件和所述四个第二S/D部件各自都包含下部和位于所述下部上方的上部；所述四个第一S/D部件和所述四个第二S/D部件的下部至少部分地被所述介电层环绕；所述四个第二S/D部件的上部合并为两个合并式第二S/D部件，在所述第二栅极堆叠件的每侧上各具有一个合并式第二S/D部件；并且所述两个合并式第二S/D部件的每个都有弯曲顶面。
附图说明
结合附图并阅读以下详细说明，可更好地理解本发明。需强调的是，按照行业的标准实践，各部件不按照比例绘制，并且仅用于说明目的。实际上，为论述清楚，各部件的尺寸可任意增加或减少。
图1示出根据本发明的各个方面构造的半导体器件。
图2示出根据本发明的各个方面形成半导体器件的方法的框图。
图3示出根据图2的方法的实施例的在制作的中间步骤的半导体器件的立体图。
图4，图5A，图5B，图6，图7，图8和图9示出根据一些实施例使用图2的方法形成目标半导体器件的截面图。
图10A，图10B和图10C示出根据一些实施例使用图2方法形成的S/D部件的一些配置。
具体实施方式
以下公开提供许多不同的实施例或实例，为提供的主题实现不同的功能。下面描述了组件和布置的具体实例，以简化本发明。当然，这些仅仅是实例，并不旨在限制本发明。例如，在随后的说明中，形成于第二部件上或者上方的第一部件可包含其中所述第一和第二部件形成直接接触的实施例，也同样可能包含其中形成于第一和第二部件之间另一部件的实施例，这样第一和第二部件可不进行直接接触。此外，本发明可重复多个实例中的标号和/或字母。该重复是为了简明和清楚的目的，而且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文使用空间相对位置术语，例如“低于”、“下面”、“下方”、“上面”、“上部”等来描述如图中所示的一个元件或部件与另一元件或部件的关系。空间相对位置术语旨在包含除附图所示的方向之外使用或操作器件时的不同方向。该装置可能被往其他方向调整(旋转90度或者有其他取向)，那么本文中使用的空间相对位置术语就可能同样要进行相对应地解释。
本发明通常涉及半导体器件及其形成方法。特别是本发明涉及形成包括鳍状的FET(FinFET)的场效应晶体管(FET)中的突起的S/D部件。在本发明的一个方面中，两个以上的突起的S/D部件结合成有弯曲(或非平坦)顶面的较大S/D部件。弯曲顶面为S/D接触件形成提供比平坦顶面更大的表面积。此外，在其各自的底部，突起的S/D部件被介电层(或膜)环绕。介电层保护突起的S/D部件，免受在替换栅极工艺中金属材料的潜在污染。
图1显示根据本发明的各个方面构造的半导体器件100。半导体器件100可以是在IC加工过程中的中间器件或其一部分，其可能包括静态随机存取存储器(SRAM)和/或逻辑电路、无源部件，诸如电阻器、电容器和电感器，及有源部件，诸如PFET、NFET、FinFET、MOSFET、CMOS晶体管、双极晶体管、高压晶体管、高频晶体管，其它存储单元及其组合。
参考图1，半导体器件100包含不同的器件区。尤其是其包含P型器件区101P和N型器件区101N。器件区101P被适当地配置为用于形成PFET并且器件区101N被适当地配置为用于形成NFET。不同器件区形成在公用衬底102中和上。隔离结构104设置在衬底102的上方。不同的鳍从衬底102延伸并穿过隔离结构104。不同的鳍包含用于形成PFET的两个P型鳍106p和用于形成NFET的两个N型鳍106n。虽然未在图1中示出，每个鳍106p和106n都包含沟道区及夹住所述沟道区的两个S/D区。图1示出了切割穿过S/D区的器件100的剖面图。
仍然参考图1，半导体器件100分别在鳍106p和106n的S/D区的上方进一步包含突起的S/D部件116和122。在实施例中，S/D部件116包含p型掺杂的硅锗，及S/D部件122包含n型掺杂的硅。每个S/D部件116都包含上部116U及下部116L。每个S/D部件122都包含上部122U及下部122L。在实施例中，下部116L和122L部分地位于隔离结构104中和部分地位于隔离结构104上。从顶部看，上部116U和122U有比各自的下部116L和122L具有更大的区域以提供减少的S/D接触电阻。在该实施例中，上部116U彼此隔离。上部122U合并为具有弯曲顶面124的较大的S/D部件123。在该剖面图中，弯曲顶面124在靠近其中心处有倾角。当S/D接触件共形沉积于S/D部件123上方时，弯曲顶面124提供大的接触件面积，以用于进一步降低S/D接触电阻。
仍然参考图1，半导体器件100进一步包含介电层110，其设置于隔离结构104上方且邻近鳍106p和106n的S/D区。介电层110环绕着S/D的下部116L和122L。在实施例中，在形成S/D部件116和122后，半导体器件100经历了替换栅极工艺。替换栅极工艺可能导致金属材料泄漏至合并式S/D部件123下方的空间。在这种情况下，介电层110保护S/D部件122免受金属材料的污染。此外，在制造过程中，介电层110的高度可用来调整S/D部件116和122的高度和尺寸。在实施例中，介电层110包括氮化物，诸如氮化硅、氮氧化硅，或氮碳化硅。
图2示出根据本发明的各个方面形成半导体器件100的实施例的方法200的框图。方法200是一个实例，并不旨在将本发明限制为超出权利要求书中明确列举的。在方法200之前、之中及之后可提供额外操作，且对于该方法的额外的实施例，所描述的一些操作可被替换、消除，或重排。根据一些实施例，以下结合图3-9来描述方法200，图3-9是半导体器件100的透视图和剖视图。
在操作202中，方法200(图2)接收半导体器件100(图3)的前体。为方便论述，半导体器件100的前体也可指半导体器件100，或简单来说，器件100。参考图3，器件100包含衬底102，各种结构形成于衬底102中及衬底102上。在本实施例中，衬底102是硅衬底。或者，在一些实施例中，衬底102可能其他元素半导体，诸如硅；化合物半导体包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或者它们的组合。在另一可选实施例中，衬底102包含绝缘体上半导体(SOI)，诸如掩埋介电层。衬底102包含有源区，诸如用于形成有源器件的p阱和n阱。
仍然参考图3，两个鳍(或突起部分)106p在P型器件区101P中从衬底102延伸，且两个鳍106n在N型器件区101N中从衬底102延伸。鳍106p及106n分别适合形成P型和N型FinFET。在所示的实施例中，每个鳍106p和106n都是拉长的突起部分且在“y”方向上纵向定向。两个鳍106p并排设置，且两个鳍106n并排设置。通过设置在衬底102上方的隔离结构104，四个鳍106p及106n彼此分离。
使用包含光刻和蚀刻工艺的合适的工艺，以制造鳍106p及106n。光刻工艺可能包含在衬底102上面形成的光刻胶层(抗蚀剂)，暴露光刻胶至图案，执行曝光后烘烤工艺，并显影该光刻胶以形成包含光刻胶的掩蔽元件。掩蔽元件之后用来在衬底102内蚀刻凹槽，将鳍106p和106n留在衬底102上。蚀刻工艺可包含干蚀刻、湿蚀刻、反应离子蚀刻(RIE)，和/或其它合适的工艺。例如，干蚀刻工艺可能通过含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3，和/或C2F6)，含氯气体(例如，Cl2、CHCl3、CCl4，和/或BCl3)，含溴气体(例如，HBr和/或CHBR3)，及含碘气体，其它合适的气体和/或等离子体，和/或其中的组合实现。例如，湿蚀刻工艺可能包括在稀氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨；含有氢氟酸(HF)、硝酸(HNO3)和/或醋酸(CH3COOH)的溶液，或其他合适的湿蚀刻剂中的蚀刻。在实施例中，鳍106p和106n可能包含外延的半导体层。
隔离结构104可能由氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(FSG)，低k介电材料，和/或其它合适的绝缘材料形成。在实施例中，隔离结构104的形成工艺如下：在衬底102中蚀刻沟槽(例如，如以上所讨论的鳍形成工艺的一部分)，用隔离材料填充沟槽，执行化学机械平坦化(CMP)工艺，以及使绝缘材料凹进，以暴露鳍106p和106n。其它隔离结构，诸如场氧化物，硅的局部氧化(LOCOS)，和/或其他合适的结构，是可能的。隔离结构104可能包含多层结构，例如，具有一个或多个热氧化物衬垫层。
仍然参考图3，器件100进一步包含两个栅极堆叠件108p和108n,其设置在隔离结构104上方。栅极堆叠件108p与其沟道区中的鳍106p接合,且横跨其宽度(沿“X”方向)。因此，鳍106p的两个S/D区设置于栅极堆叠件108p的相对侧上。同样地，栅极堆叠件108n与其沟道区中的鳍106n接合。栅极堆叠件108p和108n可能各自都包含栅极介电层、栅电极层，以及一个或多个附加层。在实施例中，栅极堆叠件108p和108n是牺牲栅极结构(或伪栅极)，即，最终栅极堆叠件的占位控件。
图4示出了沿图3中的“1-1”和“2-2”线截取的器件100的剖视图。具体而言，“1-1”和“2-2”线各自在“X-Z”平面中切割穿过鳍106p和106n的S/D区。参考图4，在示出的实施例中，每个鳍106p和106n都有剖面图，从其底部(在衬底102上)向其顶部(远离衬底102)逐渐变细。以下说明中，图5A、6、7、8和9示出了与图4相同的剖面图中的器件100。
在操作204中，所述方法200(图2)在在各自的S/D区中的鳍106p和106n的侧壁上形成介电层110。参考图5A，介电层110可能包含单层或多层结构，并可能由介电材料组成，诸如氮化硅(SiN)或氮氧化硅。介电层110可能由化学气相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)、热沉积，或其它合适的方法形成。在本实施例中，介电层110也设置于栅极堆叠件108p和108n的侧壁上，如图5B所示，其示出了沿图3中的“3-3”线截取的器件100的剖视图。在实施例中，操作204包含沉积工艺以及之后的蚀刻工艺。例如，它将介电材料沉积在器件100的上方，作为毯式层，从而覆盖隔离结构104、鳍106p和106n以及栅极堆叠件108p和108n。然后，它执行各向异性蚀刻工艺以从隔离结构104、鳍106p和106n，及栅极堆叠件108p和108n的顶面去除部分介电材料，在鳍106p和106n以及栅极堆叠件108p和108n的侧壁上留下介电材料的剩余部分作为介电层110。
在操作206中，方法200(图2)选择性地蚀刻鳍106p的S/D区，以在其中形成沟槽(或凹槽)114。参考图6，当掩蔽元件112覆盖器件区101N时，蚀刻鳍106p。掩蔽元件112可由一个或多个光刻工艺及蚀刻工艺形成。可通过干蚀刻工艺、湿蚀刻工艺，或其它蚀刻技术蚀刻鳍106p。蚀刻工艺被选择性地调整为去除鳍106p的材料，同时仍使栅极叠层件108p、介电层110和隔离结构104基本保持不变。在本实施例中，鳍106p的S/D区被凹进至低于隔离结构104的顶面的层级处。鳍106p的沟道区，被栅极108p(图3)覆盖，不被操作206蚀刻。操作206形成四个沟槽114，其中，在栅极堆叠件108p的每侧上各两个。每个沟槽114都有逐渐变细的剖面图(在“x-z”平面中)，其底部的开口比其顶部更大。虽然未出现，从顶部看，每个沟槽114都有矩形(在“x-y”平面中)。执行蚀刻工艺之后，可能会执行清洗工艺，其使用氢氟酸(HF)溶液、稀释的HF溶液，或其它合适的清洗液以清洗沟槽114。
在操作208中，方法200(图2)在四个沟槽114中生长四个P型掺杂的S/D部件116，在每个沟槽中各生长一个。参考图7，S/D部件116包含下部116L和在下部116L上方的上部116U。下部116L填充沟槽114，从而符合沟槽114的形状(图6)。上部116U在介电层110之上，且横向、向上延伸。在此实施例中，上部116U在“X-Z”平面中有大致菱形。四个S/D部件116U不融合(即其彼此相互分离)。在另一实施例中，在栅极堆叠件108(图3)的同侧上的两个S/D部件116U融合为一个更大的S/D部件。可以通过两个沟槽114(图6)之间的空间、介电层110的高度、S/D部件116的结晶面和S/D部件116的生长速度和生长时间来控制S/D部件116是否融合。在实施例中，S/D部件116包含由一个或多个外延生长工艺形成的硅锗(SiGe)。外延生长工艺可以是低压化学气相沉积(PECVD)工艺或选择性外延生长(SEG)工艺。此外，一个或多个外延生长工艺可能用诸如硼或铟的P型掺杂剂原位掺杂所生长的SiGe，以形成用于P型器件的掺杂的SiGe部件。
在操作210中，方法200(图2)选择性地蚀刻鳍106n的S/D区，以在其中形成沟槽(或凹槽)118。参考图8，从器件区101N将掩蔽元件112去除。在器件区101P上方形成另一个掩蔽元件120，从而覆盖其上的不同的部件。之后，使用蚀刻工艺蚀刻鳍106n，该蚀刻工艺被选择性地调整为去除鳍106n的材料，同时使栅极堆叠件108n(图3)，介电层110，及隔离结构104基本保持不变。如本实施例所示，将鳍106n的S/D区凹进至低于隔离结构104的顶面的层级处。鳍106n的沟道区，被栅极堆叠件108n(图3)覆盖，不被操作210蚀刻。蚀刻工艺可能是干蚀刻工艺、湿蚀刻工艺，或其它蚀刻技术。操作210形成四个沟槽118，在每个栅极堆叠件108n的每侧上各两个。每个沟槽118都有逐渐变细的剖面轮廓(在“x-z”平面上)，其底部的开口比其顶部更大。虽然未出现，从顶部看，每个沟槽118都有矩形(在“x-y”平面上)。执行蚀刻工艺之后，可能会执行清洗工艺，其使用氢氟酸(HF)溶液、稀释的HF溶液，或其它合适的清洗液以清洗沟槽118。
在操作212中，方法200(图2)在四个沟槽118中生长四个N型掺杂的S/D部件122，在每个沟槽中各生长一个。参考图9，每个S/D部件122都包含下部122L和在下部122L上方的上部122U。下部122L填充沟槽118，从而符合沟槽118的形状(图8)。上部122U在介电层110之上，且横向、向上延伸。在此实施例中，上部122U在“X-Z”平面上有大致菱形。更进一步，在栅极堆叠件108n(图3)同侧上的每两个上部122U上合并为合并式的S/D部件123。S/D部件122的合并可由在沟槽118(图8)之间的空间，介电层110的高度、S/D部件122的结晶面和S/D部件122的生长速度和生长时间所控制。在该实施例中，需要S/D部件122的合并，因为其为S/D接触件形成提供了更大的表面积，从而降低了S/D接触件电阻。更进一步，控制S/D部件122的生长时间，从而使得合并式S/D部件123提供为具有弯曲的顶面124。如果S/D部件122过度生长，则合并式S/D部件123可能设有平坦顶面。弯曲顶面124为S/D接触件形成提供比由平坦顶面提供的更大的表面积。图10A,10B和10C说明了合并式S/D部件123的一些实施例。
参考图10A，弯曲顶面124包含在合并式S/D部件123中心的倾角。在此实施例中，合并式S/D部件123的中心是沿着“y”方向的中心线，平行于菱形S/D部件122U的脊线。参考图10B和10C，弯曲顶面124包含靠近两个上部122U的中心的倾角，其可能是规则或不规则形状。在此实施例中，倾角深度，“D”，在5纳米(nm)到20纳米之间，并且倾角的宽度，“W”，在10纳米到50纳米之间。如上讨论，在外延生长工艺中，倾角(D和W)的尺寸可能被控制。
在实施例中，S/D部件122包含由一个或多个外延生长工艺形成的硅。外延生长工艺可能是低压化学气相沉积(PECVD)工艺或选择性外延生长(SEG)工艺。更进一步，一个或多个外延生长工艺可用诸如硼或砷或其组合的N型掺杂剂原位掺杂生长的硅，以形成用于N型器件的掺杂的硅部件。
在操作214中，方法200(图2)继续进行其它步骤以完成器件100的制造。在一实例中，方法200通过使用不同的蚀刻和沉积工艺，在S/D部件116和123上方，形成S/D接触件(或插塞)。例如，方法200通过使用蚀刻工艺或剥离工艺去除掩蔽元件120(图9)。然后其沉积蚀刻停止层，从而覆盖栅极堆叠件108p和108n、S/D部件116和122，及隔离结构104。在实施例中，蚀刻停止层可以包括氮化硅，且可通过使用ALD、CVD或其它合适的方法沉积。然后方法200通过使用PECVD、可流动CVD，或其它合适的方法在蚀刻停止层上方沉积层间介电(ILD)层。ILD层可能包含材料，诸如原硅酸四乙酯氧化物、未掺杂的硅酸盐玻璃，或掺杂的氧化硅，诸如硼磷硅酸盐玻璃、熔融石英玻璃、磷硅酸盐玻璃、硼掺杂的硅玻璃，和/或其他合适的介电材料。然后，方法200可能继续穿过ILD层和蚀刻停止层蚀刻接触孔，以暴露S/D部件116和123的顶面。方法200之后在接触孔中形成S/D接触件。S/D接触件可能包括钨(W)、钴(Co)、铜(Cu)，或任何其它元素金属、金属氮化物，或其组合，并且可以通过CVD、PVD、镀，和/或其它适合的方法形成。由于弯曲的顶面124，合并式S/D部件123为S/D接触件有利地提供了大的表面积。在实施例中，方法200可能在S/D接触件和S/D部件116和123之间形成硅化或锗硅化部件。
在一实施例中，其中的栅极堆叠件108p和108n是最终栅极堆叠件的占位控件(伪栅极)时，方法200还执行替换栅极工艺，用各自的最终栅极堆叠件替换栅极堆叠件108p和108n。替换栅极工艺可能包含蚀刻和去除栅极堆叠件108p和108n，且沉积金属栅极层，其接合鳍106p和106n的沟道区。在一实例中，金属栅极包含界面层、栅极介电层、功函金属层和金属填充层。界面层可能包括介电材料，诸如氧化硅(SiO2)或氮氧化硅(SiON)，且可以通过化学氧化、热氧化、ALD、CVD，和/或其它合适的技术来形成。栅极介电层可能包括高k介电层，诸如氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)，其它合适的金属氧化物或其组合。栅极介电层可能由ALD和/或其它合适的方法形成。功函金属层可能是p型或n型功函层。p型功函层可以包括氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)，或其组合。n型功函层可以包括钛(Ti)、铝(Al)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)，或其组合。功函金属层可能包含多个层，并且可以通过CVD、PVD，和/或其他合适的工艺来沉积。金属填充层可以包含铝(Al)、钨(W)、钴(Co)、铜(Cu)，和/或其他合适的材料。金属填充层可由CVD、PVD、电镀和/或其它合适的工艺形成。在替换栅极工艺的不同蚀刻、清洗和沉积操作中，在栅极堆叠件108p和108n(图5B)的脚部，介电层110可能被过度蚀刻，导致最终栅极堆叠件的金属材料泄漏至S/D区内。在本实施例中，在S/D部件116和122侧壁上的介电层110保护各自S/D部件免受泄漏的金属材料的污染。
尽管非意欲进行限制，本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，外延部件可以在P型和/或N型器件区选择性生长且可以选择性合并为具有弯曲顶面的更大的S/D外延部件。弯曲顶面为S/D接触件形成提供更大的表面积，从而降低S/D接触件电阻。此外，外延部件在其底部处被介电层环绕。介电层保护外延部件免受金属挤出的潜在污染。更进一步，本发明的实施例可以被集成到现有的制造流程。
在一个示例性方面中，本发明涉及一种形成半导体器件的方法。该方法包含提供前体。前体包含衬底；衬底上方的隔离结构；及两个鳍，其从衬底延伸并通过隔离结构。两个鳍并排设置。两个鳍各自都有沟道区和夹住沟道区的两个源极/漏极(S/D)区。前体进一步包含栅极堆叠件，其位于隔离结构的上方并且与所述两个鳍的沟道区接合；方法进一步包含在所述两个鳍的S/D区的侧壁上形成介电层；蚀刻两个鳍的S/D区，从而形成四个沟槽；及在四个沟槽中分别形成四个S/D部件。四个S/D部件各自都包含下部和位于下部上方的上部。四个S/D部件的下部至少部分地被介电层环绕。四个S/D部件的上部合并为两个合并式S/D部件，其中在栅极堆叠件的每侧各具有一个合并式S/D部件。两个合并式S/D部件各自都有弯曲顶面。
在另一个示例性方面中，本发明涉及一种形成半导体器件的方法。该方法包含提供前体。前体包含衬底、位于衬底上方的隔离结构；位于半导体器件的P型区的两个第一鳍；及位于半导体器件的N型区的两个第二鳍。两个第一鳍和两个第二鳍从衬底延伸并穿过隔离结构。两个第一鳍并排设置，两个第二鳍并排设置，且两个第一鳍和两个第二鳍的每个都有沟道区和夹住沟道区的两个源极/漏极(S/D)区。前体还包含第一和第二栅极堆叠件，其位于隔离结构的上方，其中，第一栅极堆叠件与两个第一鳍的沟道区接合，且第二栅极堆叠件与所述两个第二鳍的沟道区接合。该方法进一步包含在第一和第二栅极堆叠件的侧壁上及两个第一鳍和两个第二鳍的S/D区的侧壁上形成介电层。该方法进一步包含蚀刻两个第一鳍的S/D区，以形成四个第一沟槽，且分别在四个第一沟槽上形成四个第一S/D部件。该方法进一步包含蚀刻两个第二鳍的S/D区，以形成四个第二沟槽，且分别在四个第二沟槽中生长四个第二S/D部件。四个第一S/D部件和四个第二S/D部件各自都包含下部和位于下部上方的上部。四个第一S/D部件和四个第二S/D部件的下部至少部分地被介电层围绕。四个第二S/D部件的上部合并为两个合并式第二S/D部件，在第二栅极堆叠件的每侧上各具有一个合并式第二S/D部件。两个合并式第二S/D部件的每个都有弯曲顶面。
在另一个示例性方面，本发明涉及半导体器件。半导体器件包含衬底、位于衬底上方的隔离结构；位于半导体器件的P型区中的两个第一鳍；及位于半导体器件的N型区中的两个第二鳍。两个第一鳍和两个第二鳍从衬底延伸并穿过隔离结构。两个第一鳍并排设置，两个第二鳍并排设置，且两个第一鳍和两个第二鳍的每个都有沟道区和夹住沟道区的两个源极/漏极(S/D)区。半导体器件进一步包括第一和第二栅极堆叠件，其位于隔离结构上方。第一栅极堆叠件与两个第一鳍的沟道区接合。第二栅极堆叠件与两个第二鳍的沟道区接合。半导体器件进一步包括介电层，其设置于隔离结构上方并且邻近两个第一鳍和两个第二鳍的S/D区。半导体器件进一步包括四个第一S/D部件，其位于两个第一鳍的S/D区的上方；及四个第二S/D部件，其位于两个第二鳍的S/D区的上方。四个第一S/D部件和四个第二S/D部件各自都包含下部和位于下部上方的上部。四个第一S/D部件和四个第二S/D部件的下部至少部分地被介电层围绕。四个第二S/D部件的上部合并为两个合并式第二S/D部件，在第二栅极堆叠件的每侧各具有一个合并式第二S/D部件。两个合并式第二S/D部件的每个都有弯曲顶面。
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：提供前体，其中，所述前体包含：衬底；隔离结构，位于所述衬底上方；两个鳍，从所述衬底延伸并穿过所述隔离结构，所述两个鳍并排设置，所述两个鳍的每个都具有沟道区和夹住所述沟道区的两个源极/漏极(S/D)区；以及栅极堆叠件，位于所述隔离结构的上方并且与所述两个鳍的沟道区接合；在所述两个鳍的S/D区的侧壁上形成介电层；蚀刻所述两个鳍的所述S/D区，从而形成四个沟槽；以及分别在所述四个沟槽中生长四个S/D部件，其中：所述四个S/D部件的每个都包含下部和在所述下部上方的上部；所述四个S/D部件的下部至少部分地被所述介电层环绕；所述四个S/D部件的上部合并为两个合并式S/D部件，其中，在所述栅极堆叠件的每侧上各具有一个合并式S/D部件；并且所述两个合并式S/D部件的每个都具有弯曲顶面。
在上述方法中，所述四个S/D部件的每个都包含n型掺杂的硅。
在上述方法中，还包括：形成两个接触件，其中，在所述两个合并式S/D部件的每个上方各具有一个接触件。
在上述方法中，所述栅极堆叠件是伪栅极，还包括：用最终的栅极堆叠件代替所述栅极堆叠件。
在上述方法中，形成所述介电层包含：沉积介电材料，从而覆盖所述栅极堆叠件、所述两个鳍和所述隔离结构；以及对所述介电材料执行各向异性蚀刻工艺以从所述栅极堆叠件、所述两个鳍和所述隔离结构的每个的顶面去除所述介电材料。
在上述方法中，所述弯曲顶面在靠近所述弯曲顶面的中心处具有倾角。
在上述方法中，所述倾角具有从所述倾角的顶部到所述倾角的底部的逐渐变细的截面轮廓。
在上述方法中，所述四个S/D部件的每个所述下部都有朝向各自的上部的逐渐变细的截面轮廓。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：提供前体，其中，所述前体包含：衬底；隔离结构，位于所述衬底上方；两个第一鳍，位于所述半导体器件的P型区；两个第二鳍，位于所述半导体器件的N型区，其中，所述两个第一鳍和所述两个第二鳍从所述衬底延伸并穿过所述隔离结构，所述两个第一鳍并排设置，所述两个第二鳍并排设置，并且所述两个第一鳍和所述两个第二鳍的每个都具有沟道区和夹住所述沟道区的两个源极/漏极(S/D)区；以及第一栅极堆叠件和第二栅极堆叠件，位于所述隔离结构的上方，所述第一栅极堆叠件与所述两个第一鳍的所述沟道区接合，所述第二栅极堆叠件与所述两个第二鳍的所述沟道区接合；在所述第一栅极堆叠件和第二栅极堆叠件的侧壁上及在所述两个第一鳍和所述两个第二鳍的S/D区的侧壁上形成介电层；蚀刻所述两个第一鳍的S/D区，从而形成四个第一沟槽；分别在所述四个第一沟槽中生长四个第一S/D部件；蚀刻所述两个第二鳍的S/D区，从而形成四个第二沟槽；以及分别在所述四个第二沟槽中生长四个第二S/D部件；其中：所述四个第一S/D部件和所述四个第二S/D部件各自都包含下部和位于所述下部上方的上部；所述四个第一S/D部件和所述四个第二S/D部件的下部至少部分地被所述介电层环绕；所述四个第二S/D部件的上部合并为两个合并式第二S/D部件，在所述第二栅极堆叠件的每侧上各具有一个合并式第二S/D部件；以及所述两个合并式第二S/D部件的每个都具有弯曲顶面。
在上述方法中，所述四个第一S/D部件的上部不合并。
在上述方法中，所述弯曲顶面在靠近所述弯曲顶面的中心线处具有倾角。
在上述方法中，所述倾角具有从所述倾角的顶部到所述倾角的底部的逐渐变细的截面轮廓。
在上述方法中，所述四个第一S/D部件和四个第二S/D部件的下部各自具有朝向各自的上部逐渐变细的截面轮廓。
在上述方法中，从顶部看，所述上部各自具有比相应的下部更大的区域。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：衬底；隔离结构，位于所述衬底上方；两个第一鳍，位于所述半导体器件的P型区；两个第二鳍，位于所述半导体器件的N型区，其中，所述两个第一鳍和所述两个第二鳍从所述衬底延伸并穿过所述隔离结构，所述两个第一鳍并排设置，所述两个第二鳍并排设置，并且所述两个第一鳍和所述两个第二鳍的每个都有沟道区和夹住所述沟道区的两个源极/漏极(S/D)区；第一栅极堆叠件和第二栅极堆叠件，位于所述隔离结构的上方，所述第一栅极堆叠件与所述两个第一鳍的所述沟道区接合，所述第二栅极堆叠件与所述两个第二鳍的所述沟道区接合；介电层，设置于所述隔离结构的上方并且邻近所述两个第一鳍和所述两个第二鳍的S/D区；四个第一S/D部件，位于所述两个第一鳍的S/D区的上方；以及四个第二S/D部件，位于所述两个第二鳍的S/D区的上方，其中：所述四个第一S/D部件和所述四个第二S/D部件各自都包含下部和位于所述下部上方的上部；所述四个第一S/D部件和所述四个第二S/D部件的下部至少部分地被所述介电层环绕；所述四个第二S/D部件的上部合并为两个合并式第二S/D部件，在所述第二栅极堆叠件的每侧上各具有一个合并式第二S/D部件；并且所述两个合并式第二S/D部件的每个都有弯曲顶面。
在上述半导体器件中，所述四个第一S/D部件的上部彼此分离。
在上述半导体器件中，所述弯曲顶面在靠近所述弯曲顶面的中心处具有倾角。
在上述半导体器件中，所述倾角具有在从5纳米(nm)到20nm的范围内的深度和在10nm到50nm之间的顶部开口。
在上述半导体器件中，所述四个第一S/D部件和所述四个第二S/D部件的下部各自都有朝向相应的上部逐渐变细的截面轮廓；以及从顶部看，所述上部各自都有比相应的下部更大的区域。
在上述半导体器件中，所述四个第二S/D部件各自都包含n型掺杂的硅；以及所述四个第一S/D部件各自都包含p型掺杂的硅锗。
上述内容概述了几个实施例的特征，从而使得本领域普通技术人员可更好地了解本发明的各方面。本领域普通技术人员应理解，其可以轻松地将本发明作为基础，用于设计或修改其他工艺或结构，从而达成与本文实施例所介绍的相同目的和/或实现相同的优点。本领域普通技术人员还应认识到，这种等效结构并不背离本发明的精神和范围，并且其可以进行各种更改、替换和变更而不背离本发明的精神和范围。

Claims (10)

1.一种形成半导体器件的方法，包括：
提供前体，其中，所述前体包含：
衬底；
隔离结构，位于所述衬底上方；
两个鳍，从所述衬底延伸并穿过所述隔离结构，所述两个鳍并排设置，所述两个鳍的每个都具有沟道区和夹住所述沟道区的两个源极/漏极(S/D)区；以及
栅极堆叠件，位于所述隔离结构的上方并且与所述两个鳍的沟道区接合；
在所述两个鳍的S/D区的侧壁上形成介电层；
蚀刻所述两个鳍的所述S/D区，从而形成四个沟槽；以及
分别在所述四个沟槽中生长四个S/D部件，
其中：
所述四个S/D部件的每个都包含下部和在所述下部上方的上部；
所述四个S/D部件的下部至少部分地被所述介电层环绕；
所述四个S/D部件的上部合并为两个合并式S/D部件，其中，在所述栅极堆叠件的每侧上各具有一个合并式S/D部件；并且
所述两个合并式S/D部件的每个都具有弯曲顶面。
2.根据权利要求1所述的方法，其中，所述四个S/D部件的每个都包含n型掺杂的硅。
3.根据权利要求1所述的方法，还包括：
形成两个接触件，其中，在所述两个合并式S/D部件的每个上方各具有一个接触件。
4.根据权利要求1所述的方法，其中，所述栅极堆叠件是伪栅极，还包括：
用最终的栅极堆叠件代替所述栅极堆叠件。
5.根据权利要求1所述的方法，其中，形成所述介电层包含：
沉积介电材料，从而覆盖所述栅极堆叠件、所述两个鳍和所述隔离结构；以及
对所述介电材料执行各向异性蚀刻工艺以从所述栅极堆叠件、所述两个鳍和所述隔离结构的每个的顶面去除所述介电材料。
6.根据权利要求1所述的方法，其中，所述弯曲顶面在靠近所述弯曲顶面的中心处具有倾角。
7.根据权利要求6所述的方法，其中，所述倾角具有从所述倾角的顶部到所述倾角的底部的逐渐变细的截面轮廓。
8.根据权利要求1所述的方法，其中，所述四个S/D部件的每个所述下部都有朝向各自的上部的逐渐变细的截面轮廓。
9.一种形成半导体器件的方法，包括：
提供前体，其中，所述前体包含：
衬底；
隔离结构，位于所述衬底上方；
两个第一鳍，位于所述半导体器件的P型区；
两个第二鳍，位于所述半导体器件的N型区，其中，所述两个第一鳍和所述两个第二鳍从所述衬底延伸并穿过所述隔离结构，所述两个第一鳍并排设置，所述两个第二鳍并排设置，并且所述两个第一鳍和所述两个第二鳍的每个都具有沟道区和夹住所述沟道区的两个源极/漏极(S/D)区；以及
第一栅极堆叠件和第二栅极堆叠件，位于所述隔离结构的上方，所述第一栅极堆叠件与所述两个第一鳍的所述沟道区接合，所述第二栅极堆叠件与所述两个第二鳍的所述沟道区接合；
在所述第一栅极堆叠件和第二栅极堆叠件的侧壁上及在所述两个第一鳍和所述两个第二鳍的S/D区的侧壁上形成介电层；
蚀刻所述两个第一鳍的S/D区，从而形成四个第一沟槽；
分别在所述四个第一沟槽中生长四个第一S/D部件；
蚀刻所述两个第二鳍的S/D区，从而形成四个第二沟槽；以及
分别在所述四个第二沟槽中生长四个第二S/D部件；其中：
所述四个第一S/D部件和所述四个第二S/D部件各自都包含下部和位于所述下部上方的上部；
所述四个第一S/D部件和所述四个第二S/D部件的下部至少部分地被所述介电层环绕；
所述四个第二S/D部件的上部合并为两个合并式第二S/D部件，在所述第二栅极堆叠件的每侧上各具有一个合并式第二S/D部件；以及
所述两个合并式第二S/D部件的每个都具有弯曲顶面。
10.一种半导体器件，包括：
衬底；
隔离结构，位于所述衬底上方；
两个第一鳍，位于所述半导体器件的P型区；
两个第二鳍，位于所述半导体器件的N型区，其中，所述两个第一鳍和所述两个第二鳍从所述衬底延伸并穿过所述隔离结构，所述两个第一鳍并排设置，所述两个第二鳍并排设置，并且所述两个第一鳍和所述两个第二鳍的每个都有沟道区和夹住所述沟道区的两个源极/漏极(S/D)区；
第一栅极堆叠件和第二栅极堆叠件，位于所述隔离结构的上方，所述第一栅极堆叠件与所述两个第一鳍的所述沟道区接合，所述第二栅极堆叠件与所述两个第二鳍的所述沟道区接合；
介电层，设置于所述隔离结构的上方并且邻近所述两个第一鳍和所述两个第二鳍的S/D区；
四个第一S/D部件，位于所述两个第一鳍的S/D区的上方；以及
四个第二S/D部件，位于所述两个第二鳍的S/D区的上方，
其中：
所述四个第一S/D部件和所述四个第二S/D部件各自都包含下部和位于所述下部上方的上部；
所述四个第一S/D部件和所述四个第二S/D部件的下部至少部分地被所述介电层环绕；
所述四个第二S/D部件的上部合并为两个合并式第二S/D部件，在所述第二栅极堆叠件的每侧上各具有一个合并式第二S/D部件；并且
所述两个合并式第二S/D部件的每个都有弯曲顶面。
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