CN109727868B - 鳍式场效应晶体管及其形成方法 - Google Patents

鳍式场效应晶体管及其形成方法 Download PDF

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Abstract

一种方法包括：在第一鳍的相对侧壁上形成第一间隔件，其中第一鳍突出到衬底之上；凹进第一鳍以在第一间隔件之间形成第一凹槽；使用烘烤工艺处理第一间隔件，其中，处理第一间隔件改变了第一间隔件的轮廓。该方法还包括在处理第一间隔件之后，在第一鳍的顶面上方外延生长第一半导体材料。本发明实施例涉及鳍式场效应晶体管及其形成方法。

Description

鳍式场效应晶体管及其形成方法
技术领域
本发明实施例涉及鳍式场效应晶体管及其形成方法。
背景技术
由于许多电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体产业已经经历了快速增长。在大多数情况下，集成密度的这种提高来自最小部件尺寸的不断减小，这允许将更多的组件集成到给定区域内。
鳍式场效应晶体管(FinFET)器件正普遍地用在集成电路中。FinFET器件具有三维结构，其中，该三维结构包括从衬底突出的半导体鳍。栅极结构包裹在半导体鳍周围，其中，该栅极结构配置为控制FinFET器件的导电沟道内的电荷载流子的流动。例如，在三栅极FinFET器件中，栅极结构包裹在半导体鳍的三侧周围，从而在半导体鳍的三侧上形成导电沟道。
发明内容
根据本发明的一些实施例，提供了一种形成鳍式场效应晶体管的方法，包括：在第一鳍的相对侧壁上形成第一间隔件，其中，所述第一鳍突出于衬底之上；凹进所述第一鳍以在所述第一间隔件之间形成第一凹槽；使用烘烤工艺处理所述第一间隔件，其中，处理所述第一间隔件改变了所述第一间隔件的轮廓；以及在处理所述第一间隔件之后，在所述第一鳍的顶面上方外延生长第一半导体材料。
根据本发明的另一些实施例，还提供了一种形成鳍式场效应晶体管的方法，包括：在第一鳍的相对侧壁上形成第一间隔件；在第二鳍的相对侧壁上形成第二间隔件；凹进所述第一鳍和所述第二鳍，其中，所述凹进在所述第一间隔件之间形成第一凹槽并且在所述第二间隔件之间形成第二凹槽；重新成形所述第一间隔件和所述第二间隔件；以及在所述第一凹槽和所述第二凹槽中生长外延材料。
根据本发明的又一些实施例，还提供了一种鳍式场效应晶体管(FinFET)器件，包括：第一鳍和第二鳍；第一间隔件，位于所述第一鳍的相对两侧上，其中，所述第一间隔件的内侧壁远离所述第一鳍的纵轴弯曲；第二间隔件，位于所述第二鳍的相对两侧上，其中，所述第二间隔件的内侧壁远离所述第二鳍的中心轴弯曲；以及半导体材料，位于所述第一间隔件之间并且位于所述第二间隔件之间，所述半导体材料从所述第一鳍连续延伸至所述第二鳍。附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出根据一些实施例的鳍式场效应晶体管(FinFET)的透视图。
图2至图5、图6A、图6B、图7A、图7B、图7C、图8A、图8B、图9至图14、图15A和图15B示出根据一些实施例的在各个制造阶段处的FinFET器件的各种图。
图16示出在一些实施例中用于形成半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
在形成FinFET器件的上下文中，并且特别地，在形成多鳍FinFET器件的外延源极/漏极区的上下文中讨论本发明的实施例。根据一些实施例，在外延生长源极/漏极材料之前，实施预烘烤工艺以重新成形位于每个鳍的相对侧上的间隔件。在一些实施例中，预烘烤工艺弯曲间隔件的内侧壁以促进外延源极/漏极材料的水平生长，并且因此，在多个鳍上方产生具有增加的体积的合并的源极/漏极区。在一些实施例中，合并的源极/漏极区的增加的体积允许与后续形成的源极/漏极接触插塞的可靠连接，降低了接触电阻，并且减少了在形成源极/漏极接触插塞期间蚀刻穿过源极/漏极区的可能性。
图1以透视图示出FinFET 30的实例。FinFET 30包括具有鳍64的衬底50。鳍64突出到设置在鳍64的相对侧上的相邻的隔离区62之上。栅极电介质66沿着鳍64的侧壁并且位于鳍64的顶面上方，并且栅极68位于栅极电介质66上方。源极/漏极区80位于栅极电介质66和栅极68的相对两侧上的鳍64中。图1还示出在后续图中使用的参考截面。截面B-B沿着FinFET 30的栅极68的纵轴延伸。截面A-A垂直于截面B-B并且沿着鳍64的纵轴，并且例如，在源极/漏极区80之间的电流流动的方向上。截面C-C平行于截面B-B并且跨越源极/漏极区80。为了简明，后续附图是指这些参考截面。
图2至图5、图6A、图6B、图7A、图7B、图7C、图8A、图8B、图9至图14、图15A和图15B示出根据一些实施例的在各个制造阶段处的FinFET器件100的各个图。除了多个鳍之外，FinFET器件100类似于图1中的FinFET 30。图2至图5示出沿着截面B-B的FinFET器件100的截面图。图6A和图6B分别示出沿着截面A-A和C-C的FinFET器件100的截面图。图7A示出沿着截面C-C的FinFET器件100的截面图，并且图7B和图7C示出各个实施例中的图7A中的FinFET器件100的间隔件的放大图。图8A和图8B分别示出沿着截面C-C和A-A的FinFET器件100的截面图。图9至图14和图15A示出沿着截面A-A的FinFET器件100的截面图，并且图15B示出沿着截面C-C的FinFET器件100的截面图。
图2示出衬底50的截面图。衬底50可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的诸如块状半导体、绝缘体上半导体(SOI)衬底等的半导体衬底。衬底50可以是诸如硅晶圆的晶圆。通常，SOI衬底包括形成在绝缘层上的半导体材料层。例如，绝缘层可为埋氧(BOX)层、氧化硅层等。在通常为硅衬底或玻璃衬底的衬底上提供绝缘层。还可以使用诸如多层衬底或梯度衬底的其他衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。
参考图3，使用例如光刻技术和蚀刻技术来图案化图2所示的衬底50。例如，在衬底50上方形成诸如衬垫氧化物层52和上面的衬垫氮化物层56的掩模层。衬垫氧化物层52可以是包括例如使用热氧化工艺形成的氧化硅的薄膜。衬垫氧化物层52可以用作衬底50和上面的衬垫氮化物层56之间的粘合层。在一些实施例中，衬垫氮化物层56由氮化硅、氮氧化硅、碳氮化硅等或它们的组合形成，并且可以使用低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)(作为实例)来形成。
可以使用光刻技术来图案化掩模层。通常，光刻技术利用沉积、照射(曝光)并显影光刻胶材料(未示出)以去除光刻胶材料的部分。剩余的光刻胶材料保护下面的材料(诸如在这个实例中的掩模层)免受诸如蚀刻的后续处理步骤的影响。如图3所示，在该实例中，使用光刻胶材料来图案化衬垫氧化物层52和衬垫氮化物层56以形成图案化的掩模58。
如图3所示，后续使用图案化的掩模58来图案化衬底50的暴露部分以形成沟槽61，从而在相邻的沟槽61之间限定半导体鳍64(例如，鳍64A和鳍64B)。在一些实施例中，通过使用例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合以在衬底50中蚀刻沟槽来形成半导体鳍64。蚀刻可以是各向异性的。在一些实施例中，沟槽61可以是彼此平行的条(从顶部看)，并且相对于彼此紧密地间隔开。在一些实施例中，沟槽61可以是连续的并且围绕半导体鳍64。尽管在图3和后续的图中示出两个鳍64，但是可以形成多于或少于两个鳍，从而用于FinFET器件100。
可以通过任何合适的方法来图案化鳍64。例如，可以使用一个或多个光刻工艺来图案化鳍64，该光刻工艺包括双重图案化工艺或多重图案化工艺。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺结合，从而允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或芯轴来图案化鳍。
图4示出在相邻的半导体鳍64之间形成绝缘材料以形成隔离区62。绝缘材料可以是诸如氧化硅的氧化物、氮化物等或它们的组合并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的CVD基材料沉积以及后固化以使其转化成诸如氧化物的另一材料)等或它们的组合形成。还可以使用其他绝缘材料和/或其他形成工艺。在示出的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料就可以实施退火工艺。诸如化学机械抛光(CMP)的平坦化工艺可以去除任何多余的绝缘材料并且形成共面的隔离区62的顶面和半导体鳍64的顶面(未示出)。还可以通过平坦化工艺去除图案化的掩模58(参见图3)。
在一些实施例中，隔离区62包括位于隔离区62和衬底50/半导体鳍64之间的界面处的例如垫氧化物的衬垫(未示出)。在一些实施例中，形成垫氧化物以减少衬底50和隔离区62之间的界面处的晶体缺陷。类似地，垫氧化物也可用于减少半导体鳍64和隔离区62之间的界面处的晶体缺陷。垫氧化物(例如，氧化硅)可以是通过衬底50的表面层的热氧化而形成的热氧化物，尽管还可以使用其他合适的方法来形成垫氧化物。
接下来，凹进隔离区62以形成浅沟槽隔离(STI)区62。凹进隔离区62，从而使得半导体鳍64的上部从相邻的STI区62之间突出。STI区62的顶面可以具有平坦的表面(如图所示)、凸表面、凹表面(诸如凹陷的)或它们的组合。通过适当的蚀刻，STI区62的顶面可以形成为平坦的、凸起的和/或凹入的。可以使用诸如对隔离区62的材料具有选择性的一种可接受的蚀刻工艺来凹进隔离区62。例如，可以使用化学氧化物去除，化学氧化物去除使用
Figure BDA0001597862760000061
蚀刻或应用材料SICONI工具或稀释的氢氟酸(dHF)。
图2至图4示出形成鳍64的实施例，但是可以在各种不同的工艺中形成鳍64。在一个实例中，可以在衬底的顶面上方形成介电层；可穿过介电层蚀刻沟槽；可在沟槽中外延生长同质外延结构；并且可以凹进介电层使得同质外延结构从介电层突出以形成鳍。在另一实例中，异质外延结构可以用于鳍。例如，可凹进半导体鳍，并且可以在其位置上外延生长与半导体鳍不同的材料。
还在另外的实例中，可在衬底的顶面上方形成介电层；可穿过介电层蚀刻沟槽；可使用与衬底不同的材料在沟槽中外延生长异质外延结构；并且可以凹进介电层，从而使得异质外延结构从介电层突出以形成鳍。
在外延生长同质外延结构或异质外延结构的一些实施例中，可在生长期间原位掺杂生长的材料，这可避免之前和之后的注入，尽管可同时使用原位和注入掺杂。此外，在NMOS区中外延生长与PMOS区中的材料不同的材料可能是有优势的。在各个实施例中，鳍可包括硅锗(SixGe1-x，其中x可在0和1之间)、碳化硅、纯或基本纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，形成III-V族化合物半导体的可使用的材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
图5示出在半导体鳍64上方形成伪栅极结构75。在一些实施例中，伪栅极结构75包括栅极电介质66和栅极68。可以在伪栅极结构75上方形成掩模70。为了形成伪栅极结构75，在半导体鳍64上形成介电层。介电层可以是例如，氧化硅、氮化硅、它们的多层等，并且可以根据可接受的技术沉积或热生长介电层。
在介电层上方形成栅极层，并且在栅极层上方形成掩模层。可在介电层上方沉积栅极层并且然后诸如通过CMP平坦化栅极层。可以在栅极层上方沉积掩模层。栅极层可以由例如，多晶硅形成，尽管还可以使用其他材料。例如，掩模层可以由氮化硅等形成。
在形成层(例如，介电层、栅极层和掩模层)之后，可以使用可接受的光刻和蚀刻技术图案化掩模层以形成掩模70。然后可以通过可接受的蚀刻技术将掩模70的图案转印至栅极层和介电层以分别形成栅极68和栅极电介质66。栅极68和栅极电介质66覆盖半导体鳍64的相应的沟道区。栅极68的纵向也可以基本上垂直于相应的半导体鳍64的纵向。
图6A示出沿着截面A-A(例如，沿着鳍64的纵轴)的FinFET器件100的进一步处理的截面图，图6B示出沿着截面C-C的图6A所示的FinFET器件100的截面图。
如图6A所示，在鳍64中形成轻掺杂的漏极(LDD)区65。可以通过等离子体掺杂工艺形成LDD区65。等离子体掺杂工艺可以将N型或P型杂质注入到鳍64中以形成LDD区65。例如，可以将诸如硼的P型杂质注入到鳍64中，以形成用于P型器件的LDD区65，并且可以将诸如磷的N型杂质注入到鳍64中，以形成N型器件的LDD区65。在一些实施例中，LDD区65邻接FinFET器件100的沟道区。LDD区65的部分可以延伸在栅极68下方并延伸至FinFET器件100的沟道区内。图6A示出LDD区65的非限制性实例。LDD区65的其他配置、形状和形成方法也是可能的，并且旨在完全包括在本发明的范围内。例如，可以在形成栅极隔离件87之后形成LDD区65。
仍然参考图6A，在形成LDD区65之后，在伪栅极结构75上形成栅极间隔件87。栅极间隔件87可以由诸如氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合的合适的材料形成，并且可以使用例如热氧化、CVD或其他合适的沉积工艺来形成。在一些实施例中，通过在FinFET器件100上方毯式沉积氮化物层，然后实施合适的蚀刻工艺(诸如各向异性蚀刻)以从伪栅极结构75的上表面和鳍64的上表面去除氮化物层来形成栅极间隔件87。在一些实施例中，保留氮化物层的沿着伪栅极结构75的侧壁的部分以形成栅极间隔件87。还可以保留氮化物层的沿着鳍64的侧壁的部分以形成鳍间隔件86(参见图6B)。在下面的讨论中，鳍间隔件86也可以称为间隔件。
图6B示出沿着截面C-C的FinFET器件100。如图6B所示，在STI区62上方并且在鳍64A和64B的相对侧壁上形成间隔件86。注意，因为LDD区65是所示实施例中的鳍64的掺杂区，所以本文的描述可以将LDD区65视为鳍64的部分。在一些实施例中，间隔件86的高度H1在从约5nm至约30nm的范围内，在间隔件86的上表面86U处测量的间隔件86的宽度W1在从约2nm至约5nm的范围内，并且在STI区62的上表面62U处测量的间隔件86的宽度W2在从约2nm至约8nm的范围内，尽管其他尺寸也是可能的。
现在参考图7A，其示出沿着截面C-C的FinFET器件100，通过诸如蚀刻工艺的合适的工艺凹进鳍64(例如，鳍64的LDD区65)。例如，可以使用对鳍64的材料(例如，LDD区65)具有蚀刻选择性的蚀刻剂来选择性地去除鳍64的顶部(例如，LDD区65的顶部)。作为另一实例，可以在FinFET器件100上方形成图案化的掩模层(例如，光刻胶，未示出)以暴露鳍64的位于栅极结构的相对侧上的部分，然后可以实施蚀刻处理(例如，各向异性蚀刻)以去除鳍64的顶部。然后可以通过例如灰化工艺或蚀刻工艺来去除图案化的掩模层。
在凹进工艺之后，鳍64的上表面65U(例如，LDD区65的顶面)低于间隔件86的上表面86U。在图7A的实例中，LDD区65的剩余部分的上表面65U与STI区62的上表面62U基本齐平。在其他实施例中，如图7A中虚线所示，LDD区65的剩余部分的上表面高于(参见65U')或低于(参见65U”)STI区62的上表面62U。作为凹进工艺的结果，在相应的间隔件86(例如，位于鳍64的相对侧壁上的间隔件)之间形成凹槽(或开口)。在间隔件86的上表面86U和LDD区65的剩余部分的上表面65U之间测量的凹槽的深度HR在从约30nm至约65nm的范围内。
在一些实施例中，在凹进工艺之后实施实施清洁工艺以在后续的外延生长工艺之前从鳍64去除氧化物，以形成源极/漏极区。可以使用诸如氢氟酸(HF)的合适的蚀刻剂来实施清洁工艺。
接下来，通过烘烤工艺处理隔离件86。在一些实施例中，烘烤工艺去除由先前工艺(例如，蚀刻和/或清洁工艺)留下的副产物或残余物(诸如氯(Cl)、氟(F)和/或碳(C))。在一些实施例中，烘烤工艺还去除位于例如鳍64上方的氧化物(例如，氧化硅)，以为后续的外延源极/漏极材料生长工艺作准备。
例如，根据一些实施例，使用包括分子氢(例如H2)的气体来实施烘烤工艺。在一些实施例中，在烘烤工艺中使用的气体(还可以称为烘烤气体)可以包括H2和一种或多种反应物气体的混合物。例如，在烘烤工艺中，H2和HCl的混合物，或H2、HCl和GeH4的混合物可以用作烘烤气体。烘烤气体中的HCl和/或GeH4可通过蚀刻少量的例如硅来帮助清洁例如鳍64的表面。在一些实施例中，利用供应到处理室中的烘烤气体，在处理室中实施烘烤工艺。诸如氮气、氩气、氦气等的载气可以用于将烘烤气体输送到处理室中。可以在从约650℃至约750℃的范围内(诸如680℃)的温度处实施烘烤工艺。处理室中的压力可以在从约10托至约80托的范围内。烘烤工艺可以实施预定的持续时间(诸如在约10秒和约90秒之间)。在示例性实施例中，烘烤工艺可以实施约30秒至约90秒的持续时间。在烘烤气体包括H2和HCl的混合物的实施例中，H2的流速在约3000标准立方厘米每分钟(sccm)和约10000sccm之间的范围内，并且HCl的流速在约50sccm和约500sccm之间的范围内。在烘烤气体包括H2、HCl和GeH4的混合物的实施例中，H2的流速在约3000sccm和约10000sccm之间的范围内，HCl的流速在约50sccm和约500sccm sccm之间的范围内，并且GeH4的流速在约50sccm和200sccm之间的范围内。
根据一些实施例，可以通过还原剂(例如H2)将位于鳍64上方的诸如氧化硅的天然氧化物还原成例如硅，并且可以通过烘烤工艺将还原工艺的诸如水的副产物蒸发并从处理室排出。也可以通过烘烤工艺去除来自先前的工艺步骤的诸如碳的副产物。描述去除碳的化学反应的化学方程式如下所示。
SiC+2H2→Si+CH4
在一些实施例中，烘烤工艺改变了间隔件86的轮廓。根据一些实施例，烘烤工艺重新成形间隔件86。如图7A所示，在烘烤工艺之后，间隔件86的内侧壁86S弯曲。例如，内侧壁86S或内侧壁86S的至少中间部分向外弯曲并远离鳍64的中心轴64C，其中，中心轴64C垂直于衬底50的上表面50U。特别地，由于烘烤工艺，在重新成形之后，相对的内侧壁86S的中间部分之间的距离增大。例如，在烘烤工艺之后，在间隔件86的上表面86U和下表面86L之间的中点处的测量的相应间隔件86的内侧壁86S之间的第一距离大于在烘烤工艺之前在中点处测量的内侧壁86S之间的第二距离。
图7B示出图7A中所示的间隔件86的放大图。如图7B所示，间隔件86在上表面86U处具有宽度W3并且在下表面86L处具有宽度W5。在图7B中，由于弯曲的内侧壁86S，间隔件86在点C处具有最小的宽度W4，其对应于内侧壁86S最远离线M-N延伸的点，其中线M-N是连接内侧壁86S的最高点M和内侧壁86S的最低点N的线。在一些实施例中，宽度W3在约2nm和约5nm之间，宽度W5在约2nm和9nm之间。宽度W4可以在约2nm和约5nm之间。间隔件86的高度H2可以在约5nm和约30nm之间。
在一些实施例中，线R1与线R2之间的角度α在约5度和约15度之间的范围内，其中R1是从内侧壁86S的最高点M至点C的线，并且R2是从点M朝向间隔件86的下表面86L的线，并且其中，R2垂直于衬底50的上表面50U(参见图7A)。根据隔离件86的形状，线R2可以与或可以不与线M-N重叠。上述尺寸仅为非限制性实例，间隔件86的其他尺寸也是可能的，并且旨在完全包括在本发明的范围内。
图7C示出烘烤工艺之后的间隔件86的另一实施例。如图7C所示，除了内侧壁86S之外，间隔件86的外侧壁86O也可以由于烘烤工艺而弯曲。在一些实施例中，调整诸如温度、烘烤气体的流速、压力和/或烘烤工艺的持续时间的烘烤工艺的条件，以实现用于间隔件86的外侧壁86O和/或内侧壁86S的特定的轮廓(例如，直的或弯曲的)。不受限于特定的理论，间隔件86的重新成形的量被认为可以确定间隔件86的外侧壁86O是弯曲的(如图7C所示)还是基本笔直的(如图7B所示)。例如，观察到在高温(例如，>680℃)下，烘烤工艺可能重新成形间隔件86，从而使得外侧壁86O弯曲。另外，烘烤工艺可以将间隔件86在上表面86U处的宽度减小至宽度W6。换言之，在烘烤工艺之后在上表面86U处测量的间隔件86的宽度W6小于在烘烤工艺之前在上表面86U处测量的间隔件86的宽度W1(参见图6B)。
仍然参考图7C，弯曲的内侧壁86S在点C处从线M-N延伸得最远，其中线M-N是连接内侧壁86S的最高点M和内侧壁86S的最低点N的线。在点C处测量的间隔件86的宽度是W7，并且在下表面处测量的间隔件的宽度是W8。在一些实施例中，W6小于W7，并且W7小于W8。在一些实施例中，线R1和线R2之间的角度α在约5度和约15度之间的范围内，其中R1是从内侧壁86S的最高点M至点C的线，并且R2是从点M朝向间隔件86的下表面86L的线，并且其中，R2垂直于衬底50的上表面50U(参见图7A)。根据隔离件86的形状，线R2可以与或可以不与线M-N重叠。
在一些实施例中，宽度W6在约2nm和约5nm之间，宽度W8在约2nm和10nm之间。宽度W7可以在约2nm和约7nm之间。间隔件86的高度H3可以在约5nm和约30nm之间。上述尺寸仅为非限制性实例，间隔件86的其他尺寸也是可能的，并且完全旨在包括在本发明的范围内。
在间隔件86的上表面处的弯曲的内侧壁86S和/或较窄的宽度W6(如果形成的话)有助于后续处理中的外延源极/漏极区80(参见图8A)的水平生长，并且因此，导致位于多个鳍64上方的合并的源极/漏极区80具有增加的体积。以下参考图8A讨论更多细节。在一些实施例中，合并的源极/漏极区80的体积的增加允许与后续形成的源极/漏极接触插塞102(参见图15B)的可靠连接，降低了接触电阻，并且减少了在形成源极/漏极接触插塞102期间，蚀刻穿过源极/漏极区80的可能性。
接下来，如图8A所示，使用诸如金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等或它们的组合等的合适的方法，通过在间隔件86之间的凹槽中外延生长材料来形成源极/漏极区80。图8B示出沿着截面A-A的图8A的FinFET器件100。
如图8A所示，外延源极/漏极区80填充间隔件86之间的凹槽，并且在间隔件86的上表面86U上方延伸。在所示实施例中，相邻的鳍64的源极/漏极区80合并以形成连接FinFET器件100的多个鳍64的连续的外延源极/漏极区80。
如图8A所示，源极/漏极区80包括弯曲的下表面80L。弯曲的下表面80L增加了源极/漏极区80的体积。弯曲的下表面80L也导致合并的源极/漏极区80具有增加的厚度(例如，D1和D2)。例如，在两个相邻的鳍64之间的中间测量的源极/漏极区80的厚度D2在从约15nm至约35nm的范围内。在一些实施例中，沿着鳍64的中心轴64C(参见图7A)测量的并且位于间隔件86上方的源极/漏极区80的厚度D1在从约25nm至约45nm的范围内。鳍间距P可以在从约25nm至约85nm的范围内。在各个实施例中，D1与D2的比率大于0.8，例如在约0.8和3之间，并且D2与鳍间距P的比率在约0.2和0.6之间的范围内。
仍然参考图8A，合并的源极/漏极区80包括基本平坦的倾斜的上表面(例如，80S)。倾斜的平坦上表面80S也可以称为源极/漏极区80的小切面。因此，在一些实施例中，合并的源极/漏极区80具有弯曲的下表面80L和倾斜的平坦上表面80S。另外，图8A还示出倾斜的平坦上表面80S之间的基本平坦的上表面(例如，80U)，其中上表面80U基本平行于衬底50的上表面50U。在一些实施例中，上表面80U具有弯曲的形状(例如，凹形弯曲的上表面，未示出)。
由于源极/漏极区80填充相应的间隔件86之间的凹槽，所以源极/漏极区80在间隔件86的下表面处具有宽度D5，在间隔件86的上表面处具有宽度D4，以及位于间隔件86的上表面和下表面之间(例如中间)的宽度D3。在所示实例中，D3大于D4和D5。在一些实施例中，D3在从约5nm至约30nm的范围内，D4在从约5nm至约25nm的范围内，并且D5在从约5nm至约25nm的范围内，尽管其他尺寸也是可能的。如图8A所示，线R1和线R2形成的角度α在约90度和约150度之间(例如，90°≤α≤150°)，其中，线R1和线R2开始于源极/漏极区80的下表面80L和间隔件86交叉(例如接触)的点处，并且其中，线R2垂直于衬底50的上表面50U，并且线R1与下表面80L相切。
在一些实施例中，所得到的FinFET器件100是n型FinFET，并且鳍64的源极/漏极区80包括碳化硅(SiC)、硅磷(SiP)、磷掺杂的硅碳(SiCP)等。在一些实施例中，所得到的FinFET器件100是p型FinFET，并且鳍64的源极/漏极区80包括SiGe和诸如硼或铟的p型杂质。
可以将掺杂剂注入外延源极/漏极区80，然后进行退火工艺以形成源极/漏极区80。源极/漏极区80可以具有从约1E19cm-3至约1E21cm-3的范围内的杂质(例如，掺杂剂)浓度。可以将诸如硼或铟的P型杂质注入到P型晶体管的源极/漏极区80中。可以将诸如磷或砷的N型杂质注入到N型晶体管的源极/漏极区80中。在一些实施例中，可在生长期间原位掺杂外延源极/漏极区。
在一些实施例中，源极/漏极区80的下部(例如，80的位于STI区62的上表面和间隔件86的上表面86U之间的部分)的组分不同于源极/漏极区80的上部(例如，80的位于间隔件86的上表面86U之上的部分)的组分。在示例性实施例中，源极/漏极区80的上部具有比源极/漏极区80的下部更高的掺杂剂浓度。作为实例，考虑其中FinFET器件是n型FinFET并且源极/漏极区80包括SiP的情况，用于源极/漏极区80的下部的P的浓度可以在约1E20/cm3和约1E21/cm3之间，并且用于源极/漏极区80的较高部分的P的浓度可以在约1E21/cm3和约5E21/cm3之间。作为另一实例，考虑FinFET器件是P型FinFET并且源极/漏极区80包括由硼(B)掺杂的SiGe的情况，用于源极/漏极区80的下部的B的浓度可以在约1E20/cm3和约5E20/cm3之间，并且用于源极/漏极区80的上部的B的浓度可以在约2E20/cm3和约1E21/cm3之间。此外，下部中的源极/漏极区80(例如，由B掺杂的SiGe)的Ge的原子百分比可以在约15％和约30％之间，并且上部中的源极/漏极区80的Ge的原子百分比可以在约30％和约60％之间。
接下来，如图9所示，在源极/漏极区80、鳍64和伪栅极结构75上方形成第一层间电介质(ILD)90。在一些实施例中，第一ILD 90由诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的介电材料形成，并且可以通过诸如CVD、PECVD或FCVD的任何合适的方法来沉积。可以实施诸如CMP工艺的平坦化工艺以去除掩模70，并且平坦化第一ILD90的顶面，从而使得第一ILD90的顶面与栅极68的顶面齐平。
接下来，后续实施示例性后栅工艺(有时称为替换栅极工艺)，以利用有源栅极和有源栅极介电材料替换栅极68和栅极电介质66。因此，栅极68和栅极电介质66认为是后栅工艺中的伪栅极结构。在下文中参考图10-图14、图15A和图15B描述示例性后栅工艺的细节。
现在参考图10，在(一个或多个)蚀刻步骤中去除栅极68和直接位于栅极68下方的栅极电介质66，从而在相应的栅极间隔件87之间形成凹槽(未示出)。每个凹槽暴露相应鳍64的沟道区。每个沟道区设置在相邻的一对外延源极/漏极区80之间。在伪栅极去除期间，当蚀刻伪栅极68时，伪栅极电介质66可以用作蚀刻停止层。然后可以在去除伪栅极68之后去除伪栅极电介质66。
接下来，形成栅极介电层96、阻挡层94、晶种层92和栅电极98以用于替换栅极97(参见图11)。可以在诸如鳍64的顶面和侧壁上以及栅极间隔件87的侧壁上以及第一ILD90的顶面上的凹槽中共形地沉积栅极介电层96。根据一些实施例，栅极介电层96包括氧化硅、氮化硅或它们的多层。在其他实施例中，栅极介电层96包括高k介电材料，并且在这些实施例中，栅极介电层96可以具有大于约7.0的k值并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐以及它们的组合。栅极介电层96的形成方法可以包括MBD、ALD、PECVD等或它们的组合。
接下来，在栅极介电层96上方共形地形成阻挡层94。阻挡层94可以包括诸如氮化钛的导电材料，尽管可以可选地利用诸如氮化钽、钛、钽等的其他材料。可以使用诸如等离子体增强CVD(PECVD)等的CVD工艺来形成阻挡层94。然而，可以可选地使用诸如溅射或金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)的其他可选工艺。
尽管在图10中未示出，可以在例如阻挡层94上方的替换栅极97中形成功函数层。例如，可以形成用于P型器件的P型功函数层，并且可以形成用于N型器件的N型功函数层。可以包括在栅极结构(例如，97)中的示例性P型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的P型功函数材料或它们的组合。可以包括在栅极结构中的示例性的N型功函数金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的N型功函数材料或它们的组合。功函数值与功函数层的材料组分相关联，并且因此选择功函数层的材料来调整其功函数值，从而在将要形成的器件中实现目标阈值电压Vt。可以通过CVD、物理气相沉积(PVD)和/或其他合适的工艺来沉积功函数层。
接下来，可以在阻挡层94(或者功函数层，如果形成)上方形成晶种层92。晶种层92可以包括铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)等或它们的组合，并且可以通过原子层沉积(ALD)、溅射、物理气相沉积(PVD)等来沉积。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。
接下来，栅电极98沉积在晶种层92上方，并填充凹槽的剩余部分。栅电极98可以由诸如TiN、TaN、TaC、Co、Ru、Al、它们的组合或它们的多层的含金属的材料制成，并且可以通过例如电镀、化学镀或其他合适的方法来形成。
接下来，如图11所示，在形成栅电极98之后，可以实施诸如CMP的平坦化工艺，以去除栅极介电层96、阻挡层94、功函数层(如果形成的话)、晶种层92以及栅电极98的材料的多余部分，其中，这些多余部分位于第一ILD 90的顶面上方。栅电极98、晶种层92、功函数层(如果形成的话)、阻挡层94和栅极介电层96的材料的所得到的剩余部分因此形成所得到的FinFET器件100的替换栅极97。
接下来，在图12中，在第一ILD 90上方沉积第二ILD 95。在实施例中，第二ILD 95是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 95由诸如PSG、BSG、BPSG、USG等的介电材料形成并且可以通过诸如CVD和PECVD的任何合适的方法来沉积。通过第一ILD 90和/或第二ILD 95形成用于接触插塞102(参见图15A)的接触开口91和93。例如，接触开口91形成为穿过第二ILD 95，并暴露替换栅极97，同时接触开口93形成为穿过第一ILD 90和第二ILD 95，并且暴露源极/漏极区80。
在先进的处理节点中，如图12所示，由于鳍高度与鳍间距的高比率，接触开口91/93可以形成为延伸到源极/漏极区80中，以确保后续形成的接触插塞和源极/漏极区80之间的良好的接触。作为实例，开口H4的深度可以在约15nm至约25nm之间的范围内。
接下来，在图13中，在源极/漏极区80上方形成硅化物区82，并且在硅化物区82和第二ILD 95上方形成阻挡层104。在一些实施例中，通过在源极/漏极区80上方沉积能够与半导体材料(例如硅、锗)反应以形成硅化物区或锗化物区的金属来形成硅化物区82。金属可以是镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或它们的合金。然后实施热退火工艺，从而使得沉积的金属与源极/漏极区80反应以形成硅化物区82。在热退火工艺之后，去除未反应的金属。
阻挡层104共形地形成在硅化物区82和第二ILD 95上方，并且内衬于接触开口91/93的侧壁和底部。阻挡层104可以包括诸如钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的导电材料，并且可以使用诸如等离子体增强CVD(PECVD)的CVD工艺来形成。然而，还可以使用诸如溅射或金属有机化学气相沉积(MOCVD)、物理气相沉积(PCD)、原子层沉积(ALD)的其他可选工艺。
接下来，在图14中，在阻挡层104上方形成晶种层109，并且在晶种层109上方形成导电材料110。晶种层109可以通过PVD、ALD或CVD来沉积，并且可以由钨、铜或铜合金形成，尽管可以可选地使用其他合适的方法和材料。
一旦已经形成晶种层109，就可以在晶种层109上形成导电材料110以填充接触开口91/93。导电材料110可以包括钨，尽管可以可选地使用诸如铝、铜、氮化钨、钌、银、金、铑、钼、镍、钴、镉、锌、这些的合金、它们的组合等的其他合适的材料。可以使用诸如PVD、CVD、ALD、镀(例如，电镀)和回流的任何合适的沉积方法来形成导电材料110。
接下来参考图15A，一旦已经填充接触开口91/93，则可以通过诸如CMP的平坦化工艺去除接触开口91/93外部的阻挡层104、晶种层109和导电材料110的多余部分，尽管可以使用任何合适的去除工艺。因此可以在接触开口91/93中形成接触插塞102。尽管在图15A中在相同的截面图中示出位于源极/漏极区80上方和替换栅极97上方的接触插塞102，但是在FinFET器件100中，接触插塞102可以处于不同的截面中。
图15B示出沿着截面C-C的图15A中的FinFET器件100。如之前所讨论的，在先进的处理节点中，接触开口并且因此接触插塞102可以延伸到源极/漏极区80中。当前公开的实施例产生具有例如D2的增加厚度的合并源极/漏极区80(参见图8A)。合并源极/漏极区80的增加厚度减小或消除了在形成接触开口91/93时过度蚀刻(例如，接触孔91/93变成源极/漏极区80中的通孔)的可能性。接触开口91/93的过度蚀刻可能导致没有适当地形成接触插塞102，或者接触插塞102延伸穿过源极/漏极区80，这可能导致较高的接触电阻和/或器件故障。因此，所公开的实施例避免了这些问题并提供了改进的产量和较好的器件性能。
图16示出根据一些实施例的形成半导体器件的方法的流程图。应当理解，图16中所示的实施例方法仅是许多可能的实施例方法的实例。本领域的普通技术人员将意识到许多变化、替代和修改。例如，可以添加、去除、替换、重新布置和重复图16所示的各个步骤。
参考图16，在步骤1010处，在第一鳍的相对侧壁上形成第一间隔件，其中，第一鳍突出到衬底之上。在步骤1020处，凹进第一鳍以在第一间隔件之间形成第一凹槽。在步骤1030处，使用烘烤工艺处理第一间隔件，其中，处理第一间隔件改变了第一间隔件的轮廓。在步骤1040处，在第一鳍的顶面上方外延生长第一半导体材料。
实施例可以实现优势。例如，烘烤工艺不仅从位于间隔件之间的凹槽去除了氧化物以促进外延源极/漏极材料的生长，而且还重新成形间隔件以促进外延源极/漏极材料的水平生长。结果，合并的外延源极/漏极区具有增大的体积和增加的厚度，这导致接触电阻降低，并且导致与后续形成的接触插塞更可靠地接触。较厚的源极/漏极区防止或减少了在形成接触开口时过度蚀刻的可能性，这又防止或减少了接触插塞不正确地形成或形成为穿过源极/漏极区的可能性，由此改善了器件性能并且提高产量。
在实施例中，一种方法包括：在第一鳍的相对侧壁上形成第一间隔件，其中第一鳍突出到衬底之上；凹进第一鳍以在第一间隔件之间形成第一凹槽；使用烘烤工艺处理第一间隔件，其中，处理第一间隔件改变了第一间隔件的轮廓；以及在处理第一间隔件之后，在第一鳍的顶面上方外延生长第一半导体材料。在实施例中，使用包括氢气的气体实施烘烤工艺。在实施例中，在约650℃和约750℃之间的范围内的温度下实施烘烤工艺。在实施例中，在约10托和约80托之间的范围内的压力下实施烘烤工艺。在实施例中，烘烤工艺可以实施在约10秒和约90秒之间的持续时间。在实施例中，处理第一间隔件以弯曲第一间隔件的内侧壁，从而使得在处理之后在位于第一间隔件的上表面和第一间隔件的底面之间的第一间隔件的内侧壁的中点处测量的第一间隔件的内侧壁之间的第一距离大于在处理之前再该中点处测量的第一间隔件的内侧壁之间的第二距离。在实施例中，处理第一间隔件进一步减小了在第一间隔件的顶面处测量的第一间隔件的宽度。在实施例中，烘烤工艺使用还原剂以还原第一凹槽中的氧化物，其中，该方法还包括在凹进第一鳍之后并且在处理第一间隔件之前实施氧化物去除工艺。在实施例中，实施氧化物去除工艺使用氢氟酸。在实施例中，该方法还包括在第二鳍的相对侧壁上形成第二隔离件；凹进第二鳍以在第二间隔件之间形成第二凹槽；使用烘烤工艺处理第二间隔件，其中，处理第二间隔件改变了第二间隔件的轮廓；以及在第二鳍的顶面上方外延生长第二半导体材料，其中，第一半导体材料和第二半导体材料合并以在第一鳍和第二鳍之间形成连续的半导体区。在实施例中，连续半导体区的下表面是弯曲的，并且连续半导体区的上表面是平坦的。
在实施例中，一种方法包括：在第一鳍的相对侧壁上形成第一间隔件；在第二鳍的相对侧壁上形成第二间隔件；凹进第一鳍和第二鳍，其中，凹进在第一间隔件之间形成第一凹槽并且在第二间隔件之间形成第二凹槽；重新成形第一间隔件和第二间隔件；并且在第一凹槽和第二凹槽中生长外延材料。在实施例中，重新成形使第一间隔件的第一内侧壁和第二间隔件的第二内侧壁弯曲，其中，在重新成形期间，第一内侧壁的中间部分之间的距离增加，并且在重新成形期间，第二内侧壁的中间部分之间的距离增加。在实施例中，重新成形减小了在第一间隔件的顶面处测量的第一间隔件的第一宽度，其中，重新成形减小了在第二间隔件的顶面处测量的第二间隔件的第二宽度。在实施例中，重新成形包括烘烤工艺。在实施例中，在包括氢气的环境中在约650℃和约750℃之间的温度处实施烘烤工艺。在实施例中，外延材料在第一间隔件和第二间隔件上方延伸，其中，位于第一鳍和第二鳍上方的外延材料合并以形成从第一鳍连续延伸至第二鳍的半导体区，并且其中，半导体区的下表面是弯曲的。
在实施例中，鳍式场效应晶体管(FinFET)器件包括第一鳍和第二鳍；位于第一鳍的相对侧上的第一间隔件，其中，第一间隔件的内侧壁远离第一鳍的纵向轴弯曲；位于第二鳍的相对侧上的第二间隔件，其中，第二间隔件的内侧壁远离第二鳍的中心轴弯曲；以及位于第一间隔件之间并且位于第二间隔件之间的半导体材料，半导体材料从第一鳍连续延伸至第二鳍。在实施例中，半导体材料具有弯曲的下表面。在实施例中，半导体材料具有倾斜的平坦上表面。
在实施例中，一种半导体器件包括：在衬底之上突出的第一鳍和第二鳍；以及位于第一鳍和第二鳍上方的半导体材料，半导体材料从第一鳍连续地延伸至第二鳍，半导体材料具有弯曲的下表面和倾斜的平坦上表面。在实施例中，半导体材料在第一鳍和第二鳍之间还具有基本平坦的上表面。在实施例中，半导体材料具有位于第一鳍上方并与第一鳍接触的第一部分，位于第一部分上方并与第一部分接触的第二部分以及位于第二部分上方并与第二部分接触的第三部分，其中，第二部分的第二宽度大于第一部分的第一宽度，并且第三部分的第三宽度小于第二宽度。在实施例中，半导体器件还包括位于第一鳍的相对侧上的第一间隔件，其中第一间隔件具有弯曲的内侧壁，并且其中，第一间隔件的内侧壁的中间部分之间的距离大于第一隔离件的内侧壁的端部之间的距离。
在实施例中，一种形成半导体器件的方法包括凹进第一鳍；凹进第二鳍；以及在第一鳍上方并且在第二鳍上方生长外延材料，其中，生长的外延材料在第一鳍上方并且在第二鳍上方形成外延材料的第一部分，在第一部分上方形成外延材料的第二部分，在第二部分上方形成外延材料的第三部分，并且在第三部分上方形成外延材料的第四部分，其中，第一部分的第一宽度小于第二部分的第二宽度，并且第三部分的第三宽度小于第二宽度，并且其中，第三部分包括两个分离的区域，并且第四部分从第一鳍连续地延伸至第二鳍。在实施例中，第四部分具有弯曲的下表面。在实施例中，该方法还包括在第一鳍的相对侧上形成第一间隔件；在第二鳍的相对侧上形成第二间隔件；以及在生长外延材料之前，弯曲第一间隔件的第一内侧壁和第二间隔件的第二内侧壁。在实施例中，弯曲包括实施烘烤工艺，其中，该烘烤工艺使用包括分子氢的气体。
在实施例中，形成鳍式场效应晶体管(FinFET)器件的方法包括形成多个鳍；沿着多个鳍中的每个鳍的侧壁形成间隔件；凹进多个鳍；重新成形多个鳍中的每个鳍的间隔件；以及在多个鳍中的每个鳍上方外延生长半导体材料，其中，半导体材料连续地连接多个鳍，并且其中，半导体材料的下表面是弯曲的。在实施例中，半导体材料的上表面是平坦的。
根据本发明的一些实施例，提供了一种形成鳍式场效应晶体管的方法，包括：在第一鳍的相对侧壁上形成第一间隔件，其中，所述第一鳍突出于衬底之上；凹进所述第一鳍以在所述第一间隔件之间形成第一凹槽；使用烘烤工艺处理所述第一间隔件，其中，处理所述第一间隔件改变了所述第一间隔件的轮廓；以及在处理所述第一间隔件之后，在所述第一鳍的顶面上方外延生长第一半导体材料。
在上述方法中，使用包括分子氢的气体来实施所述烘烤工艺。
在上述方法中，在650℃和750℃之间的范围内的温度下实施所述烘烤工艺。
在上述方法中，在10托和80托之间的范围内的压力下实施所述烘烤工艺。
在上述方法中，实施所述烘烤工艺的持续时间在10秒至90秒之间。
在上述方法中，处理所述第一间隔件弯曲所述第一间隔件的内侧壁，从而在所述处理之后在位于所述第一间隔件的上表面和所述第一间隔件的底面之间的所述第一间隔件的内侧壁的中点处测量的所述第一间隔件的内侧壁之间的第一距离大于在所述处理之前在所述中点处测量的所述第一间隔件的内侧壁之间的第二距离。
在上述方法中，处理所述第一间隔件进一步减小了在所述第一间隔件的顶面处测量的所述第一间隔件的宽度。
在上述方法中，所述烘烤工艺使用还原剂还原所述第一凹槽中的氧化物，其中，所述方法还包括在凹进所述第一鳍之后并且在处理所述第一间隔件之前实施氧化物去除工艺。
在上述方法中，实施所述氧化物去除工艺使用氢氟酸。
在上述方法中，还包括：在第二鳍的相对侧壁上形成第二隔离件；凹进所述第二鳍以在所述第二间隔件之间形成第二凹槽；使用所述烘烤工艺处理所述第二间隔件，其中，处理所述第二间隔件改变了所述第二间隔件的轮廓；以及在所述第二鳍的顶面上方外延生长第二半导体材料，其中，所述第一半导体材料和所述第二半导体材料合并以在所述第一鳍和所述第二鳍之间形成连续的半导体区。
在上述方法中，所述连续的半导体区的下表面是弯曲的，并且所述连续的半导体区的上表面是平坦的。
根据本发明的另一些实施例，还提供了一种形成鳍式场效应晶体管的方法，包括：在第一鳍的相对侧壁上形成第一间隔件；在第二鳍的相对侧壁上形成第二间隔件；凹进所述第一鳍和所述第二鳍，其中，所述凹进在所述第一间隔件之间形成第一凹槽并且在所述第二间隔件之间形成第二凹槽；重新成形所述第一间隔件和所述第二间隔件；以及在所述第一凹槽和所述第二凹槽中生长外延材料。
在上述方法中，所述重新成形使所述第一间隔件的第一内侧壁和所述第二间隔件的第二内侧壁弯曲，其中，在所述重新成形期间，所述第一内侧壁的中间部分之间的距离增加，并且在所述重新成形期间，所述第二内侧壁的中间部分之间的距离增加。
在上述方法中，所述重新成形减小了在所述第一间隔件的顶面处测量的所述第一间隔件的第一宽度，其中，所述重新成形减小了在所述第二间隔件的顶面处测量的所述第二间隔件的第二宽度。
在上述方法中，所述重新成形包括烘烤工艺。
在上述方法中，在包括氢气的环境中在650℃和750℃之间的温度处实施所述烘烤工艺。
在上述方法中，所述外延材料在所述第一间隔件和所述第二间隔件上方延伸，其中，位于所述第一鳍和所述第二鳍上方的所述外延材料合并以形成从所述第一鳍连续延伸至所述第二鳍的半导体区，并且其中，所述半导体区的下表面是弯曲的。
根据本发明的又一些实施例，还提供了一种鳍式场效应晶体管(FinFET)器件，包括：第一鳍和第二鳍；第一间隔件，位于所述第一鳍的相对两侧上，其中，所述第一间隔件的内侧壁远离所述第一鳍的纵轴弯曲；第二间隔件，位于所述第二鳍的相对两侧上，其中，所述第二间隔件的内侧壁远离所述第二鳍的中心轴弯曲；以及半导体材料，位于所述第一间隔件之间并且位于所述第二间隔件之间，所述半导体材料从所述第一鳍连续延伸至所述第二鳍。
在上述鳍式场效应晶体管器件中，所述半导体材料具有弯曲的下表面。
在上述鳍式场效应晶体管器件中，所述半导体材料具有倾斜的平坦上表面。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成鳍式场效应晶体管的方法，包括：
在第一鳍的相对侧壁上形成第一间隔件，其中，所述第一鳍突出于衬底之上；
凹进所述第一鳍以在所述第一间隔件之间形成第一凹槽；
使用烘烤工艺处理所述第一间隔件，其中，处理所述第一间隔件改变了所述第一间隔件的轮廓，所述烘烤工艺使得所述第一间隔件的内侧壁远离所述第一鳍的中心轴弯曲；以及
在处理所述第一间隔件之后，在所述第一鳍的顶面上方外延生长第一半导体材料。
2.根据权利要求1所述的方法，其中，使用包括分子氢的气体来实施所述烘烤工艺。
3.根据权利要求2所述的方法，其中，在650℃和750℃之间的范围内的温度下实施所述烘烤工艺。
4.根据权利要求3所述的方法，其中，在10托和80托之间的范围内的压力下实施所述烘烤工艺。
5.根据权利要求4所述的方法，其中，实施所述烘烤工艺的持续时间在10秒至90秒之间。
6.根据权利要求1所述的方法，其中，处理所述第一间隔件弯曲所述第一间隔件的内侧壁，从而在所述处理之后在位于所述第一间隔件的上表面和所述第一间隔件的底面之间的所述第一间隔件的内侧壁的中点处测量的所述第一间隔件的内侧壁之间的第一距离大于在所述处理之前在所述中点处测量的所述第一间隔件的内侧壁之间的第二距离。
7.根据权利要求6所述的方法，其中，处理所述第一间隔件进一步减小了在所述第一间隔件的顶面处测量的所述第一间隔件的宽度。
8.根据权利要求1所述的方法，其中，所述烘烤工艺使用还原剂还原所述第一凹槽中的氧化物，其中，所述方法还包括在凹进所述第一鳍之后并且在处理所述第一间隔件之前实施氧化物去除工艺。
9.根据权利要求8所述的方法，其中，实施所述氧化物去除工艺使用氢氟酸。
10.根据权利要求1所述的方法，还包括：
在第二鳍的相对侧壁上形成第二隔离件；
凹进所述第二鳍以在所述第二间隔件之间形成第二凹槽；
使用所述烘烤工艺处理所述第二间隔件，其中，处理所述第二间隔件改变了所述第二间隔件的轮廓；以及
在所述第二鳍的顶面上方外延生长第二半导体材料，其中，所述第一半导体材料和所述第二半导体材料合并以在所述第一鳍和所述第二鳍之间形成连续的半导体区。
11.根据权利要求10所述的方法，其中，所述连续的半导体区的下表面是弯曲的，并且所述连续的半导体区的上表面是平坦的。
12.一种形成鳍式场效应晶体管的方法，包括：
在第一鳍的相对侧壁上形成第一间隔件；
在第二鳍的相对侧壁上形成第二间隔件；
凹进所述第一鳍和所述第二鳍，其中，所述凹进在所述第一间隔件之间形成第一凹槽并且在所述第二间隔件之间形成第二凹槽；
重新成形所述第一间隔件和所述第二间隔件，其中，重新成形使得所述第一间隔件的内侧壁和所述第二间隔件的内侧壁分别远离所述第一鳍和所述第二鳍的中心轴弯曲；以及
在所述第一凹槽和所述第二凹槽中生长外延材料。
13.根据权利要求12所述的方法，其中，所述重新成形使所述第一间隔件的第一内侧壁和所述第二间隔件的第二内侧壁弯曲，其中，在所述重新成形期间，所述第一内侧壁的中间部分之间的距离增加，并且在所述重新成形期间，所述第二内侧壁的中间部分之间的距离增加。
14.根据权利要求12所述的方法，其中，所述重新成形减小了在所述第一间隔件的顶面处测量的所述第一间隔件的第一宽度，其中，所述重新成形减小了在所述第二间隔件的顶面处测量的所述第二间隔件的第二宽度。
15.根据权利要求12所述的方法，其中，所述重新成形包括烘烤工艺。
16.根据权利要求15所述的方法，其中，在包括氢气的环境中在650℃和750℃之间的温度处实施所述烘烤工艺。
17.根据权利要求12所述的方法，其中，所述外延材料在所述第一间隔件和所述第二间隔件上方延伸，其中，位于所述第一鳍和所述第二鳍上方的所述外延材料合并以形成从所述第一鳍连续延伸至所述第二鳍的半导体区，并且其中，所述半导体区的下表面是弯曲的。
18.一种鳍式场效应晶体管(FinFET)器件，包括：
第一鳍和第二鳍；
第一间隔件，位于所述第一鳍的相对两侧上，其中，所述第一间隔件的内侧壁远离所述第一鳍的纵轴弯曲；
第二间隔件，位于所述第二鳍的相对两侧上，其中，所述第二间隔件的内侧壁远离所述第二鳍的中心轴弯曲；以及
半导体材料，位于所述第一间隔件之间并且位于所述第二间隔件之间，所述半导体材料从所述第一鳍连续延伸至所述第二鳍。
19.根据权利要求18所述的鳍式场效应晶体管器件，其中，所述半导体材料具有弯曲的下表面。
20.根据权利要求19所述的鳍式场效应晶体管器件，其中，所述半导体材料具有倾斜的平坦上表面。
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