TWI817126B - 包含鰭式場效電晶體的半導體裝置 - Google Patents

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Abstract

一種半導體裝置包含第一半導體鰭片，此第一半導體鰭片係形成在基材上並沿著第一橫軸延伸。此半導體裝置包含第二半導體鰭片，此第二半導體鰭片亦被形成在基材上並沿著第一橫軸延伸。第一半導體鰭片的至少一個尖端部分和第二半導體鰭片的至少一個尖端部分沿著第二橫軸朝彼此彎曲，第二橫軸係垂直於第一橫軸。

Description

包含鰭式場效電晶體的半導體裝置
本揭露是關於一種半導體裝置，特別是關於一種包含鰭式場效電晶體的半導體裝置。
本揭露總體上是關於一種半導體裝置，特別是關於一種製造非平面電晶體的多種方法。
半導體產業因在各種電子部件(例如電晶體、二極體、電阻器、電容器等等)之積體密度的持續提高已歷經快速的成長。大多數情況下，此積體密度的改善係來自一再縮減最小特徵尺寸，這可讓更多的部件整合至給定面積內。
鰭式場效電晶體(FinFET)裝置正在成為被廣泛地使用於積體電路中。鰭式場效電晶體裝置具有三維結構，其包含由基材突出的鰭片。閘極結構包覆著鰭片，閘極結構係配置以控制在鰭式場效電晶體裝置之導電通道中的電荷載子流。例如：在三閘極鰭式場效電晶體裝置中，閘極結構包覆著鰭片的三個側面，藉以形成導電通道在鰭片的 三個側面上。
本揭露之一態樣係提供一種半導體裝置，其包含第一半導體鰭片，其係形成在基材上並沿著第一橫軸延伸；以及第二半導體鰭片，其亦係形成在基材上並沿著第一橫軸延伸，其中第一半導體鰭片的至少一個尖端部分和第二半導體鰭片的至少一個尖端部分沿著第二橫軸朝彼此彎曲，第二橫軸係垂直於第一橫軸。
本揭露之又一態樣係提供一種半導體裝置，其包含：包含第一半導體鰭片，其係形成在基材上並沿著第一橫軸延伸；第二半導體鰭片，其亦係形成在基材上並沿著第一橫軸延伸；第三半導體鰭片，其亦係形成在基材上並沿著第一橫軸延伸，其中第三半導體鰭片係設置於第一半導體鰭片和第二半導體鰭片之間；以及隔離區，其係設置在基材上並覆蓋第一半導體鰭片的下部分、第二半導體鰭片的下部分和第三半導體鰭片的一下部分，其中第一半導體鰭片的至少一個尖端部分係朝第三半導體鰭片傾斜，第二半導體鰭片的至少一個尖端部分係朝第三半導體鰭片傾斜。
本揭露之又一態樣係提供一種半導體裝置，其包含：包含複數個半導體鰭片，其係形成在基材上，其中此些半導體鰭片係彼此平行，以致於複數個溝渠其中每一者被設置在此些半導體鰭片中之相鄰者之間或此些半導體鰭片之一者的旁邊；以及隔離區，其中此隔離區包含複數個區， 每一個區係設置在此些溝渠之一各自者上，此些半導體鰭片之第一者和第二者包含朝彼此彎曲的至少一個各自的尖端部分。
100:FinFET裝置
102:基材
104:鰭片
106:隔離區
108:閘極介電層
110:閘極
112S,112D:源極/汲極區
200:方法
202,204,206,208,210:操作
212,214,216,218,220:操作
300:FinFET裝置
302:基材
302’:頂表面
402A,402B,402C,402D,402E:鰭片
402AT,402BT,402CT,402ET:尖端部分
406:墊氧化層
408:墊氮化層
410:罩幕
411A,411B,411C:溝渠
411D,411E,411F,411G:溝渠
500:隔離介電層
510:隔離介電層
700:隔離區
700’:頂表面
701A,701B,701C:深度
701D,701E,701F,701G:深度
703A,703B,703C:高度
703D,703E,703F,703G:高度
800:虛設閘極結構
802:虛設閘極介電層
804:虛設閘極
806:罩幕
810:虛設閘極結構
812:虛設閘極介電層
814:虛設閘極
816:罩幕
902:閘極間隙壁
1000:源極/汲極結構
1100:層間介電層
1102:接觸蝕刻終止層
1104:介電層
1200:主動閘極結構
1202:閘極介電層
1204:金屬閘極層
1210:主動閘極結構
1212:閘極介電層
1214:金屬閘極層
a,b,c,d,e:距離
A,B:剖面
W1,W2:寬度
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
第1圖係繪示根據一些實施例之鰭式場效電晶體(FinFET)裝置的透視圖。
第2圖係繪示根據一些實施例之製造非平面電晶體之例示方法的流程圖。
第3圖、第4A圖、第4B圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9圖、第10圖、第11圖、第12A圖和第12B圖係繪示根據一些實施例以第2圖的方法所製造之例示FinFET裝置在各種製作階段中的剖面視圖。
以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的 描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。除此之外，本揭露在各種具體例中重覆參考數值及/或字母。此重覆的目的是為了使說明簡化且清晰，並不表示各種討論的實施例及/或配置之間有關係。
再者，空間相對性用語，例如「下方(beneath)」、「在…之下(below)」、「下(lower)」、「在…之上(above)」、「上(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。
通常，當形成鰭式場效電晶體(FinFET)裝置時，多個鰭片係以相互平行的方式被形成在基材上。此些鰭片典型地係藉由隔離區(例如：淺溝渠隔離(STI))的各自部分而彼此隔離。在由現有技術所形成之隔離區的某些部分中(例如：在相對較接近之二或多個鰭片之間的部分)，隔離區可被形成為高於隔離區的其他部分。因此，一或多個鰭片之每一者具有設置在其未彼此平整之相對側上的部分隔離區。隔離區的此些未平整部分可在後續的製程步驟期間造成各種問題。例如：形成在鰭片上的閘極結構(此鰭片在其側邊上具有未平整的部分隔離區)可能會誘發漏電流 (例如：從閘極結構至源極/汲極)。因此，用以形成FinFET裝置的現有技術無法令人完全滿意。
本揭露提供各種實施例，以形成具有彼此相互平行之多個鰭片的FinFET裝置。在一些實施例中，將多個鰭片分開的隔離區可被形成為具有跨越不同部分(區)之一平整面(Level Surface)。藉由形成具有跨越不同部分(例如相對較接近的兩個鰭片間的部分，和具有在一個鰭片旁邊之一側的部分)之一平整面的隔離區，閘極結構之一底表面能落在此平整面上，其可大幅地限制住在現有技術中所觀察到的漏電流。在形成隔離區的此種平整面時，一些鰭片的至少一各自部分(尖端部分)朝彼此彎曲。
第1圖係繪示根據各種實施例之例示鰭式場效電晶體(FinFET)裝置100的透視圖。FinFET裝置100包含基材102和突出於基材102上方的鰭片104。多個隔離區106係形成在鰭片104的相對側面上，而鰭片104突出於隔離區106的上方。閘極介電層108係沿著鰭片104的側壁被設置，並位於鰭片104的頂表面上，而閘極110係位於閘極介電層108上。源極/汲極區112S和112D係在鰭片104中(或由鰭片104延伸出)，並位於閘極介電層108和閘極110的相對側面上。第1圖係被提供為用以繪示後續圖式中之一些剖面的參考。例如：剖面B-B沿著FinFET裝置100之閘極110的縱軸延伸。剖面A-A係垂直於剖面B-B，並沿著鰭片104的縱軸延伸，且於例如源極/汲極區112S和112D間之電流的方向中。後續圖式 係參照這些參考剖面，以清楚繪示。
第2圖係繪示根據一些實施例之用以形成非平面電晶體之方法200的流程圖。例如：方法200的一些操作可被用以形成FinFET裝置(如FinFET裝置100)、奈米片電晶體、奈米線電晶體、垂直式電晶體、或其類似物。值得注意的是，方法200只是一個例子，並無意圖限制本揭露。據此，可理解的是，可在第2圖之方法200之前、期間和之後提供額外的操作，並且在此可能只概述一些其他操作。在一些實施例中，方法200之多個操作可分別與在各種製作階段中之例示FinFET裝置的剖面視圖相關聯，如第3圖、第4A圖、第4B圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9圖、第10圖、第11圖、第12A圖和第12B圖所示，其將於下方進一步仔細討論。
簡述之，方法200由提供一基材的操作202開始。方法200繼續進行至形成多個鰭片的操作204。方法200繼續進行至沉積隔離介電層的操作206。方法200繼續進行至研磨隔離介電層的操作208。方法200繼續進行至操作210，以形成具有平整面的隔離區，以至於一些鰭片朝彼此彎曲。方法200繼續進行至形成虛設閘極結構的操作212。方法200繼續進行至形成閘極間隙壁的操作214。方法200繼續進行至成長源極/汲極結構的操作216。方法200繼續進行至形成層間介電層(ILD)的操作218。方法200繼續進行至以主動閘極結構來置換虛設閘極結構的 操作220。
如上所述，第3圖至第12B圖其中每一者以一剖面視圖來繪示在第2圖所示之方法200的各種製作階段上的FinFET裝置300。FinFET裝置300係實質相似於第1圖所示的FinFET裝置100。雖然第3圖至第12B圖繪示FinFET裝置300，但可理解的是，FinFET裝置300可包含如電感、保險絲、電容、線圈等，為清楚繪示的目的，其未被繪示於第3圖至第12B圖中。
對應至第2圖的操作202，第3圖係繪示在各種製作階段之一者上包含有半導體基材302的FinFET裝置300的剖面視圖。第3圖的剖面視圖係沿著FinFET裝置300之主動/虛設閘極結構的縱向切割(如第1圖所指出之剖面B-B)。
基材302可為半導體基材，如塊體半導體(Bulk Semiconductor)、絕緣層上半導體(SOI)基材或類似物，其可被例如p型或n型摻質摻雜或未摻雜。基材302可為晶圓，如矽晶圓。通常，SOI基材為絕緣層上形成一層半導體材料。此絕緣層可為例如埋入氧化(BOX)層、氧化矽層或類似物。絕緣層係被提供在基材上，典型地為矽或玻璃基材。亦可使用其他材料，例如多層或梯度(Gradient)基材。在一些實施例中，基材302的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；包含SiGe、GaAsP、AlinAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的合金半導 體；或前述的組合。
對應至第2圖的操作204，第4A圖係繪示在各種製作階段之一者上包含有多個(半導體)鰭片402A和402B的FinFET裝置300的剖面視圖，第4B圖係繪示在各種製作階段之一者上包含有多個(半導體)鰭片402A、402B和402C的FinFET裝置300的剖面視圖。第4A圖和第4B圖的剖面視圖係沿著FinFET裝置300之主動/虛設閘極結構的縱向切割(如第1圖所指出之剖面B-B)。
雖然兩個鰭片402A和402B和三個鰭片402A、402B和402C分別被繪示於第4A圖和第4B圖的實施例中，應領會到FinFET裝置300可包含任何數目的鰭片，而仍在本揭露的範圍中。在以下的討論中，鰭片402A至402E有時可被稱為鰭片402。在一些實施例中，使用例如光學微影和蝕刻技術來圖案化基材302，而形成鰭片402。例如：形成罩幕層(如墊氧化層406)和位於其上的墊氮化層408在基材302上。墊氧化層406可為包含有氧化矽的薄膜，其係使用熱氧化製程來形成。墊氧化層406可做為基材302和墊氮化層408間的黏著層。在一些實施例中，墊氮化層408係由氮化矽、氮氧化矽、碳氮化矽、類似物、或其組合所形成。例如：可使用低壓化學氣相沉積(LPCVD)或電漿加強化學氣相沉積(PECVD)來形成墊氮化層408。
使用光學微影技術來圖案化罩幕。通常，光學微影 技術使用被沉積、照射(曝光)和顯影的光阻材料(未繪示)來去除光阻材料的一部分。剩餘的光阻材料保護在其下方的材料(如本例子中的罩幕層)免於被後續製程損壞(如蝕刻)。例如：光阻材料係被用以圖案化墊氧化層406和墊氮化層408，而形成圖案化的罩幕410，如第4A圖和第4B圖所示。
圖案化的罩幕410後續被用以圖案化基材302的暴露部分，而形成溝渠(或開口)411A、411B、411C、411D、411E、411F和411G，藉以定義出如第4A圖和第4B圖所示之相鄰的溝渠411間的鰭片402。當形成多個鰭片時，此種溝渠可被設置在任何之相鄰鰭片間或一鰭片的旁邊。例如：溝渠411B係設置在鰭片402A和402B之間；溝渠411C係設置在鰭片402的旁邊。在以下的討論中，溝渠411A至411G有時可被稱為溝渠411。在一些實施例中，使用例如反應離子蝕刻(RIE)、中性粒子束蝕刻(NBE)、類似製程、或其組合來蝕刻溝渠於基材302中，而形成鰭片402。此蝕刻可為非等向性的。在一些實施例中，溝渠411可為多個長條(由上方觀之)，此些長條係相互平行並彼此緊密相距。在一些實施例中，溝渠411可為連續且環繞鰭片402。
可藉由任何合適的方法來圖案化鰭片402。例如：可藉由一或多種光學微影製程來圖案化鰭片402，其包含雙重圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程結合光學微影製程和自對準製程，而讓圖案被 製成具有例如小於其他使用單一直接光學微影製程所可獲得的間距。例如：在一實施例中，形成犧牲層在基材上，並使用光學微影製程圖案化此犧牲層。使用自對準製程形成間隙壁在被圖案化的犧牲層旁邊。然後，去除犧牲層，而其餘的間隙壁或心軸(mandrel)可被用來圖案化鰭片402。
在一些實施例中，當形成鰭片402A至402E時，在鰭片間之區域(例如分別對應至溝渠411B、411E和411F之區域)中的一或多個鰭片可能會比在外鰭片區域(例如分別對應至溝渠411A、411C、411D和411G之區域)中或旁邊遭受到更多的蝕刻。以下，溝渠411B、411E和411F有時可被分別稱為鰭片間之區域411B、411E和411F；溝渠411A、411C、411D和411G有時可被分別稱為外鰭片區域411A、411C、411D和411G。此可能是因為在形成鰭片時，鰭片間之區域具有較少量的矽。因此，在此種鰭片間之區域中的鰭片可被修剪成具有較窄的寬度。例如在第4B圖中，在外鰭片區域411D和411G旁邊的鰭片402C和402E可具有一寬度W1，而在鰭片間之區域411E至411F的鰭片402D可具有一寬度W2，其中W2小於W1。視鰭片間之區域411E至411F的寬度而定，W2具有對W1的某比例。
對應至第2圖的操作206，第5A圖係繪示在各種製作階段之一者上包含有覆蓋鰭片402A至402B之隔離介電層500的FinFET裝置300的剖面視圖。亦對應 至操作206，第5B圖係繪示在各種製作階段之一者上包含有覆蓋鰭片402C至402E之隔離介電層510的FinFET裝置300的剖面視圖。第5A圖至第5B圖之每一者係沿著FinFET裝置300之主動/虛設閘極結構的縱向切割(如第1圖所指出之剖面B-B)。
隔離介電層500和510可為氧化層(如氧化矽層)、氮化層、類似物、或其組合，並可藉由高密度電漿化學氣相沉積(HDP-CVD)、流動性化學氣相沉積(FCVD)、類似方法、或其組合，FCVD為例如在遠端電漿系統中之基於CVD的材料沉積和後固化，以將此材料轉化成其他材料，例如氧化物。亦可使用其他隔離介電材料和/或其他形成方法。在一例子中，隔離介電層500和510之每一者為由FCVD製程所形成的氧化矽層。一旦形成隔離介電層500和510，可進行一退火製程。
在一些實施例中，隔離介電層500和510之每一者可包含一襯墊層，例如襯墊氧化層(未繪示)，在隔離介電層500/510和基材302(鰭片402)間之介面上。在一些實施例中，襯墊氧化層係形成以減少在隔離介電層500/510和基材302間之介面上的晶體缺陷。類似地，襯墊氧化層亦可用以減少在隔離介電層500/510和鰭片402間之介面上的晶體缺陷。雖然其他的合適方法亦可被用以形成襯墊層，襯墊層(例如襯墊氧化層)可藉由基材302之表面層的熱氧化而被熱氧化形成。
對應至第2圖的操作208，第6A圖係繪示在各 種製作階段之一者上的FinFET裝置300的剖面視圖，其中覆蓋鰭片402A至402B之隔離介電層500被研磨。亦對應至操作208，第6B圖係繪示在各種製作階段之一者上的FinFET裝置300的剖面視圖，其中覆蓋鰭片402C至402E之隔離介電層510被研磨。第6A圖至第6B圖之每一者係沿著FinFET裝置300之主動/虛設閘極結構的縱向切割(如第1圖所指出之剖面B-B)。
可進行化學機械平坦化(CMP)製程來研磨(去除)任何多餘的隔離介電層，並形成共平面之隔離介電層500的頂表面與鰭片402A至402E的頂表面，如第6A圖至第6B圖所示。在一些實施例中，可使用平坦化製程來去除圖案化的罩幕410。在一些實施例中，在平坦化製程後，可保留圖案化的罩幕410。為繪示清楚，圖案化的罩幕410並未被繪示於第6A圖或第6B圖中。
對應至第2圖的操作210，第7A圖係繪示在各種製作階段之一者上包含有隔離區700的FinFET裝置300的剖面視圖，其中隔離區700具有跨越鰭片間之區域和外鰭片區411A至411C的平整面。亦對應至操作210，第7B圖係繪示在各種製作階段之一者上包含有隔離區710的FinFET裝置300的剖面視圖，其中隔離區710具有跨越鰭片間之區域和外鰭片區411D至411G的平整面。第7A圖至第7B圖之每一者係沿著FinFET裝置300之主動/虛設閘極結構的縱向切割(如第1圖所指出之剖面B-B)。
藉由凹陷隔離介電層500(第6A圖)來形成隔離區700，並藉由凹陷隔離介電層510(第6B圖)來形成隔離區710。隔離區700和710有時被稱為淺溝渠隔離(STI)區。隔離介電層500和510被凹陷，以致於鰭片402A至402E的上部分自相鄰之隔離區700/710間突出。換言之，鰭片402A至402E的下部分被隔離區700和710所埋住或覆蓋。隔離區700之頂表面700’和隔離區710之頂表面710’可具有平整面(如第7A圖和第7B圖所示)、凸面、凹面(如碟狀)、或其組合。可藉由適當的蝕刻製程將隔離區700和710的頂表面700’和710’形成為平的、凸的和/或凹的。可使用可接受的方法來凹陷隔離區700和710，例如對隔離介電層500/510具選擇性的蝕刻製程。例如進行使用蝕刻劑氣體的乾式蝕刻或使用稀釋氫氟酸(DHF)的溼式蝕刻來凹陷隔離區700和710，此蝕刻劑氣體係基於氣體源，如氯、溴化氫(HBr)、四氟甲烷(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、一氟甲烷(CH3F)、六氟丁二烯(C4F6)、三氯化硼(BCl3)、六氟化硫(SF6)、氫、三氟化氮(NF3)。
根據各種實施例，藉由控制蝕刻製程，可將隔離區700和710的頂表面700’和710’形成為跨越一或多個鰭片間之區域和外鰭片區平整或共平面的。如第7A圖所示，隔離區700的頂表面700’係實質平的跨越鰭片間之區域和外鰭片區411A至411C；隔離區710的頂表面710’係實質平的跨越鰭片間之區域和外鰭片區411D至411G。 例如：深度701A係由基材302的頂表面302’垂直地測量至外鰭片區411A中的頂表面700’，深度701B係由頂表面302’垂直地測量至鰭片間之區域411B中的頂表面700’，深度701C係由頂表面302’垂直地測量至外鰭片區411C中的頂表面700’，其中深度701A、深度701B和深度701C係幾乎彼此相等，或彼此相差小於5%。在又一例子中，深度701D係由頂表面302’垂直地測量至外鰭片區411D中的頂表面710’，深度701E係由頂表面302’垂直地測量至鰭片間之區域411E中的頂表面710’，深度701F係由頂表面302’垂直地測量至鰭片間之區域411F中的頂表面710’，深度701G係由頂表面302’垂直地測量至外鰭片區411G中的頂表面710’，其中深度701D、深度701E、深度701F和深度701G係幾乎彼此相等，或彼此相差小於5%。
為形成隔離區之平整的頂表面，在鰭片間之區域中之隔離區四周所誘發的應力可能會導致在鰭片間之區域旁邊的鰭片彎曲。例如：在其側面遭受到此應力的鰭片可能會彎曲(或傾斜)。鰭片之至少一個尖端部分會朝應力被誘發的的側面彎曲。如第7A圖所示之例子，應力會在鰭片間之區域411B中的隔離區700被誘發，其能導致鰭片402A之至少一個尖端部分402AT和鰭片402B之至少一個尖端部分402BT分別以非零的橫向偏離距離“a”和“b”朝鰭片間之區域411B彎曲。因此，彎曲的尖端部分402AT和402BT(例如具有約45-65nm)能彼此相指， 彎曲的尖端部分402AT和402BT構成約10%-30%之鰭片402A和402B的垂直高度。在一個非用以限制的例子中，距離“a”和“b”之每一者可大於0nm並小於10nm。在一些實施例中，每一個鰭片402A和402B的其餘部分可不被彎曲，例如：仍保持垂直至基材的頂表面302’，或較少彎曲，例如：具有較小的非零橫向偏離距離或稍微傾斜。
因此，尖端部分402AT和402BT間的間距(沿著剖面)小於鰭片402A和402B之各自的其餘部分間的間距(沿著剖面)。另一種校準平整的頂表面700’的方式是依賴由尖端部分的頂表面測量至每一個鰭片間之區域和外鰭片區域中的平整的頂表面700’。例如：在外鰭片區域411A中，由尖端部分之頂表面的橫向投影測量至頂表面700’的高度703A，由尖端部分之頂表面的橫向投影測量至頂表面700’的高度703B，和由尖端部分之頂表面的橫向投影測量至頂表面700’的高度703C係幾乎彼此相等，或彼此相差小於5%。
如第7B圖所示之又一例子，應力會在鰭片間之區域411E至411F中的隔離區710被誘發，其能導致鰭片402C之至少一個尖端部分402CT和鰭片402E之至少一個尖端部分402ET分別以非零的橫向偏離距離“c”和“d”朝鰭片間之區域411E和411F彎曲。因此，彎曲的尖端部分402CT和402ET(例如具有約45-65nm)能彼此相指(或指向鰭片402C和402E間之鰭片402D)，彎 曲的尖端部分402CT和402ET構成約10%-30%之鰭片402A和402B的垂直高度。在一個非用以限制的例子中，距離“c”和“d”之每一者可大於0nm並小於10nm。在一些實施例中，每一個鰭片402C和402E的其餘部分可不被彎曲，例如：仍保持垂直至基材的頂表面302’，或較少彎曲，例如：具有較小的非零橫向偏離距離。因此，尖端部分402CT和402ET間的間距(沿著剖面)小於鰭片402C和402E之各自的其餘部分間的間距(沿著剖面)。
類似於校準平整的頂表面700’，可基於由尖端部分的頂表面測量至每一個鰭片間之區域和外鰭片區域中的平整的頂表面710’來校準頂表面710’是否為平整的例如：在外鰭片區域411D中，由尖端部分之頂表面的橫向投影測量至頂表面710’的高度703D，由尖端部分之頂表面的橫向投影測量至頂表面710’的高度703E，由尖端部分之頂表面的橫向投影測量至頂表面710’的高度703F，和由尖端部分之頂表面的橫向投影測量至頂表面710’的高度703G係幾乎彼此相等，或彼此相差小於5%夾在誘發應力的(例如在鰭片間之區域中)隔離區間一或多個鰭片可被拉低至具有較短的高度。例如：在第7B圖中，被夾在鰭片間之區域411E和411F中之隔離區710間的鰭片402D可變成比鰭片402C和402E短一垂直距離“e”。
對應至第2圖的操作212，第8A圖係繪示在各種製作階段之一者上包含有虛設閘極結構800的FinFET 裝置300的剖面視圖。亦對應至第2圖的操作212，第8B圖係繪示在各種製作階段之一者上包含有虛設閘極結構810的FinFET裝置300的剖面視圖。第8A圖至第8B圖之每一者係沿著FinFET裝置300之主動/虛設閘極結構的縱向切割(如第1圖所指出之剖面B-B)。
虛設閘極結構800包含虛設閘極介電層802和虛設閘極804，而虛設閘極結構810包含虛設閘極介電層812和虛設閘極814。可形成罩幕806於虛設閘極結構800上；可形成罩幕816於虛設閘極結構810上。為形成虛設閘極結構800/810，介電層係形成在鰭片402A/402B和/或鰭片402C/402E上。此介電層可為例如氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、其多層、或類似物，並可被沉積或熱成長。
形成閘極層在介電層上，並形成罩幕層在閘極層上。閘極層可被沉積在介電層上，再被例如CMP平坦化。罩幕層可被沉積在閘極層上。閘極層可由例如多晶矽所形成，雖然其他材料亦可被使用。罩幕層可由例如氮化矽或類似物所形成。
在形成這些材料層(例如介電層、閘極層和罩幕層)後，可使用合適的微影和蝕刻技術來圖案化罩幕層，以形成罩幕806/816。然後，可使用合適的蝕刻方法將罩幕806/816的圖案轉移至閘極層和介電層，以分別形成虛設閘極804/814和在其下方的虛設閘極介電層802/812。 虛設閘極804/814和虛設閘極介電層802/812跨越或覆蓋每一個鰭片402A至402E的各自部分(例如通道區)。例如：當形成一個虛設閘極結構時，虛設閘極結構的虛設閘極和虛設閘極介電層可跨越鰭片各自的中間部分。虛設閘極804/814亦可具有長度方向(如第1圖所指出之剖面B-B)，其垂直於鰭片的長度方向(如第1圖所指出之剖面A-A)。
第9圖至第11圖為繪示沿著鰭片402A至402E其中一者的長度方向(如第1圖所指出之剖面A-A)進一步處理(製造)FinFET裝置300的剖面視圖。做為一個代表性的例子，在第9圖至第11圖中，繪示一個虛設閘極結構(例如800)於鰭片402A上。應領會到可形成多於或少於一個虛設閘極結構於鰭片402A(和每一個其他鰭片)上，而仍在本揭露的範圍中。
對應至第2圖的操作214，第9圖係繪示包含有閘極間隙壁902的FinFET裝置300的剖面視圖，閘極間隙壁902係被形成環繞虛設閘極結構800(沿著並接觸虛設閘極結構800的側壁)。第9圖的剖面視圖係沿著鰭片402A的長度方向(如第1圖所指出之剖面A-A)切割。
例如：可形成閘極間隙壁902在虛設閘極結構800的相對側壁上。雖然在第9圖(和後續圖式)的例子中閘極間隙壁902係被繪示為單一材料層，應理解到閘極間隙壁可被形成為具有任何數目的材料層，而仍在本揭露的範圍中。閘極間隙壁902可為低介電常數間隙壁，並由合 適的介電材料所形成，如氧化矽、碳氮氧化矽、或類似物所形成。可使用任何合適的沉積方法來形成閘極間隙壁902，如熱氧化、CVD、或類似方法。如第9圖所繪示之閘極間隙壁902的形狀與形成方法僅係非限制性的例子，而其他形狀與形成方法是可能的。這些和其他變異係完全意圖被包含在本揭露的範圍中。
對應至第2圖的操作216，第10圖係繪示在各種製作階段之一者上包含有多個(例如：2個)源極/汲極結構1000的FinFET裝置300的剖面視圖。第10圖的剖面視圖係沿著鰭片402A的長度方向(如第1圖所指出之剖面A-A)切割。
源極/汲極結構1000係被形成在與虛設閘極結構800相鄰之鰭片402A的多個凹陷中，例如：在相鄰之虛設閘極結構間和/或虛設閘極結構的旁邊。此些凹陷係被例如使用虛設閘極結構800為蝕刻罩幕之非等向性蝕刻製程所形成，雖然亦可使用其他合適的蝕刻製程。
藉由使用合適方法磊晶成長半導體材料於凹陷中來形成源極/汲極結構1000，如有機金屬化學氣相沉積(MOCVD)、分子束磊晶(MBE)、液相磊晶(LPE)、氣相磊晶(VPE)、選擇性磊晶成長(SEG)、類似物、或其組合。
如第10圖所示，源極/汲極結構1000可具有由鰭片402A之頂表面凸起的表面(凸起至高於鰭片402A之非凹陷部分)，並可具有多個刻面。在一些實施例中，相鄰之鰭片的源極/汲極結構可被合併，以形成連續的源極/汲 極區(未繪示)。在一些實施例中，相鄰之鰭片的源極/汲極結構可不合併在一起，而保留分開的源極/汲極區(未繪示)。在一些實施例中，當所造成之FinFET裝置是n型FinFET時，源極/汲極結構1000可包含碳化矽(SiC)、磷化矽(SiP)、摻雜磷的碳化矽(SiCP)、或類似物。在一些實施例中，當所造成之FinFET裝置是p型FinFET時，源極/汲極結構1000可包含矽鍺(SiGe)和p型雜質，如硼或銦。
可將摻質植入至磊晶的源極/汲極結構1000中，以形成源極/汲極結構1000，接著進行退火製程。此植入製程可包含形成並圖案化如光組之罩幕，以覆蓋將被保護免於受到植入製程損壞之FinFET裝置300的區域。源極/汲極結構1000可具有在約1019原子數/立方公分至約1021原子數/立方公分之範圍中的雜質(例如摻質)濃度。p型雜質(如硼或銦)可被植入至p型電晶體的源極/汲極結構1000中。n型雜質(如磷或砷)可被植入至n型電晶體的源極/汲極結構1000中。在一些實施例中，磊晶的源極/汲極結構1000可在其成長期間被原位(in situ)摻雜。
對應至第2圖的操作218，第11圖係繪示在各種製作階段之一者上包含有層間介電層(ILD)1100的FinFET裝置300的剖面視圖。第11圖的剖面視圖係沿著鰭片402A的長度方向(如第1圖所指出之剖面A-A)切割。
在一些實施例中，在形成層間介電層1100之前， 形成接觸蝕刻終止層(CESL)1102在結構上，如第11圖所示。接觸蝕刻終止層1102可在後續製程中做為蝕刻終止層，並可包含如氧化矽、氮化矽、氮氧化矽、其組合、或類似物的合適的材料，且可被如CVD、物理氣項沉積(PVD)、其組合、或類似方法的合適形成方法所形成。
然後，形成層間介電層1100在接觸蝕刻終止層1102和虛設閘極結構800上。在一些實施例中，層間介電層1100係猶如摻雜磷的矽玻璃(PSG)、摻雜硼的矽玻璃(BSG)、摻雜硼磷的矽玻璃(BPSG)、未摻雜的矽玻璃(USG)或類似物所形成，並可被如CVD、PECVD或FCVD的合適方法所沉積。在形成層間介電層1100之後，形成可選擇的介電層1104於層間介電層1100上。介電層1104可做為保護層以在後續的製程中避免或減少層間介電層1100的損失。介電層1104可由合適的材料所形成(如氮化矽、碳氮化矽、或類似物)所形成，並被使用如CVD、PECVD或FCVD的合適方法所形成。在形成介電層1104之後，可進行平坦化製程(如CMP製程)，以達成介電層1104之一平整的上表面。此CMP製程亦可去除罩幕806(第10圖)和設置在虛設閘極804上的部分接觸蝕刻終止層1102。在平坦化製程之後，在一些實施例中，介電層1104的上表面係與虛設閘極804的上表面齊平。
對應至第2圖的操作220，第12A圖係繪示在各種製作階段之一者上包含有主動閘極結構1200的FinFET裝置300的剖面視圖。亦對應至操作220，第 12B圖係繪示在各種製作階段之一者上包含有主動閘極結構1210的FinFET裝置300的剖面視圖。第12A圖至第12B圖之每一者係沿著FinFET裝置300之主動閘極結構1200/1210的縱向切割(如第1圖所指出之剖面B-B)。
可藉由置換虛設閘極結構800(第8A圖)來形成主動閘極結構1200；可藉由置換虛設閘極結構810(第8B圖)來形成主動閘極結構1210。主動閘極結構1200可包含閘極介電層1202、金屬閘極層1204、和一或多個其他材料層(例如覆蓋層、黏著層)，為清楚起見，此些其他材料層並未被繪示。主動閘極結構1210可包含閘極介電層1212、金屬閘極層1214、和一或多個其他材料層(例如覆蓋層、黏著層)，為清楚起見，此些其他材料層並未被繪示。
閘極介電層1202/1212係(例如共形地)沉積在對應之閘極溝渠中，以環繞(例如跨越)一或多個鰭片。例如：沉積閘極介電層1202在藉由去除虛設閘極結構800所形成之閘極溝渠中；沉積閘極介電層1212在藉由去除虛設閘極結構810所形成之閘極溝渠中。閘極介電層1202能覆蓋鰭片402A至402B之各自的頂表面和側壁；閘極介電層1212能覆蓋鰭片402C至402E之各自的頂表面和側壁。
閘極介電層1202/1212包含氧化矽、氮化矽、或其多層。在例示實施例中，閘極介電層1202/1212包含高介電常數材料，而在這些實施例中，閘極介電層 1202/1212可具有大於約7.0的介電常數，並可包含金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的矽酸鹽、或其組合。閘極介電層1202/1212的形成方法包含分子束沉積(MBD)、原子層沉積(ALD)、PECVD和類似方法。閘極介電層1202/1212的厚度可介於例如約8埃至約20埃之間。
金屬閘極層1204/1214係分別形成在閘極介電層1202/1212上。在一些實施例中，金屬閘極層1204/1214可為P型功函數層、N型功函數層、其多層、或其組合。據此，金屬閘極層1204/1214有時被稱為功函數層。例如：屬閘極層1204/1214可為N型功函數層。在此之討論中，功函數層亦可被稱為功函數金屬。可被包含在P型裝置之閘極結構中的例示P型功函數金屬包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、M0Si2、TaSi2、NiSi2、WN、其他合適的P型功函數材料、或其組合。可被包含在N型裝置之閘極結構中的例示N型功函數金屬包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的N型功函數材料、或其組合。
功函數值係與功函數層的材料組成相關聯，因此功函數層的材料係被選擇來調整其功函數值，以在將形成的裝置中達成一標的門檻電壓Vt。可藉由CVD、PVD、ALD、和/或其他合適製程來沉積功函數層。P型功函數層的厚度可介於例如約8埃至約15埃之間，而N型功函數層的厚 度可介於例如約15埃至約30埃之間。
在本揭露之一態樣中，揭露一種半導體裝置。此半導體裝置包含第一半導體鰭片，其係形成在基材上並沿著第一橫軸延伸。此半導體裝置包含第二半導體鰭片，其亦係形成在基材上並沿著第一橫軸延伸。第一半導體鰭片的至少一個尖端部分和第二半導體鰭片的至少一個尖端部分沿著第二橫軸朝彼此彎曲，第二橫軸係垂直於第一橫軸。在一些實施例中，此半導體裝置更包含隔離區，其係設置在該基材上並覆蓋該第一半導體鰭片的一下部分和該第二半導體鰭片的一下部分。在一些實施例中，第一半導體鰭片的尖端部分和第二半導體鰭片的尖端部分沿著第二橫軸分開一第一間距，該第一半導體鰭片的一其餘部分和該第二半導體鰭片的一其餘部分沿著該第二橫軸分開一第二間距，該第一間距小於該第二間距。在一些實施例中，隔離區包含第一區、第二區和第三區，第一區係位於第一半導體鰭片與第二半導體鰭片之間，第二區係位於第一半導體鰭片之與第一區相反的一側，第三區係位於第二半導體鰭片之與第一區相反的一側。在一些實施例中，第一區、第二區和第三區的各頂表面係彼此平整。在一些實施例中，由第一半導體鰭片的尖端部分或第二半導體鰭片的尖端部分至第一區中之隔離區的頂表面所測量的第一高度、由第一半導體鰭片的尖端部分至第二區中之隔離區的頂表面所測量的第二高度、與由第二半導體鰭片的尖端部分至第三區中之隔離區的頂表面所測量的第三高度係彼此實質相似。 在一些實施例中，第一半導體鰭片的尖端部分自第一垂直軸橫向偏離第一非零距離，第一半導體鰭片沿著第一垂直軸自基材突出；第二半導體鰭片的尖端部分自第二垂直軸橫向偏離第二非零距離，第二半導體鰭片沿著第二垂直軸自基材突出。在一些實施例中，此半導體裝置更包含金屬閘極結構，金屬閘極結構跨越第一半導體鰭片和第二半導體鰭片的各自部分，並沿著第二橫軸延伸。在一些實施例中，此半導體裝置更包含第三半導體鰭片，第三半導體鰭片亦被形成在基材上並沿著第一橫軸延伸，其中第三半導體鰭片係設置於第一半導體鰭片和第二半導體鰭片之間。在一些實施例中，第一半導體鰭片具有第一高度，第二半導體鰭片具有第二高度，第三半導體鰭片具有第三高度，第三高度小於第一高度和第二高度其中任一者。
在本揭露之又一態樣中，揭露一種半導體裝置。此半導體裝置包含第一半導體鰭片，其係形成在基材上並沿著第一橫軸延伸。此半導體裝置包含第二半導體鰭片，其亦係形成在基材上並沿著第一橫軸延伸。此半導體裝置包含第三半導體鰭片，其亦係形成在基材上並沿著第一橫軸延伸。第三半導體鰭片係設置於第一半導體鰭片和第二半導體鰭片之間。此半導體裝置包含隔離區，其係設置在基材上並覆蓋第一半導體鰭片的下部分、第二半導體鰭片的下部分和第三半導體鰭片的一下部分。第一半導體鰭片的至少一個尖端部分係朝第三半導體鰭片傾斜，第二半導體鰭片的至少一個尖端部分係朝第三半導體鰭片傾斜。在一 些實施例中，第一半導體鰭片具有沿著垂直於第一橫軸之第二橫軸測量並與隔離區之頂表面對齊的第一寬度，第二半導體鰭片具有沿著第二橫軸測量並與隔離區之頂表面對齊的第二寬度，第三半導體鰭片具有沿著第二橫軸測量並與隔離區之頂表面對齊的第三寬度，第三寬度小於第一寬度和第二寬度其中任一者。在一些實施例中，第一半導體鰭片具有第一高度，第二半導體鰭片具有第二高度，第三半導體鰭片具有第三高度，第三高度小於第一高度和第二高度其中任一者。在一些實施例中，第一高度係實質等於第二高度。在一些實施例中，隔離區包含第一區、第二區、第三區和第四區，第一區係位於第一半導體鰭片與第三半導體鰭片之間，第二區係位於第二半導體鰭片與該第三半導體鰭片之間，該第三區係位於該第一半導體鰭片之與該第一區相反的一側，該第四區係位於該第二半導體鰭片之與該第二區相反的一側。在一些實施例中，第一區、第二區、第三區和第四區的各頂表面係彼此平整。在一些實施例中，此半導體裝置更包含更包含金屬閘極結構，金屬閘極結構跨越第一半導體鰭片、第二半導體鰭片和第三半導體鰭片的各自部分，並沿著第二橫軸延伸。
在本揭露之又一態樣中，揭露一種半導體裝置。此半導體裝置包含複數個半導體鰭片，其係形成在基材上。此些半導體鰭片係彼此平行，以致於複數個溝渠其中每一者被設置在此些半導體鰭片中之相鄰者之間或此些半導體鰭片之一者的旁邊。此半導體裝置包含隔離區。此隔離區 包含複數個區。每一個區係設置在此些溝渠之一各自者上。此些半導體鰭片之第一者和第二者包含朝彼此彎曲的至少一個各自的尖端部分。在一些實施例中，此些區的各頂表面係彼此平整。在一些實施例中，此些半導體鰭片之第三者係設置在此些半導體鰭片之第一者與第二者之間，此些半導體鰭片之第一者具有第一高度，此些半導體鰭片之第二者具有第二高度，此些半導體鰭片之第三者具有第三高度，第三高度小於第一高度和第二高度其中任一者。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。
300:FinFET裝置
302:基材
302’:頂表面
402A,402B:鰭片
402AT,402BT:尖端部分
411A,411B,411C:溝渠
700:隔離區
700’:頂表面
701A,701B,701C:深度
703A,703B,703C:高度
a,b:非零的橫向偏離距離

Claims (10)

  1. 一種半導體裝置，包含：一第一半導體鰭片，形成在一基材上並沿著一第一橫軸延伸；以及一第二半導體鰭片，亦形成在該基材上並沿著該第一橫軸延伸，其中該第一半導體鰭片的至少一尖端部分和該第二半導體鰭片的至少一尖端部分沿著一第二橫軸朝彼此彎曲，該第二橫軸係垂直於該第一橫軸；以及一金屬閘極結構，該金屬閘極結構跨越該第一半導體鰭片和該第二半導體鰭片的各自部分，並沿著該第二橫軸延伸。
  2. 如請求項1所述之半導體裝置，更包含：一隔離區，設置在該基材上並覆蓋該第一半導體鰭片的一下部分和該第二半導體鰭片的一下部分，其中該第一半導體鰭片的該尖端部分和該第二半導體鰭片的該尖端部分沿著該第二橫軸分開一第一間距，該第一半導體鰭片的一其餘部分和該第二半導體鰭片的一其餘部分沿著該第二橫軸分開一第二間距，該第一間距小於該第二間距。
  3. 如請求項2所述之半導體裝置，其中該隔離區包含一第一區、一第二區和一第三區，該第一區係位於該第一半導體鰭片與該第二半導體鰭片之間，該第二區係位於該第一半導體鰭片之與該第一區相反的一側，該第 三區係位於該第二半導體鰭片之與該第一區相反的一側，其中該第一區、該第二區和該第三區的各頂表面係彼此平整。
  4. 如請求項3所述之半導體裝置，其中由該第一半導體鰭片的該尖端部分或該第二半導體鰭片的該尖端部分至該第一區中之該隔離區的一頂表面所測量的一第一高度、由該第一半導體鰭片的該尖端部分至該第二區中之該隔離區的一頂表面所測量的一第二高度、與由該第二半導體鰭片的該尖端部分至該第三區中之該隔離區的一頂表面所測量的一第三高度係彼此實質相似。
  5. 如請求項1所述之半導體裝置，其中該第一半導體鰭片的該尖端部分自一第一垂直軸橫向偏離一第一非零距離，該第一半導體鰭片沿著該第一垂直軸自該基材突出；該第二半導體鰭片的該尖端部分自一第二垂直軸橫向偏離一第二非零距離，該第二半導體鰭片沿著該第二垂直軸自該基材突出。
  6. 如請求項1所述之半導體裝置，更包含一第三半導體鰭片，該第三半導體鰭片亦被形成在該基材上並沿著該第一橫軸延伸，其中該第三半導體鰭片係設置於該第一半導體鰭片和該第二半導體鰭片之間，該第一半導體鰭片具有一第一高度，該第二半導體鰭片具有一第二高 度，該第三半導體鰭片具有一第三高度，該第三高度小於該第一高度和該第二高度其中任一者。
  7. 一種半導體裝置，包含：一第一半導體鰭片，形成在一基材上並沿著一第一橫軸延伸；一第二半導體鰭片，亦形成在該基材上並沿著該第一橫軸延伸；一第三半導體鰭片，亦形成在該基材上並沿著該第一橫軸延伸，其中該第三半導體鰭片係設置於該第一半導體鰭片和該第二半導體鰭片之間；以及一隔離區，設置在該基材上並覆蓋該第一半導體鰭片的一下部分、該第二半導體鰭片的一下部分和該第三半導體鰭片的一下部分，其中該第一半導體鰭片的至少一尖端部分係朝該第三半導體鰭片傾斜，該第二半導體鰭片的至少一尖端部分係朝該第三半導體鰭片傾斜。
  8. 如請求項7所述之半導體裝置，其中該第一半導體鰭片具有沿著垂直於該第一橫軸之一第二橫軸測量並與該隔離區之一頂表面對齊的一第一寬度，該第二半導體鰭片具有沿著該第二橫軸測量並與該隔離區之該頂表面對齊的一第二寬度，該第三半導體鰭片具有沿著該第二橫軸測量並與該隔離區之該頂表面對齊的一第三寬度，該 第三寬度小於該第一寬度和該第二寬度其中任一者。
  9. 如請求項7所述之半導體裝置，其中該隔離區包含一第一區、一第二區、一第三區和一第四區，該第一區係位於該第一半導體鰭片與該第三半導體鰭片之間該第二區係位於該第二半導體鰭片與該第三半導體鰭片之間，該第三區係位於該第一半導體鰭片之與該第一區相反的一側，該第四區係位於該第二半導體鰭片之與該第二區相反的一側，該第一區、該第二區、該第三區和該第四區的各頂表面係彼此平整。
  10. 一種半導體裝置，包含：複數個半導體鰭片，形成在一基材上，其中該些半導體鰭片彼此平行，以致於複數個溝渠其中每一者被設置在該些半導體鰭片中之相鄰者之間或該些半導體鰭片之一者的旁邊；以及一隔離區，包含複數個區，其中每一該些區係設置在該些溝渠之一各自者上，該些區的各頂表面係彼此平整，其中該些半導體鰭片之一第一者和一第二者包含朝彼此彎曲的至少一各自的尖端部分，該些半導體鰭片之一第三者係設置在該些半導體鰭片之該第一者與該第二者之間，該些半導體鰭片之該第一者具有一第一高度，該些半導體鰭片之該第二者具有一第二高度，該些半導體鰭片之該第三者具有一第三高度，該第三高度小於該第一高度和該第 二高度其中任一者。
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