CN113299647A - 包含鳍式场效晶体管的半导体装置 - Google Patents

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Abstract

一种包含鳍式场效晶体管的半导体装置包含第一半导体鳍片，此第一半导体鳍片是形成在基材上并沿着第一横轴延伸。此半导体装置包含第二半导体鳍片，此第二半导体鳍片亦被形成在基材上并沿着第一横轴延伸。第一半导体鳍片的至少一个尖端部分和第二半导体鳍片的至少一个尖端部分沿着第二横轴朝彼此弯曲，第二横轴是垂直于第一横轴。

Description

包含鳍式场效晶体管的半导体装置
技术领域
本揭露是关于一种半导体装置，特别是关于一种包含鳍式场效晶体管的半导体装置。
背景技术
本揭露总体上是关于一种半导体装置，特别是关于一种制造非平面晶体管的多种方法。
半导体产业因在各种电子部件(例如晶体管、二极管、电阻器、电容器等等)的集成密度的持续提高已历经快速的成长。大多数情况下，此集成密度的改善是来自一再缩减最小特征尺寸，这可让更多的部件整合至给定面积内。
鳍式场效晶体管(FinFET)装置正在成为被广泛地使用于集成电路中。鳍式场效晶体管装置具有三维结构，其包含由基材突出的鳍片。栅极结构包覆着鳍片，栅极结构是配置以控制在鳍式场效晶体管装置的导电通道中的电荷载子流。例如：在三栅极鳍式场效晶体管装置中，栅极结构包覆着鳍片的三个侧面，借以形成导电通道在鳍片的三个侧面上。
发明内容
本揭露的一态样是提供一种半导体装置，其包含第一半导体鳍片，其是形成在基材上并沿着第一横轴延伸；以及第二半导体鳍片，其亦是形成在基材上并沿着第一横轴延伸，其中第一半导体鳍片的至少一个尖端部分和第二半导体鳍片的至少一个尖端部分沿着第二横轴朝彼此弯曲，第二横轴是垂直于第一横轴。
本揭露的又一态样是提供一种半导体装置，其包含：包含第一半导体鳍片，其是形成在基材上并沿着第一横轴延伸；第二半导体鳍片，其亦是形成在基材上并沿着第一横轴延伸；第三半导体鳍片，其亦是形成在基材上并沿着第一横轴延伸，其中第三半导体鳍片是设置于第一半导体鳍片和第二半导体鳍片之间；以及隔离区，其是设置在基材上并覆盖第一半导体鳍片的下部分、第二半导体鳍片的下部分和第三半导体鳍片的一下部分，其中第一半导体鳍片的至少一个尖端部分是朝第三半导体鳍片倾斜，第二半导体鳍片的至少一个尖端部分是朝第三半导体鳍片倾斜。
本揭露的又一态样是提供一种半导体装置，其包含：包含多个半导体鳍片，其是形成在基材上，其中此些半导体鳍片是彼此平行，以致于多个沟渠其中每一者被设置在此些半导体鳍片中的相邻者之间或此些半导体鳍片的一者的旁边；以及隔离区，其中此隔离区包含多个区，每一个区是设置在此些沟渠的一各自者上，此些半导体鳍片的第一者和第二者包含朝彼此弯曲的至少一个各自的尖端部分。
附图说明
根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征并不是按照比例绘示的。事实上，为了进行清楚讨论，许多特征的尺寸可以经过任意缩放。
图1是绘示根据一些实施例的鳍式场效晶体管(FinFET)装置的透视图；
图2是绘示根据一些实施例的制造非平面晶体管的例示方法的流程图；
图3、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9、图10、图11、图12A和图12B是绘示根据一些实施例以图2的方法所制造的例示FinFET装置在各种制作阶段中的剖面视图。
【符号说明】
100:FinFET装置
102:基材
104:鳍片
106:隔离区
108:栅极介电层
110:栅极
112S,112D:源极/漏极区
200:方法
202,204,206,208,210:操作
212,214,216,218,220:操作
300:FinFET装置
302:基材
302’:顶表面
402A,402B,402C,402D,402E:鳍片
402AT,402BT,402CT,402ET:尖端部分
406:垫氧化层
408:垫氮化层
410:罩幕
411A,411B,411C:沟渠
411D,411E,411F,411G:沟渠
500:隔离介电层
510:隔离介电层
700:隔离区
700’:顶表面
701A,701B,701C:深度
701D,701E,701F,701G:深度
703A,703B,703C:高度
703D,703E,703F,703G:高度
800:虚设栅极结构
802:虚设栅极介电层
804:虚设栅极
806:罩幕
810:虚设栅极结构
812:虚设栅极介电层
814:虚设栅极
816:罩幕
902:栅极间隙壁
1000:源极/漏极结构
1100:层间介电层
1102:接触蚀刻终止层
1104:介电层
1200:主动栅极结构
1202:栅极介电层
1204:金属栅极层
1210:主动栅极结构
1212:栅极介电层
1214:金属栅极层
a,b,c,d,e:距离
A,B:剖面
W1,W2:宽度
具体实施方式
以下揭露提供许多不同实施例或例示，以实施发明的不同特征。以下叙述的成份和排列方式的特定例示是为了简化本揭露。这些当然仅是做为例示，其目的不在构成限制。举例而言，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接触的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。除此之外，本揭露在各种具体例中重复参考数值及/或字母。此重复的目的是为了使说明简化且清晰，并不表示各种讨论的实施例及/或配置之间有关系。
再者，空间相对性用语，例如“下方(beneath)”、“在…之下(below)”、“下(lower)”、“在…之上(above)”、“上(upper)”等，是为了易于描述附图中所绘示的元素或特征和其他元素或特征的关系。空间相对性用语除了附图中所描绘的方向外，还包含元件在使用或操作时的不同方向。装置可以其他方式定向(旋转90度或在其他方向)，而本文所用的空间相对性描述也可以如此解读。
通常，当形成鳍式场效晶体管(FinFET)装置时，多个鳍片是以相互平行的方式被形成在基材上。此些鳍片典型地是通过隔离区(例如：浅沟渠隔离(STI))的各自部分而彼此隔离。在由现有技术所形成的隔离区的某些部分中(例如：在相对较接近的二或多个鳍片之间的部分)，隔离区可被形成为高于隔离区的其他部分。因此，一或多个鳍片的每一者具有设置在其未彼此平整的相对侧上的部分隔离区。隔离区的此些未平整部分可在后续的制程步骤期间造成各种问题。例如：形成在鳍片上的栅极结构(此鳍片在其侧边上具有未平整的部分隔离区)可能会诱发漏电流(例如：从栅极结构至源极/漏极)。因此，用以形成FinFET装置的现有技术无法令人完全满意。
本揭露提供各种实施例，以形成具有彼此相互平行的多个鳍片的FinFET装置。在一些实施例中，将多个鳍片分开的隔离区可被形成为具有跨越不同部分(区)的一平整面(Level Surface)。通过形成具有跨越不同部分(例如相对较接近的两个鳍片间的部分，和具有在一个鳍片旁边的一侧的部分)的一平整面的隔离区，栅极结构的一底表面能落在此平整面上，其可大幅地限制住在现有技术中所观察到的漏电流。在形成隔离区的此种平整面时，一些鳍片的至少一各自部分(尖端部分)朝彼此弯曲。
图1是绘示根据各种实施例的例示鳍式场效晶体管(FinFET)装置100的透视图。FinFET装置100包含基材102和突出于基材102上方的鳍片104。多个隔离区106是形成在鳍片104的相对侧面上，而鳍片104突出于隔离区106的上方。栅极介电层108是沿着鳍片104的侧壁被设置，并位于鳍片104的顶表面上，而栅极110是位于栅极介电层108上。源极/漏极区112S和112D是在鳍片104中(或由鳍片104延伸出)，并位于栅极介电层108和栅极110的相对侧面上。图1是被提供为用以绘示后续附图中的一些剖面的参考。例如：剖面B-B沿着FinFET装置100的栅极110的纵轴延伸。剖面A-A是垂直于剖面B-B，并沿着鳍片104的纵轴延伸，且于例如源极/漏极区112S和112D间的电流的方向中。后续附图是参照这些参考剖面，以清楚绘示。
图2是绘示根据一些实施例的用以形成非平面晶体管的方法200的流程图。例如：方法200的一些操作可被用以形成FinFET装置(如FinFET装置100)、纳米片晶体管、纳米线晶体管、垂直式晶体管、或其类似物。值得注意的是，方法200只是一个例子，并无意图限制本揭露。据此，可理解的是，可在图2的方法200之前、期间和之后提供额外的操作，并且在此可能只概述一些其他操作。在一些实施例中，方法200的多个操作可分别与在各种制作阶段中的例示FinFET装置的剖面视图相关联，如图3、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9、图10、图11、图12A和图12B所示，其将于下方进一步仔细讨论。
简述之，方法200由提供一基材的操作202开始。方法200继续进行至形成多个鳍片的操作204。方法200继续进行至沉积隔离介电层的操作206。方法200继续进行至研磨隔离介电层的操作208。方法200继续进行至操作210，以形成具有平整面的隔离区，以至于一些鳍片朝彼此弯曲。方法200继续进行至形成虚设栅极结构的操作212。方法200继续进行至形成栅极间隙壁的操作214。方法200继续进行至成长源极/漏极结构的操作216。方法200继续进行至形成层间介电层(ILD)的操作218。方法200继续进行至以主动栅极结构来置换虚设栅极结构的操作220。
如上所述，图3至图12B其中每一者以一剖面视图来绘示在图2所示的方法200的各种制作阶段上的FinFET装置300。FinFET装置300是实质相似于图1所示的FinFET装置100。虽然图3至图12B绘示FinFET装置300，但可理解的是，FinFET装置300可包含如电感、保险丝、电容、线圈等，为清楚绘示的目的，其未被绘示于图3至图12B中。
对应至图2的操作202，图3是绘示在各种制作阶段的一者上包含有半导体基材302的FinFET装置300的剖面视图。图3的剖面视图是沿着FinFET装置300的主动/虚设栅极结构的纵向切割(如图1所指出的剖面B-B)。
基材302可为半导体基材，如块体半导体(Bulk Semiconductor)、绝缘层上半导体(SOI)基材或类似物，其可被例如p型或n型掺质掺杂或未掺杂。基材302可为晶圆，如硅晶圆。通常，SOI基材为绝缘层上形成一层半导体材料。此绝缘层可为例如埋入氧化(BOX)层、氧化硅层或类似物。绝缘层是被提供在基材上，典型地为硅或玻璃基材。亦可使用其他材料，例如多层或梯度(Gradient)基材。在一些实施例中，基材302的半导体材料可包含硅；锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的化合物半导体；包含SiGe、GaAsP、AlinAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的合金半导体；或前述的组合。
对应至图2的操作204，图4A是绘示在各种制作阶段的一者上包含有多个(半导体)鳍片402A和402B的FinFET装置300的剖面视图，图4B是绘示在各种制作阶段的一者上包含有多个(半导体)鳍片402A、402B和402C的FinFET装置300的剖面视图。图4A和图4B的剖面视图是沿着FinFET装置300的主动/虚设栅极结构的纵向切割(如图1所指出的剖面B-B)。
虽然两个鳍片402A和402B和三个鳍片402A、402B和402C分别被绘示于图4A和图4B的实施例中，应领会到FinFET装置300可包含任何数目的鳍片，而仍在本揭露的范围中。在以下的讨论中，鳍片402A至402E有时可被称为鳍片402。在一些实施例中，使用例如光学微影和蚀刻技术来图案化基材302，而形成鳍片402。例如：形成罩幕层(如垫氧化层406)和位于其上的垫氮化层408在基材302上。垫氧化层406可为包含有氧化硅的薄膜，其是使用热氧化制程来形成。垫氧化层406可做为基材302和垫氮化层408间的粘着层。在一些实施例中，垫氮化层408是由氮化硅、氮氧化硅、碳氮化硅、类似物、或其组合所形成。例如：可使用低压化学气相沉积(LPCVD)或电浆加强化学气相沉积(PECVD)来形成垫氮化层408。
使用光学微影技术来图案化罩幕。通常，光学微影技术使用被沉积、照射(曝光)和显影的光阻材料(未绘示)来去除光阻材料的一部分。剩余的光阻材料保护在其下方的材料(如本例子中的罩幕层)免于被后续制程损坏(如蚀刻)。例如：光阻材料是被用以图案化垫氧化层406和垫氮化层408，而形成图案化的罩幕410，如图4A和图4B所示。
图案化的罩幕410后续被用以图案化基材302的暴露部分，而形成沟渠(或开口)411A、411B、411C、411D、411E、411F和411G，借以定义出如图4A和图4B所示的相邻的沟渠411间的鳍片402。当形成多个鳍片时，此种沟渠可被设置在任何的相邻鳍片间或一鳍片的旁边。例如：沟渠411B是设置在鳍片402A和402B之间；沟渠411C是设置在鳍片402的旁边。在以下的讨论中，沟渠411A至411G有时可被称为沟渠411。在一些实施例中，使用例如反应离子蚀刻(RIE)、中性粒子束蚀刻(NBE)、类似制程、或其组合来蚀刻沟渠于基材302中，而形成鳍片402。此蚀刻可为非等向性的。在一些实施例中，沟渠411可为多个长条(由上方观之)，此些长条是相互平行并彼此紧密相距。在一些实施例中，沟渠411可为连续且环绕鳍片402。
可通过任何合适的方法来图案化鳍片402。例如：可通过一或多种光学微影制程来图案化鳍片402，其包含双重图案化或多重图案化制程。通常，双重图案化或多重图案化制程结合光学微影制程和自对准制程，而让图案被制成具有例如小于其他使用单一直接光学微影制程所可获得的间距。例如：在一实施例中，形成牺牲层在基材上，并使用光学微影制程图案化此牺牲层。使用自对准制程形成间隙壁在被图案化的牺牲层旁边。然后，去除牺牲层，而其余的间隙壁或心轴(mandrel)可被用来图案化鳍片402。
在一些实施例中，当形成鳍片402A至402E时，在鳍片间的区域(例如分别对应至沟渠411B、411E和411F的区域)中的一或多个鳍片可能会比在外鳍片区域(例如分别对应至沟渠411A、411C、411D和411G的区域)中或旁边遭受到更多的蚀刻。以下，沟渠411B、411E和411F有时可被分别称为鳍片间的区域411B、411E和411F；沟渠411A、411C、411D和411G有时可被分别称为外鳍片区域411A、411C、411D和411G。此可能是因为在形成鳍片时，鳍片间的区域具有较少量的硅。因此，在此种鳍片间的区域中的鳍片可被修剪成具有较窄的宽度。例如在图4B中，在外鳍片区域411D和411G旁边的鳍片402C和402E可具有一宽度W1，而在鳍片间的区域411E至411F的鳍片402D可具有一宽度W2，其中W2小于W1。视鳍片间的区域411E至411F的宽度而定，W2具有对W1的某比例。
对应至图2的操作206，图5A是绘示在各种制作阶段的一者上包含有覆盖鳍片402A至402B的隔离介电层500的FinFET装置300的剖面视图。亦对应至操作206，图5B是绘示在各种制作阶段的一者上包含有覆盖鳍片402C至402E的隔离介电层510的FinFET装置300的剖面视图。图5A至图5B的每一者是沿着FinFET装置300的主动/虚设栅极结构的纵向切割(如图1所指出的剖面B-B)。
隔离介电层500和510可为氧化层(如氧化硅层)、氮化层、类似物、或其组合，并可通过高密度电浆化学气相沉积(HDP-CVD)、流动性化学气相沉积(FCVD)、类似方法、或其组合，FCVD为例如在远端电浆系统中的基于CVD的材料沉积和后固化，以将此材料转化成其他材料，例如氧化物。亦可使用其他隔离介电材料和/或其他形成方法。在一例子中，隔离介电层500和510的每一者为由FCVD制程所形成的氧化硅层。一旦形成隔离介电层500和510，可进行一退火制程。
在一些实施例中，隔离介电层500和510的每一者可包含一衬垫层，例如衬垫氧化层(未绘示)，在隔离介电层500/510和基材302(鳍片402)间的界面上。在一些实施例中，衬垫氧化层是形成以减少在隔离介电层500/510和基材302间的界面上的晶体缺陷。类似地，衬垫氧化层亦可用以减少在隔离介电层500/510和鳍片402间的界面上的晶体缺陷。虽然其他的合适方法亦可被用以形成衬垫层，衬垫层(例如衬垫氧化层)可通过基材302的表面层的热氧化而被热氧化形成。
对应至图2的操作208，图6A是绘示在各种制作阶段的一者上的FinFET装置300的剖面视图，其中覆盖鳍片402A至402B的隔离介电层500被研磨。亦对应至操作208，图6B是绘示在各种制作阶段的一者上的FinFET装置300的剖面视图，其中覆盖鳍片402C至402E的隔离介电层510被研磨。图6A至图6B的每一者是沿着FinFET装置300的主动/虚设栅极结构的纵向切割(如图1所指出的剖面B-B)。
可进行化学机械平坦化(CMP)制程来研磨(去除)任何多余的隔离介电层，并形成共平面的隔离介电层500的顶表面与鳍片402A至402E的顶表面，如图6A至图6B所示。在一些实施例中，可使用平坦化制程来去除图案化的罩幕410。在一些实施例中，在平坦化制程后，可保留图案化的罩幕410。为绘示清楚，图案化的罩幕410并未被绘示于图6A或图6B中。
对应至图2的操作210，图7A是绘示在各种制作阶段的一者上包含有隔离区700的FinFET装置300的剖面视图，其中隔离区700具有跨越鳍片间的区域和外鳍片区411A至411C的平整面。亦对应至操作210，图7B是绘示在各种制作阶段的一者上包含有隔离区710的FinFET装置300的剖面视图，其中隔离区710具有跨越鳍片间的区域和外鳍片区411D至411G的平整面。图7A至图7B的每一者是沿着FinFET装置300的主动/虚设栅极结构的纵向切割(如图1所指出的剖面B-B)。
通过凹陷隔离介电层500(图6A)来形成隔离区700，并通过凹陷隔离介电层510(图6B)来形成隔离区710。隔离区700和710有时被称为浅沟渠隔离(STI)区。隔离介电层500和510被凹陷，以致于鳍片402A至402E的上部分自相邻的隔离区700/710间突出。换言之，鳍片402A至402E的下部分被隔离区700和710所埋住或覆盖。隔离区700的顶表面700’和隔离区710的顶表面710’可具有平整面(如图7A和图7B所示)、凸面、凹面(如碟状)、或其组合。可通过适当的蚀刻制程将隔离区700和710的顶表面700’和710’形成为平的、凸的和/或凹的。可使用可接受的方法来凹陷隔离区700和710，例如对隔离介电层500/510具选择性的蚀刻制程。例如进行使用蚀刻剂气体的干式蚀刻或使用稀释氢氟酸(DHF)的湿式蚀刻来凹陷隔离区700和710，此蚀刻剂气体是基于气体源，如氯、溴化氢(HBr)、四氟甲烷(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、一氟甲烷(CH3F)、六氟丁二烯(C4F6)、三氯化硼(BCl3)、六氟化硫(SF6)、氢、三氟化氮(NF3)。
根据各种实施例，通过控制蚀刻制程，可将隔离区700和710的顶表面700’和710’形成为跨越一或多个鳍片间的区域和外鳍片区平整或共平面的。如图7A所示，隔离区700的顶表面700’是实质平的跨越鳍片间的区域和外鳍片区411A至411C；隔离区710的顶表面710’是实质平的跨越鳍片间的区域和外鳍片区411D至411G。例如：深度701A是由基材302的顶表面302’垂直地测量至外鳍片区411A中的顶表面700’，深度701B是由顶表面302’垂直地测量至鳍片间的区域411B中的顶表面700’，深度701C是由顶表面302’垂直地测量至外鳍片区411C中的顶表面700’，其中深度701A、深度701B和深度701C是几乎彼此相等，或彼此相差小于5％。在又一例子中，深度701D是由顶表面302’垂直地测量至外鳍片区411D中的顶表面710’，深度701E是由顶表面302’垂直地测量至鳍片间的区域411E中的顶表面710’，深度701F是由顶表面302’垂直地测量至鳍片间的区域411F中的顶表面710’，深度701G是由顶表面302’垂直地测量至外鳍片区411G中的顶表面710’，其中深度701D、深度701E、深度701F和深度701G是几乎彼此相等，或彼此相差小于5％。
为形成隔离区的平整的顶表面，在鳍片间的区域中的隔离区四周所诱发的应力可能会导致在鳍片间的区域旁边的鳍片弯曲。例如：在其侧面遭受到此应力的鳍片可能会弯曲(或倾斜)。鳍片的至少一个尖端部分会朝应力被诱发的的侧面弯曲。如图7A所示的例子，应力会在鳍片间的区域411B中的隔离区700被诱发，其能导致鳍片402A的至少一个尖端部分402AT和鳍片402B的至少一个尖端部分402BT分别以非零的横向偏离距离“a”和“b”朝鳍片间的区域411B弯曲。因此，弯曲的尖端部分402AT和402BT(例如具有约45-65nm)能彼此相指，弯曲的尖端部分402AT和402BT构成约10％-30％的鳍片402A和402B的垂直高度。在一个非用以限制的例子中，距离“a”和“b”的每一者可大于0nm并小于10nm。在一些实施例中，每一个鳍片402A和402B的其余部分可不被弯曲，例如：仍保持垂直至基材的顶表面302’，或较少弯曲，例如：具有较小的非零横向偏离距离或稍微倾斜。
因此，尖端部分402AT和402BT间的间距(沿着剖面)小于鳍片402A和402B的各自的其余部分间的间距(沿着剖面)。另一种校准平整的顶表面700’的方式是依赖由尖端部分的顶表面测量至每一个鳍片间的区域和外鳍片区域中的平整的顶表面700’。例如：在外鳍片区域411A中，由尖端部分的顶表面的横向投影测量至顶表面700’的高度703A，由尖端部分的顶表面的横向投影测量至顶表面700’的高度703B，和由尖端部分的顶表面的横向投影测量至顶表面700’的高度703C是几乎彼此相等，或彼此相差小于5％。
如图7B所示的又一例子，应力会在鳍片间的区域411E至411F中的隔离区710被诱发，其能导致鳍片402C的至少一个尖端部分402CT和鳍片402E的至少一个尖端部分402ET分别以非零的横向偏离距离“c”和“d”朝鳍片间的区域411E和411F弯曲。因此，弯曲的尖端部分402CT和402ET(例如具有约45-65nm)能彼此相指(或指向鳍片402C和402E间的鳍片402D)，弯曲的尖端部分402CT和402ET构成约10％-30％的鳍片402A和402B的垂直高度。在一个非用以限制的例子中，距离“c”和“d”的每一者可大于0nm并小于10nm。在一些实施例中，每一个鳍片402C和402E的其余部分可不被弯曲，例如：仍保持垂直至基材的顶表面302’，或较少弯曲，例如：具有较小的非零横向偏离距离。因此，尖端部分402CT和402ET间的间距(沿着剖面)小于鳍片402C和402E的各自的其余部分间的间距(沿着剖面)。
类似于校准平整的顶表面700’，可基于由尖端部分的顶表面测量至每一个鳍片间的区域和外鳍片区域中的平整的顶表面710’来校准顶表面710’是否为平整的。例如：在外鳍片区域411D中，由尖端部分的顶表面的横向投影测量至顶表面710’的高度703D，由尖端部分的顶表面的横向投影测量至顶表面710’的高度703E，由尖端部分的顶表面的横向投影测量至顶表面710’的高度703F，和由尖端部分的顶表面的横向投影测量至顶表面710’的高度703G是几乎彼此相等，或彼此相差小于5％。夹在诱发应力的(例如在鳍片间的区域中)隔离区间一或多个鳍片可被拉低至具有较短的高度。例如：在图7B中，被夹在鳍片间的区域411E和411F中的隔离区710间的鳍片402D可变成比鳍片402C和402E短一垂直距离“e”。
对应至图2的操作212，图8A是绘示在各种制作阶段的一者上包含有虚设栅极结构800的FinFET装置300的剖面视图。亦对应至图2的操作212，图8B是绘示在各种制作阶段的一者上包含有虚设栅极结构810的FinFET装置300的剖面视图。图8A至图8B的每一者是沿着FinFET装置300的主动/虚设栅极结构的纵向切割(如图1所指出的剖面B-B)。
虚设栅极结构800包含虚设栅极介电层802和虚设栅极804，而虚设栅极结构810包含虚设栅极介电层812和虚设栅极814。可形成罩幕806于虚设栅极结构800上；可形成罩幕816于虚设栅极结构810上。为形成虚设栅极结构800/810，介电层是形成在鳍片402A/402B和/或鳍片402C/402E上。此介电层可为例如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、碳氧化硅、其多层、或类似物，并可被沉积或热成长。
形成栅极层在介电层上，并形成罩幕层在栅极层上。栅极层可被沉积在介电层上，再被例如CMP平坦化。罩幕层可被沉积在栅极层上。栅极层可由例如多晶硅所形成，虽然其他材料亦可被使用。罩幕层可由例如氮化硅或类似物所形成。
在形成这些材料层(例如介电层、栅极层和罩幕层)后，可使用合适的微影和蚀刻技术来图案化罩幕层，以形成罩幕806/816。然后，可使用合适的蚀刻方法将罩幕806/816的图案转移至栅极层和介电层，以分别形成虚设栅极804/814和在其下方的虚设栅极介电层802/812。虚设栅极804/814和虚设栅极介电层802/812跨越或覆盖每一个鳍片402A至402E的各自部分(例如通道区)。例如：当形成一个虚设栅极结构时，虚设栅极结构的虚设栅极和虚设栅极介电层可跨越鳍片各自的中间部分。虚设栅极804/814亦可具有长度方向(如图1所指出的剖面B-B)，其垂直于鳍片的长度方向(如图1所指出的剖面A-A)。
图9至图11为绘示沿着鳍片402A至402E其中一者的长度方向(如图1所指出的剖面A-A)进一步处理(制造)FinFET装置300的剖面视图。做为一个代表性的例子，在图9至图11中，绘示一个虚设栅极结构(例如800)于鳍片402A上。应领会到可形成多于或少于一个虚设栅极结构于鳍片402A(和每一个其他鳍片)上，而仍在本揭露的范围中。
对应至图2的操作214，图9是绘示包含有栅极间隙壁902的FinFET装置300的剖面视图，栅极间隙壁902是被形成环绕虚设栅极结构800(沿着并接触虚设栅极结构800的侧壁)。图9的剖面视图是沿着鳍片402A的长度方向(如图1所指出的剖面A-A)切割。
例如：可形成栅极间隙壁902在虚设栅极结构800的相对侧壁上。虽然在图9(和后续附图)的例子中栅极间隙壁902是被绘示为单一材料层，应理解到栅极间隙壁可被形成为具有任何数目的材料层，而仍在本揭露的范围中。栅极间隙壁902可为低介电常数间隙壁，并由合适的介电材料所形成，如氧化硅、碳氮氧化硅、或类似物所形成。可使用任何合适的沉积方法来形成栅极间隙壁902，如热氧化、CVD、或类似方法。如图9所绘示的栅极间隙壁902的形状与形成方法仅是非限制性的例子，而其他形状与形成方法是可能的。这些和其他变异是完全意图被包含在本揭露的范围中。
对应至图2的操作216，图10是绘示在各种制作阶段的一者上包含有多个(例如：2个)源极/漏极结构1000的FinFET装置300的剖面视图。图10的剖面视图是沿着鳍片402A的长度方向(如图1所指出的剖面A-A)切割。
源极/漏极结构1000是被形成在与虚设栅极结构800相邻的鳍片402A的多个凹陷中，例如：在相邻的虚设栅极结构间和/或虚设栅极结构的旁边。此些凹陷是被例如使用虚设栅极结构800为蚀刻罩幕的非等向性蚀刻制程所形成，虽然亦可使用其他合适的蚀刻制程。
通过使用合适方法磊晶成长半导体材料于凹陷中来形成源极/漏极结构1000，如有机金属化学气相沉积(MOCVD)、分子束磊晶(MBE)、液相磊晶(LPE)、气相磊晶(VPE)、选择性磊晶成长(SEG)、类似物、或其组合。
如图10所示，源极/漏极结构1000可具有由鳍片402A的顶表面凸起的表面(凸起至高于鳍片402A的非凹陷部分)，并可具有多个刻面。在一些实施例中，相邻的鳍片的源极/漏极结构可被合并，以形成连续的源极/漏极区(未绘示)。在一些实施例中，相邻的鳍片的源极/漏极结构可不合并在一起，而保留分开的源极/漏极区(未绘示)。在一些实施例中，当所造成的FinFET装置是n型FinFET时，源极/漏极结构1000可包含碳化硅(SiC)、磷化硅(SiP)、掺杂磷的碳化硅(SiCP)、或类似物。在一些实施例中，当所造成的FinFET装置是p型FinFET时，源极/漏极结构1000可包含硅锗(SiGe)和p型杂质，如硼或铟。
可将掺质植入至磊晶的源极/漏极结构1000中，以形成源极/漏极结构1000，接着进行退火制程。此植入制程可包含形成并图案化如光组的罩幕，以覆盖将被保护免于受到植入制程损坏的FinFET装置300的区域。源极/漏极结构1000可具有在约1019原子数/立方厘米至约1021原子数/立方厘米的范围中的杂质(例如掺质)浓度。p型杂质(如硼或铟)可被植入至p型晶体管的源极/漏极结构1000中。n型杂质(如磷或砷)可被植入至n型晶体管的源极/漏极结构1000中。在一些实施例中，磊晶的源极/漏极结构1000可在其成长期间被原位(in situ)掺杂。
对应至图2的操作218，图11是绘示在各种制作阶段的一者上包含有层间介电层(ILD)1100的FinFET装置300的剖面视图。图11的剖面视图是沿着鳍片402A的长度方向(如图1所指出的剖面A-A)切割。
在一些实施例中，在形成层间介电层1100之前，形成接触蚀刻终止层(CESL)1102在结构上，如图11所示。接触蚀刻终止层1102可在后续制程中做为蚀刻终止层，并可包含如氧化硅、氮化硅、氮氧化硅、其组合、或类似物的合适的材料，且可被如CVD、物理气项沉积(PVD)、其组合、或类似方法的合适形成方法所形成。
然后，形成层间介电层1100在接触蚀刻终止层1102和虚设栅极结构800上。在一些实施例中，层间介电层1100是犹如掺杂磷的硅玻璃(PSG)、掺杂硼的硅玻璃(BSG)、掺杂硼磷的硅玻璃(BPSG)、未掺杂的硅玻璃(USG)或类似物所形成，并可被如CVD、PECVD或FCVD的合适方法所沉积。在形成层间介电层1100之后，形成可选择的介电层1104于层间介电层1100上。介电层1104可做为保护层以在后续的制程中避免或减少层间介电层1100的损失。介电层1104可由合适的材料所形成(如氮化硅、碳氮化硅、或类似物)所形成，并被使用如CVD、PECVD或FCVD的合适方法所形成。在形成介电层1104之后，可进行平坦化制程(如CMP制程)，以达成介电层1104的一平整的上表面。此CMP制程亦可去除罩幕806(图10)和设置在虚设栅极804上的部分接触蚀刻终止层1102。在平坦化制程之后，在一些实施例中，介电层1104的上表面是与虚设栅极804的上表面齐平。
对应至图2的操作220，图12A是绘示在各种制作阶段的一者上包含有主动栅极结构1200的FinFET装置300的剖面视图。亦对应至操作220，图12B是绘示在各种制作阶段的一者上包含有主动栅极结构1210的FinFET装置300的剖面视图。图12A至图12B的每一者是沿着FinFET装置300的主动栅极结构1200/1210的纵向切割(如图1所指出的剖面B-B)。
可通过置换虚设栅极结构800(图8A)来形成主动栅极结构1200；可通过置换虚设栅极结构810(图8B)来形成主动栅极结构1210。主动栅极结构1200可包含栅极介电层1202、金属栅极层1204、和一或多个其他材料层(例如覆盖层、粘着层)，为清楚起见，此些其他材料层并未被绘示。主动栅极结构1210可包含栅极介电层1212、金属栅极层1214、和一或多个其他材料层(例如覆盖层、粘着层)，为清楚起见，此些其他材料层并未被绘示。
栅极介电层1202/1212是(例如共形地)沉积在对应的栅极沟渠中，以环绕(例如跨越)一或多个鳍片。例如：沉积栅极介电层1202在通过去除虚设栅极结构800所形成的栅极沟渠中；沉积栅极介电层1212在通过去除虚设栅极结构810所形成的栅极沟渠中。栅极介电层1202能覆盖鳍片402A至402B的各自的顶表面和侧壁；栅极介电层1212能覆盖鳍片402C至402E的各自的顶表面和侧壁。
栅极介电层1202/1212包含氧化硅、氮化硅、或其多层。在例示实施例中，栅极介电层1202/1212包含高介电常数材料，而在这些实施例中，栅极介电层1202/1212可具有大于约7.0的介电常数，并可包含金属氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐、或其组合。栅极介电层1202/1212的形成方法包含分子束沉积(MBD)、原子层沉积(ALD)、PECVD和类似方法。栅极介电层1202/1212的厚度可介于例如约8埃至约20埃之间。
金属栅极层1204/1214是分别形成在栅极介电层1202/1212上。在一些实施例中，金属栅极层1204/1214可为P型功函数层、N型功函数层、其多层、或其组合。据此，金属栅极层1204/1214有时被称为功函数层。例如：属栅极层1204/1214可为N型功函数层。在此的讨论中，功函数层亦可被称为功函数金属。可被包含在P型装置的栅极结构中的例示P型功函数金属包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、M0Si2、TaSi2、NiSi2、WN、其他合适的P型功函数材料、或其组合。可被包含在N型装置的栅极结构中的例示N型功函数金属包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的N型功函数材料、或其组合。
功函数值是与功函数层的材料组成相关联，因此功函数层的材料是被选择来调整其功函数值，以在将形成的装置中达成一标的门槛电压Vt。可通过CVD、PVD、ALD、和/或其他合适制程来沉积功函数层。P型功函数层的厚度可介于例如约8埃至约15埃之间，而N型功函数层的厚度可介于例如约15埃至约30埃之间。
在本揭露的一态样中，揭露一种半导体装置。此半导体装置包含第一半导体鳍片，其是形成在基材上并沿着第一横轴延伸。此半导体装置包含第二半导体鳍片，其亦是形成在基材上并沿着第一横轴延伸。第一半导体鳍片的至少一个尖端部分和第二半导体鳍片的至少一个尖端部分沿着第二横轴朝彼此弯曲，第二横轴是垂直于第一横轴。在一些实施例中，此半导体装置还包含隔离区，其是设置在该基材上并覆盖该第一半导体鳍片的一下部分和该第二半导体鳍片的一下部分。在一些实施例中，第一半导体鳍片的尖端部分和第二半导体鳍片的尖端部分沿着第二横轴分开一第一间距，该第一半导体鳍片的一其余部分和该第二半导体鳍片的一其余部分沿着该第二横轴分开一第二间距，该第一间距小于该第二间距。在一些实施例中，隔离区包含第一区、第二区和第三区，第一区是位于第一半导体鳍片与第二半导体鳍片之间，第二区是位于第一半导体鳍片的与第一区相反的一侧，第三区是位于第二半导体鳍片的与第一区相反的一侧。在一些实施例中，第一区、第二区和第三区的各顶表面是彼此平整。在一些实施例中，由第一半导体鳍片的尖端部分或第二半导体鳍片的尖端部分至第一区中的隔离区的顶表面所测量的第一高度、由第一半导体鳍片的尖端部分至第二区中的隔离区的顶表面所测量的第二高度、与由第二半导体鳍片的尖端部分至第三区中的隔离区的顶表面所测量的第三高度是彼此实质相似。在一些实施例中，第一半导体鳍片的尖端部分自第一垂直轴横向偏离第一非零距离，第一半导体鳍片沿着第一垂直轴自基材突出；第二半导体鳍片的尖端部分自第二垂直轴横向偏离第二非零距离，第二半导体鳍片沿着第二垂直轴自基材突出。在一些实施例中，此半导体装置还包含金属栅极结构，金属栅极结构跨越第一半导体鳍片和第二半导体鳍片的各自部分，并沿着第二横轴延伸。在一些实施例中，此半导体装置还包含第三半导体鳍片，第三半导体鳍片亦被形成在基材上并沿着第一横轴延伸，其中第三半导体鳍片是设置于第一半导体鳍片和第二半导体鳍片之间。在一些实施例中，第一半导体鳍片具有第一高度，第二半导体鳍片具有第二高度，第三半导体鳍片具有第三高度，第三高度小于第一高度和第二高度其中任一者。
在本揭露的又一态样中，揭露一种半导体装置。此半导体装置包含第一半导体鳍片，其是形成在基材上并沿着第一横轴延伸。此半导体装置包含第二半导体鳍片，其亦是形成在基材上并沿着第一横轴延伸。此半导体装置包含第三半导体鳍片，其亦是形成在基材上并沿着第一横轴延伸。第三半导体鳍片是设置于第一半导体鳍片和第二半导体鳍片之间。此半导体装置包含隔离区，其是设置在基材上并覆盖第一半导体鳍片的下部分、第二半导体鳍片的下部分和第三半导体鳍片的一下部分。第一半导体鳍片的至少一个尖端部分是朝第三半导体鳍片倾斜，第二半导体鳍片的至少一个尖端部分是朝第三半导体鳍片倾斜。在一些实施例中，第一半导体鳍片具有沿着垂直于第一横轴的第二横轴测量并与隔离区的顶表面对齐的第一宽度，第二半导体鳍片具有沿着第二横轴测量并与隔离区的顶表面对齐的第二宽度，第三半导体鳍片具有沿着第二横轴测量并与隔离区的顶表面对齐的第三宽度，第三宽度小于第一宽度和第二宽度其中任一者。在一些实施例中，第一半导体鳍片具有第一高度，第二半导体鳍片具有第二高度，第三半导体鳍片具有第三高度，第三高度小于第一高度和第二高度其中任一者。在一些实施例中，第一高度是实质等于第二高度。在一些实施例中，隔离区包含第一区、第二区、第三区和第四区，第一区是位于第一半导体鳍片与第三半导体鳍片之间，第二区是位于第二半导体鳍片与该第三半导体鳍片之间，该第三区是位于该第一半导体鳍片的与该第一区相反的一侧，该第四区是位于该第二半导体鳍片的与该第二区相反的一侧。在一些实施例中，第一区、第二区、第三区和第四区的各顶表面是彼此平整。在一些实施例中，此半导体装置还包含金属栅极结构，金属栅极结构跨越第一半导体鳍片、第二半导体鳍片和第三半导体鳍片的各自部分，并沿着第二横轴延伸。
在本揭露的又一态样中，揭露一种半导体装置。此半导体装置包含多个半导体鳍片，其是形成在基材上。此些半导体鳍片是彼此平行，以致于多个沟渠其中每一者被设置在此些半导体鳍片中的相邻者之间或此些半导体鳍片的一者的旁边。此半导体装置包含隔离区。此隔离区包含多个区。每一个区是设置在此些沟渠的一各自者上。此些半导体鳍片的第一者和第二者包含朝彼此弯曲的至少一个各自的尖端部分。在一些实施例中，此些区的各顶表面是彼此平整。在一些实施例中，此些半导体鳍片的第三者是设置在此些半导体鳍片的第一者与第二者之间，此些半导体鳍片的第一者具有第一高度，此些半导体鳍片的第二者具有第二高度，此些半导体鳍片的第三者具有第三高度，第三高度小于第一高度和第二高度其中任一者。
上述摘要许多实施例的特征，因此本领域具有通常知识者可更了解本揭露的态样。本领域具有通常知识者应理解利用本揭露为基础可以设计或修饰其他制程和结构以实现和所述实施例相同的目的及/或达成相同优势。本领域具有通常知识者也应了解与此同等的架构并没有偏离本揭露的精神和范围，且可以在不偏离本揭露的精神和范围下做出各种变化、交换和取代。

Claims (10)

1.一种半导体装置，其特征在于，该半导体装置包含：
一第一半导体鳍片，形成在一基材上并沿着一第一横轴延伸；以及
一第二半导体鳍片，亦形成在该基材上并沿着该第一横轴延伸；
其中该第一半导体鳍片的至少一尖端部分和该第二半导体鳍片的至少一尖端部分沿着一第二横轴朝彼此弯曲，该第二横轴是垂直于该第一横轴。
2.根据权利要求1所述的半导体装置，其特征在于，该半导体装置还包含：
一隔离区，设置在该基材上并覆盖该第一半导体鳍片的一下部分和该第二半导体鳍片的一下部分，其中该第一半导体鳍片的该尖端部分和该第二半导体鳍片的该尖端部分沿着该第二横轴分开一第一间距，该第一半导体鳍片的一其余部分和该第二半导体鳍片的一其余部分沿着该第二横轴分开一第二间距，该第一间距小于该第二间距。
3.根据权利要求2所述的半导体装置，其特征在于，该隔离区包含一第一区、一第二区和一第三区，该第一区是位于该第一半导体鳍片与该第二半导体鳍片之间，该第二区是位于该第一半导体鳍片的与该第一区相反的一侧，该第三区是位于该第二半导体鳍片的与该第一区相反的一侧，其中该第一区、该第二区和该第三区的各顶表面是彼此平整。
4.根据权利要求3所述的半导体装置，其特征在于，由该第一半导体鳍片的该尖端部分或该第二半导体鳍片的该尖端部分至该第一区中的该隔离区的一顶表面所测量的一第一高度、由该第一半导体鳍片的该尖端部分至该第二区中的该隔离区的一顶表面所测量的一第二高度、与由该第二半导体鳍片的该尖端部分至该第三区中的该隔离区的一顶表面所测量的一第三高度是彼此相似。
5.根据权利要求1所述的半导体装置，其特征在于，该第一半导体鳍片的该尖端部分自一第一垂直轴横向偏离一第一非零距离，该第一半导体鳍片沿着该第一垂直轴自该基材突出；该第二半导体鳍片的该尖端部分自一第二垂直轴横向偏离一第二非零距离，该第二半导体鳍片沿着该第二垂直轴自该基材突出。
6.根据权利要求1所述的半导体装置，其特征在于，该半导体装置还包含一第三半导体鳍片，该第三半导体鳍片亦被形成在该基材上并沿着该第一横轴延伸，其中该第三半导体鳍片是设置于该第一半导体鳍片和该第二半导体鳍片之间，该第一半导体鳍片具有一第一高度，该第二半导体鳍片具有一第二高度，该第三半导体鳍片具有一第三高度，该第三高度小于该第一高度和该第二高度其中任一者。
7.一种半导体装置，其特征在于，该半导体装置包含：
一第一半导体鳍片，形成在一基材上并沿着一第一横轴延伸；
一第二半导体鳍片，亦形成在该基材上并沿着该第一横轴延伸；
一第三半导体鳍片，亦形成在该基材上并沿着该第一横轴延伸，其中该第三半导体鳍片是设置于该第一半导体鳍片和该第二半导体鳍片之间；以及
一隔离区，设置在该基材上并覆盖该第一半导体鳍片的一下部分、该第二半导体鳍片的一下部分和该第三半导体鳍片的一下部分，
其中该第一半导体鳍片的至少一尖端部分是朝该第三半导体鳍片倾斜，该第二半导体鳍片的至少一尖端部分是朝该第三半导体鳍片倾斜。
8.根据权利要求7所述的半导体装置，其特征在于，该第一半导体鳍片具有沿着垂直于该第一横轴的一第二横轴测量并与该隔离区的一顶表面对齐的一第一宽度，该第二半导体鳍片具有沿着该第二横轴测量并与该隔离区的该顶表面对齐的一第二宽度，该第三半导体鳍片具有沿着该第二横轴测量并与该隔离区的该顶表面对齐的一第三宽度，该第三宽度小于该第一宽度和该第二宽度其中任一者。
9.根据权利要求7所述的半导体装置，其特征在于，该隔离区包含一第一区、一第二区、一第三区和一第四区，该第一区是位于该第一半导体鳍片与该第三半导体鳍片之间，该第二区是位于该第二半导体鳍片与该第三半导体鳍片之间，该第三区是位于该第一半导体鳍片的与该第一区相反的一侧，该第四区是位于该第二半导体鳍片的与该第二区相反的一侧，该第一区、该第二区、该第三区和该第四区的各顶表面是彼此平整。
10.一种半导体装置，其特征在于，该半导体装置包含：
多个半导体鳍片，形成在一基材上，其中所述多个半导体鳍片彼此平行，以致于多个沟渠其中每一者被设置在所述多个半导体鳍片中的相邻者之间或所述多个半导体鳍片的一者的旁边；以及
一隔离区，包含多个区，其中每一所述区是设置在所述多个沟渠的一各自者上，所述多个区的各顶表面是彼此平整，
其中所述多个半导体鳍片的一第一者和一第二者包含朝彼此弯曲的至少一各自的尖端部分，所述多个半导体鳍片的一第三者是设置在所述多个半导体鳍片的该第一者与该第二者之间，所述多个半导体鳍片的该第一者具有一第一高度，所述多个半导体鳍片的该第二者具有一第二高度，所述多个半导体鳍片的该第三者具有一第三高度，该第三高度小于该第一高度和该第二高度其中任一者。
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