CN104217948A - 半导体制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000000034 method Methods 0.000 claims abstract description 63
- 238000005530 etching Methods 0.000 claims abstract description 18
- 230000004888 barrier function Effects 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 5
- 238000000407 epitaxy Methods 0.000 claims description 3
- 238000011109 contamination Methods 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000007547 defect Effects 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 25
- 239000000463 material Substances 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 230000033228 biological regulation Effects 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- 229910000765 intermetallic Inorganic materials 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005293 physical law Methods 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
本发明提供了一种FinFET制造方法，在去除假栅极层和假栅极绝缘层之后，在外延腔中，采用HCl或H2预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择性刻蚀，避免了现有工艺中的缺陷，在保护沟道区域、栅极侧墙以及ILD层的同时，能够精确控制选择性刻蚀的量，有利于在沟道区域形成高迁移率薄膜和进行不同沟道长度和阈值电压器件的集成；同时，减少了晶片转移次数，避免了晶片沾污。
Description
技术领域
本发明涉及半导体器件制造方法领域，特别地，涉及一种FinFET沟道选择腐蚀工艺的半导体制造方法。
背景技术
近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如100nm以内，甚至45nm以内，传统场效应晶体管(FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使其等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应对现实的需求，其中，FinFET就是一种很具等比例缩小潜力的新结构器件。
FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点，FinFET成为深亚微米集成电路领域很具发展前景的器件。顾名思义，FinFET包括一个垂直于体硅的衬底的Fin，Fin被称为鳍片或鳍状半导体柱，不同的FinFET被STI结构分割开来。不同于常规的平面FET，FinFET的沟道区位于Fin之内。栅极绝缘层和栅极在侧面和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两个侧面上的栅极；同时，通过控制Fin的厚度，使得FinFET具有极佳的特性：更好的短沟道效应抑制能力，更好的亚阈值斜率，较低的关态电流，消除了浮体效应，更低的工作电压，等等。
现有的FinFET结构及其制造方法通常包括：在体硅衬底或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的Fin和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离(STI)；在Fin顶部以及侧壁沉积通常为氧化硅的假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆栈，其中第二方向优选地垂直于第一方向；在假栅极堆栈的沿第一方向两侧形成栅极侧墙；刻蚀栅极侧墙的沿第一方向两侧的Fin形成源漏沟槽，并在源漏沟槽中外延形成源漏区；沉积层间介质层(ILD)；去除假栅极堆栈，在ILD中形成栅极沟槽；在栅极沟槽中沉积高k栅极绝缘层以及金属、金属合金或金属氮化物的栅极导电层(HKMG)。
其中，在去除假栅极堆栈之后和形成HKMG之前，需要对晶体管沟道所在的鳍片进行选择性刻蚀，以便于进行高迁移率沟道集成或者进行具有不同沟道长度、不同阈值电压的器件的集成(可以参考附图5和附图8)。然而，在现有的FinFET工艺中，腐蚀工艺难以获得期望的选择比，并可能对沟道区域、侧墙以及ILD造成损伤，另外，由于工艺限制，晶片在不同机台间传送也会造成晶片表面沾污，这会对后续工艺和整个FinFET的结构带来了不良的影响。
因此，需要提供一种新的FinFET制造方法，改善现有的鳍片选择性腐蚀所存在的问题，以获得更好的工艺可控性和器件良率。
发明内容
针对现有技术中鳍片选择性刻蚀难以控制的缺陷，本发明采用在外延腔中利用HCl或H2预烘焙(pre-bake)工艺对晶体管沟道所在的鳍片进行选择性刻蚀，使得选择性刻蚀具有良好的可控性，并且减少了晶片沾污的可能性。
根据本发明的一个方面，本发明提供一种半导体器件制造方法，用于制造FinFET器件，包括如下步骤：
提供衬底，在所述衬底上形成鳍片；
形成假栅极绝缘层和假栅极层；
形成栅极侧墙；
定义源漏区域的图案，刻蚀形成源漏区域凹槽；
在外延腔中，通过外延工艺在所述源漏区域凹槽中形成源漏区域；
去除所述假栅极层和所述假栅极绝缘层；
在外延腔中，采用预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择性刻蚀；
形成高K栅极绝缘层和金属栅极。
在本发明的方法中，所述预烘焙工艺采用HCl或H2对所述鳍片中的FinFET沟道区域进行选择性刻蚀；所述预烘焙工艺的温度为100～1000℃，时间为1s～10min，气体流量为1～1000sccm。
在本发明的方法中，采用预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择性刻蚀之后，在FinFET沟道区域沉积高迁移率半导体薄膜。
在本发明的方法中，所述选择性刻蚀包括对所述鳍片的顶面和侧面的刻蚀。
在本发明的方法中，所述选择性刻蚀仅包括对所述鳍片的顶面的刻蚀；通过对所述鳍片的顶面的刻蚀，获得期望的沟道长度。
在本发明的方法中，在外延腔中去除所述假栅极层和所述假栅极绝缘层。
本发明的优点在于：在去除假栅极层和假栅极绝缘层之后，在外延腔中，采用HCl或H2预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择性刻蚀，避免了现有工艺中的缺陷，在保护沟道区域、栅极侧墙以及ILD层的同时，能够精确控制选择性刻蚀的量，有利于在沟道区域形成高迁移率薄膜和进行不同沟道长度和阈值电压器件的集成；同时，减少了晶片转移次数，避免了晶片沾污。
附图说明
图1-8本发明的半导体器件制造方法流程及其结构示意图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
本发明提供一种半导体器件制造方法，在外延腔中利用HCl或H2预烘焙(pre-bake)工艺对晶体管沟道所在的鳍片进行选择性刻蚀，其制造流程参见附图1-8，其中包含了可选的实施方式。另外，每幅图中的(a)图为垂直于鳍片延伸方向的横截面图，(b)图为沿鳍片延伸方向的横截面图。
首先，参见附图1，提供衬底1，在衬底1上形成鳍片11。衬底1可以依器件用途需要而合理选择，包括但不限于体硅衬底，SOI衬底，锗衬底，锗硅(SiGe)衬底，化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)等。出于与传统CMOS工艺兼容的考虑，本实施例中的衬底1优选地采用了体硅衬底。
在衬底1上形成鳍片11的具体方式包括：光刻并刻蚀衬底1，在衬底1中形成多个沿第一方向延伸分布的鳍片11以及沟槽。在相邻的鳍片11之间的沟槽中，形成有隔离结构2，具体包括采用PECVD、HDP-CVD、RTO(快速热氧化)等工艺沉积绝缘介质材质，例如氧化硅、氮氧化硅等，从而构成了形成于各个鳍片11上的器件之间的电学隔离。值得注意的是，附图中衬底1与鳍片11之间的虚线表示同质的鳍片11与衬底1的分界，并不代表它们为不同材料。
接着，参见附图2，依次形成假栅极绝缘层和假栅极层，栅极侧墙，以及源漏区域。首先，形成假栅极绝缘层3。假栅极绝缘层3的材料通常为氧化硅，其形成工艺包括但并不限于LPCVD、PECVD等，其厚度为1-5nm，优选地在1-3nm。在附图2(a)中，假栅极绝缘层3包围了鳍片11所暴露的顶面和两个侧面，而被假栅极绝缘层3包围的鳍片11的部分对应了晶体管的沟道区域。接着，全面性形成假栅极层4，并进行平坦化，获得具有平坦表面的假栅极层4。假栅极层4的材料为多晶硅或非晶硅，优选地为P型多晶硅或非晶硅。假栅极层4的厚度并不做特殊限定，其需要依据鳍片11的尺度来设置，因为假栅极层4需要完全覆盖鳍片11。这样，假栅极层4和假栅极绝缘层3形成了假栅极堆栈。接下来，定义出栅极线条的图案，刻蚀出去多余的假栅极层4，然后，全面沉积栅极侧墙材料，其材料包括但不限于氧化硅，氮化硅等，并进行回刻蚀，从而形成栅极侧墙6。接着，形成源漏区域5具体包括：定义出源漏区域的图案，对鳍片11进行刻蚀，形成源漏区域凹槽；接着，在外延腔(未图示)中，通过外延工艺在源漏区域凹槽中形成源漏区域5。其中，源漏区域5的材料包括但是不限于Si，GeSi等。这样，就形成了如图2所示的器件结构。
接下来，参见附图3，去除假栅极层4和假栅极绝缘层3，形成栅极凹槽8。在进行该去除步骤之前，形成底层的层间介质层7，覆盖在源漏区域5之上，通常，层间介质层为低K材料或氧化硅。同时，优选地在外延腔中去除假栅极层4和假栅极绝缘层3，可以减少晶片转移次数，去除工艺可以选择干法刻蚀。
接着，参见附图4，在外延腔中，采用预烘焙工艺对鳍片11中的FinFET沟道区域进行选择性刻蚀。其中，预烘焙工艺采用HCl或H2对鳍片11进行刻蚀，预烘焙工艺的温度为100～1000℃，时间为1s～10min，气体流量为1～1000sccm。相对于传统的湿法腐蚀工艺，预烘焙工艺对器件结构的损伤更小，例如，避免了对栅极侧墙6、层间介质层7以及沟道区域表面的损伤，并且，由于在外延腔中进行此步骤工艺，减少了晶片转移次数，降低了晶片沾污的几率。
在一个实施例中，采用预烘焙工艺对鳍片11中的FinFET沟道区域进行选择性刻蚀之后，在FinFET沟道区域沉积高迁移率半导体薄膜9，如图5所示。高迁移率半导体指的是载流子迁移率大于常规体硅衬底的半导体材料，例如Ge、应变Si、SiGe、GaAs、InP、InSb等。高迁移率半导体薄膜9的厚度在1～20nm，优选地为1～5nm。由高迁移率半导体薄膜作为沟道材料的FinFET，具有更高的性能，例如饱和驱动电流增大。
在本发明一个实施例中，对鳍片11中的FinFET沟道区域进行的选择性刻蚀包括对鳍片11的顶面和侧面的刻蚀，参见附图4，此种选择性刻蚀，更加有利于制作高迁移率沟道材料器件，因为在此情况下高迁移率半导体薄膜得以包围住鳍片11。同时，通过对鳍片11顶面刻蚀深度的控制，能够获得期望的沟道长度。在另外的实施例中，选择性刻蚀仅包括对鳍片11的顶面的刻蚀，参见附图7，此种选择性刻蚀，更加有利于对器件的沟道长度和阈值电压进行调节和控制，便于不同参数的晶体管的集成。
接着，参见附图6和附图8，进行后栅工艺。其中，附图6表示了高迁移率器件的后栅工艺，附图8表示了未沉积高迁移率半导体薄膜的器件的后栅工艺，被应用于但并是被限制于沟道长度调节的实施例中。后栅工艺具体包括在栅极凹槽8中，先后形成高K栅极绝缘层13和金属栅极14。其中，高K栅极绝缘层13的材料选自以下材料之一或其组合构成的一层或多层：Al2O3，HfO2，包括HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx以及HfLaSiOx至少之一在内的铪基高K介质材料，包括ZrO2、La2O3、LaAlO3、TiO2、或Y2O3至少之一在内的稀土基高K介质材料；金属栅极14的材料为金属、合金或金属化合物，例如TiN，TaN，W等。
至此，依据上述具体实施方式详述了本发明的方法。在本发明的方法中，在去除假栅极层和假栅极绝缘层之后，在外延腔中，采用HCl或H2预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择性刻蚀，避免了现有工艺中的缺陷，在保护沟道区域、栅极侧墙以及ILD层的同时，能够精确控制选择性刻蚀的量，有利于在沟道区域形成高迁移率薄膜和进行不同沟道长度和阈值电压器件的集成；同时，减少了晶片转移次数，避免了晶片沾污。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
Claims (8)
1.一种半导体器件制造方法，用于制造FinFET器件，其中，包括如下步骤：
提供衬底，在所述衬底上形成鳍片；
形成假栅极绝缘层和假栅极层；
形成栅极侧墙；
定义源漏区域的图案，刻蚀形成源漏区域凹槽；
在外延腔中，通过外延工艺在所述源漏区域凹槽中形成源漏区域；
去除所述假栅极层和所述假栅极绝缘层；
在外延腔中，采用预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择性刻蚀；
形成高K栅极绝缘层和金属栅极。
2.根据权利要求1所述的方法，其特征在于，所述预烘焙工艺采用HCl或H2对所述鳍片中的FinFET沟道区域进行选择性刻蚀。
3.根据权利要求2所述的方法，其特征在于，所述预烘焙工艺的温度为100～1000℃，时间为1s～10min，气体流量为1～1000sccm。
4.根据权利要求1所述的方法，其特征在于，采用预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择性刻蚀之后，在FinFET沟道区域沉积高迁移率半导体薄膜。
5.根据权利要求1所述的方法，其特征在于，所述选择性刻蚀包括对所述鳍片的顶面和侧面的刻蚀。
6.根据权利要求1所述的方法，其特征在于，所述选择性刻蚀仅包括对所述鳍片的顶面的刻蚀。
7.根据权利要求5或6所述的方法，其特征在于，通过对所述鳍片的顶面的刻蚀，获得期望的沟道长度。
8.根据权利要求1所述的方法，其特征在于，在外延腔中去除所述假栅极层和所述假栅极绝缘层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310215647.1A CN104217948B (zh) | 2013-05-31 | 2013-05-31 | 半导体制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310215647.1A CN104217948B (zh) | 2013-05-31 | 2013-05-31 | 半导体制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104217948A true CN104217948A (zh) | 2014-12-17 |
| CN104217948B CN104217948B (zh) | 2018-04-03 |
Family
ID=52099324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310215647.1A Active CN104217948B (zh) | 2013-05-31 | 2013-05-31 | 半导体制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104217948B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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