CN109148582B - 横向蚀刻外延层的方法 - Google Patents

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Abstract

提供一种在外延的源极/漏极的成长制程中结合横向蚀刻以形成硅锗源极/漏极区的方法,举例来说,此方法可包含在基底上形成多个鳍,这些鳍中的每一个具有第一宽度,可在这些鳍上形成硅锗源极/漏极区,其中每一个硅锗源极/漏极区具有与第一宽度相同方向的第二宽度以及高度。此方法也可包含选择性地蚀刻硅锗源极/漏极区,例如经由横向蚀刻,以减少硅锗源极/漏极区的第二宽度。通过减少硅锗源极/漏极区的宽度,可以避免或将相邻的鳍之间的电性短路减至最低程度。此外,此方法可包含在硅锗源极/漏极区上方成长外延的盖层。

Description

横向蚀刻外延层的方法
技术领域
本发明实施例是关于半导体制造技术,特别是有关于横向蚀刻外延层的方法。
背景技术
在鳍式场效晶体管(fin field effect transistor,FINFET)的源极/漏极终端上形成的硅锗外延层可能会在鳍间距(pitch)窄的芯片的高密度区内发生电性短路。因此,这些电性短路会导致鳍式场效晶体管的效能劣化和晶片良率损失(yield loss)。
发明内容
根据一些实施例,提供横向蚀刻外延层的方法。此方法包含在基底上形成多个鳍,其中每一个鳍具有第一宽度,在这些鳍上形成源极/漏极区,其中每一个源极/漏极区具有与鳍的第一宽度在相同方向上的第二宽度和一高度,选择性地蚀刻源极/漏极区,以减少源极/漏极区的第二宽度,以及在源极/漏极区上方成长外延的盖层。
根据一些实施例,提供横向蚀刻外延层的方法。此方法包含在基底上形成多个鳍,其中每一个鳍具有顶面、侧壁面和第一宽度,以及形成源极/漏极区,其中源极/漏极区具有一高度,且其中形成源极/漏极区包含在每一个鳍的顶面和侧壁面的一部份上方成长第一外延层,在第一外延层上方成长第二外延层,其中第二外延层具有与鳍的第一宽度在相同方向上的第二宽度,以预定的时间量选择性地蚀刻第二外延层以减少第二外延层的第二宽度,以及在第二外延层上方成长第三外延层,其中第三外延层具有对齐第二外延层的第二宽度的第三宽度。
根据一些实施例,提供横向蚀刻外延层的方法。此方法包含形成具有第二外延层在第一外延层上方的外延堆叠,其中外延堆叠具有沿着(100)平面的高度和沿着(110)平面的第一宽度,选择性地蚀刻外延堆叠的一部分以减少沿着(110)平面的第一宽度,以及在外延堆叠上方成长第三外延层,其中第三外延层具有沿着(110)平面的第二宽度。
附图说明
通过以下的详细描述配合所附附图,可以更加理解本发明实施例的内容。需强调的是,根据产业上的标准惯例,许多部件(feature)并未按照比例绘制。事实上,为了能清楚地讨论,各种部件的尺寸可能被任意地增加或减少。
图1是根据一些实施例,绘示二鳍结构的硅锗外延成长的源极或漏极区的剖面示意图。
图2是根据一些实施例,绘示在示范性的蚀刻制程之后的二鳍结构的剖面示意图。
图3是根据一些实施例,绘示具有外延成长的源极/漏极终端的一对单鳍结构的剖面示意图。
图4是根据一些实施例,绘示在示范性的横向蚀刻制程之后的单鳍结构的剖面示意图。
图5是根据一些实施例,绘示示范性的硅锗(SiGe)源极/漏极区的制造方法的流程图。
【符号说明】
100、200~二鳍结构;
110、115~鳍;
120、320、330~硅锗的源极/漏极区;
125、310~间距;
130~顶面;
135、140~侧面;
145、210、360、420~角度;
150、205、340、410~宽度;
155、350~高度;
160~基底;
165~浅沟槽隔离层;
300、400~单鳍结构;
500~制造方法;
510、515、520、525、530~操作。
具体实施方式
以下内容提供了很多不同的实施例或范例,用于实施本发明实施例的不同部件。组件和配置的具体实施例或范例描述如下,以简化本发明实施例。当然,这些仅仅是范例,并非用以限定本发明实施例。举例来说,叙述中若提及第一部件形成于第二部件之上,可能包含第一和第二部件直接接触的实施例,也可能包含额外的部件形成于第一和第二部件之间,使得第一和第二部件不直接接触的实施例。此外,本发明实施例在不同范例中可重复使用参考数字及/或字母,此重复是为了简化和清楚的目的,并非指定所讨论的不同实施例及/或组态之间的关系。
再者,空间上相关的措辞,例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他类似的用语可用于此,以简化一元件或部件与其他元件或部件之间如图所示的关系的陈述。此空间上相关的措辞意欲包含除附图描绘的方向外,使用或操作中的装置的不同方向。装置可以其他方向定位(旋转90度或其他定位方向),且在此使用的空间相关描述可同样依此解读。
在此使用的用语「标称(nominal)」是指在产品或制程的设计阶段期间,对元件或制程操作,所设定的特性或参数的期望值或目标值,其伴随着在期望值以上及/或以下的数值的范围。数值的范围通常是由于制造过程或公差上的轻微变异。除非另有定义,在此使用的技术和科学用语与本发明所属技术领域具有通常知识者所通常理解的意义相同。
随着半导体制造的发展,需要较小的临界尺寸(critical dimensions,CDs)以及具有较小的间距几何的较高密度区。然而,在芯片的高密度区,其包含例如鳍式场效晶体管(FINFET)结构,较小的间距几何是具有挑战性的。举例来说,鳍式场效晶体管结构的鳍间距可对彼此紧密间隔的单鳍结构的源极/漏极(source/drain,S/D)的形成产生挑战。对紧密间隔的鳍(例如,在鳍式场效晶体管结构之间的间隔小于60nm)而言,鳍的外延的硅锗(SiGe)源极/漏极可能会与相邻的鳍的硅锗源极/漏极电性短路。这种不想要的情况导致晶片良率损失。
本发明实施例针对原位(in-situ)横向蚀刻制程,其「修整(trim)」外延成长的硅锗源极/漏极区的侧边,以避免或将电性短路减至最低程度,而不限制鳍式场效晶体管的效能。根据一些实施例,可以调整横向蚀刻制程以减少硅锗源极/漏极区的宽度,而大抵上不影响源极/漏极区的高度。此外,在一些实施例中,为了补偿宽度缩减,可以依此调整硅锗源极/漏极区的高度和掺杂浓度,使得效能损失减至最低程度或没有效能损失。
取决于芯片的设计,可以使用不同的鳍布局(layouts),其中的每一个鳍布局可以具有不同的鳍间距或鳍间隔(spacing)。举例来说,芯片可以包含具有单鳍(single-fin)结构的区域,其具有个别的源极/漏极结构,或具有二鳍(two-fin)结构的区域,其可以具有合并的源极/漏极区。此外,每一个芯片区可以具有不同的鳍间距,且因此对源极/漏极短路(shorting)具有不同的灵敏度。由于芯片制造过程中的硅锗源极/漏极区的成长是全面制程(global process),而不是针对每一个鳍的局部(例如对每一个鳍使用独立的制程步骤),在硅锗源极/漏极区成长制程中的改变会影响芯片的所有区域。因此需要监控具有紧密的鳍间距的芯片的高密度区。具有紧密的鳍间距的区域可以被视为芯片的「弱点」或敏感区。在以下的描述中,讨论两种示范性的鳍结构:(i)二鳍结构;以及(ii)单鳍结构。
图1绘示示范性的二鳍结构100的剖面示意图。鳍110和115共享共用p型硅锗源极/漏极区120。p型硅锗源极/漏极区120可以具有高的空穴(主要载子)密度,以作为空穴施体掺杂物例如硼(B)。在一些实施例中,硅锗源极/漏极区120将两个源极/漏极区合并,其中每一个源极/漏极区各自在鳍110和115上成长。在一些实施例中,硅锗源极/漏极区120可以具有图1的类似六角形的形状。在一些实施例中,鳍间距125可以介于10和40nm之间。硅锗源极/漏极区120具有顶面130和一对侧面135和140。根据一些实施例,在侧面140和侧面135之间形成角度145,其可以是从约45°至65°的范围。硅锗源极/漏极区120具有宽度150和高度155,两者都可以针对装置的效能最佳化。在一些实施例中,宽度150可以是从50至90nm的范围,且高度155可以是从40至80nm的范围。本发明所属技术领域中具有通常知识者将可理解,本发明实施例不限于这些尺寸。
此外,二鳍结构100包含基底160。在一些实施例中,基底160可以是裸半导体晶片(bare semiconductor wafer)或绝缘体上的半导体(semiconductor on insulator,SOI)晶片的顶层。作为范例而非限制,半导体基底可以由硅或其他的元素半导体制成。举例来说,元素半导体可以是(i)锗;(ii)化合物半导体,包含碳化硅、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)及/或锑化铟(InSb);(iii)合金半导体,包含硅锗(SiGe)、磷化镓砷(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)及/或砷磷化镓铟(GaInAsP);或(iv)任何前述的组合。此外,可以使用和半导体基底160相同的材料或不同的材料制成鳍110和115。作为范例而非限制,鳍110和115由硅制成。
二鳍结构100的鳍110和115以浅沟槽隔离(shallow trench isolation,STI)层165彼此电性隔离。本发明所属技术领域中具有通常知识者将可理解,浅沟槽隔离层165可以是氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(fluorine-doped silicate glass,FSG)、低介电常数(low-k)的介电材料及/或具有适当的间隙填充(gap fill)特性的其他合适的介电材料。在鳍形成于基底160上之后,但在硅锗源极/漏极区120形成之前,可以形成浅沟槽隔离层165。举例来说,可以使用介电材料填充鳍之间的空间,接着经由部分的化学机械平坦化(chemical mechanical planarization,CMP)和介电材料的回蚀刻(etch-back),以暴露出鳍110和115。本发明所属技术领域中具有通常知识者将可理解,其他形成浅沟槽隔离层165的制造方法也是可能的。此外,浅沟槽隔离层165可以是多层的结构,其包含一层以上的前述材料。
在一些实施例中,p型硅锗源极/漏极区120可以是外延堆叠,其包含连续成长的两层或更多的外延层,并且具有不同的锗(Ge)原子百分比(atomic%)和硼(B)掺杂物浓度。作为范例而非限制,第一外延层可以具有从0至40%范围的锗(Ge)原子百分比,以及从5×1019至1×1021原子/cm3的硼(B)掺杂物浓度。第二外延层可以具有从20至80%范围的锗(Ge)原子百分比,以及从3×1020至5×1021原子/cm3的硼(B)掺杂物浓度。最后,第三外延层是盖层(capping layer),其可以具有与第一外延层相似的锗(Ge)原子百分比和硼(B)掺杂物浓度(例如,锗是0至40%,以及硼(B)掺杂物是5×1019至1×1021原子/cm3)。这些层的厚度可以取决于装置效能的需求改变。举例来说,第一外延层可以具有介于10和20nm之间的厚度范围,第二外延层可以具有介于30和60nm之间的厚度范围,以及第三外延层(盖层)可以具有介于0和10nm之间的厚度范围。在一些实施例中,硅锗源极/漏极区120可以具有图1的类似六角形的形状,其为两个合并的「钻石形状的」源极/漏极区的结果,每一个源极/漏极区在鳍110和115上成长。本发明所属技术领域中具有通常知识者将可理解,可以经由线内量测(inline measurement)监控硅锗源极/漏极区的宽度150。
在一些实施例中,可以在从450至740℃范围的高晶片温度下实施硅锗外延成长制程。在外延成长期间,制程压力可以介于1至100Torr的范围,且反应气体可以包含硅烷(silane,SiH4)、二硅烷(disilane,Si2H6)、锗烷(germane,GeH4)、二硼烷(diborane,B2H6)、氢氯酸(hydrochloric acid,HCl)和氢气(hydrogen,H2)或氮气(nitrogen,N2)或氩气(argon,Ar)。本发明所属技术领域中具有通常知识者将可理解,前述的范围和气体的种类为示范性的,且并非用于限制本发明实施例。硅锗源极/漏极区120的形状和尺寸可以取决于每一个单独的外延层的成长条件(例如气体流量、晶片温度和制程压力)。
图2绘示示范性的二鳍结构200的剖面示意图。在一些实施例中,二鳍结构200显示在二鳍结构100上已经实施示范性的蚀刻制程之后所产生的二鳍结构。在一些实施例中,示范性的蚀刻制程是对硅锗源极/漏极区120的选择性横向蚀刻。举例来说,蚀刻制程可以选择性地从侧面135和侧面140沿着x方向移除硅锗材料,以减少图1的原始源极/漏极区的宽度150。如图2所示,x方向与平面(110)的方向一致,其平行于晶片的表面,并且与鳍的宽度205在相同方向上,y方向与平面(100)的方向一致,其垂直于晶片的表面。
在一些实施例中,可以调整高度155和硼(B)掺杂物浓度,以补偿在蚀刻制程期间的横向硅锗材料的移除。这些调整可以确保硅锗源极/漏极区120的最终电性与设计的需求一致。举例来说,若在硅锗源极/漏极区120上实施横向蚀刻制程,可以增加高度155。高度155的调整是基于在横向蚀刻制程期间将移除的材料量。在一些实施例中,高度155的调整可以是从5至20nm的范围。在一些实施例中,可以使用与高度155的调整相似的理由,调整对第二外延层的硼掺杂物浓度。举例来说,硼掺杂物浓度范围可以从3×1020-5×1021原子/cm3降低至1×1020-3×1021原子/cm3。在第二外延层成长期间,可以实施高度和掺杂物的调整。本发明所属技术领域中具有通常知识者将可理解,在选择性的蚀刻制程之前实施这些调整,并且前述的调整范围仅为示范性的,并非用于限制本发明实施例。
在横向蚀刻制程期间,可以蚀刻顶层130,并且可以减少高度155。根据一些实施例,源极/漏极区的高度损失可以是从0至5nm的范围。换句话说,对40nm高的源极/漏极区为12.50%的高度缩减,或对80nm高的源极/漏极区为6.25%的高度缩减。由于横向蚀刻制程的方向选择性,最终的角度210可以比二鳍结构100的原始角度145广,并且因此相较于二鳍结构100的原始源极/漏极区的宽度150,源极/漏极区的宽度205缩减。在一些实施例中,角度210可以是从55°至180°的范围,且宽度缩减可以达到20nm(例如从每一侧缩减10nm)。
在一些实施例中,横向蚀刻制程为原位制程。举例来说,可以在相同的群集设备(cluster tool)或外延成长反应室内实施原位制程,而不破真空。本发明所属技术领域中具有通常知识者将可理解,当晶片从群集设备或反应室退出且暴露于无尘室环境时会发生破真空,例如在将晶片移至晶片载具的期间。
由于数个原因,原位制程是有优势的。举例来说,原位制程不会影响群集设备的流通量,不像需要破真空的异位(ex-situ)制程影响的流通量那样多,异位制程例如像是将晶片移至载具及后续移至另一个群集设备或反应室。原位制程也可以确保较异位制程更好的制程和粒子控制。作为范例而非限制,可以在第二硅锗外延层形成之后,但在第三外延层(盖层)形成之前,实施横向蚀刻制程。此外,若需要,可以在硅锗成长和后续的蚀刻之后,进行硅锗成长和蚀刻的另一循环。举例来说,若鳍间距小于50nm,接下来可能需要第三硅锗成长(例如,在锗原子百分比和硼浓度方面类似于第二硅锗成长)以及第二横向蚀刻。在第三硅锗层形成之后,在其上形成盖层(例如第四外延硅锗层)。
在一些实施例中,蚀刻化学品可以包含氯化氢(HCl)、锗烷(GeH4)和氯气(Cl2)。本发明所属技术领域中具有通常知识者将可理解,在选择性蚀刻制程期间,可以导入这些气体作为气体混合物或一次导入一种气体。作为范例而非限制,前述气体中的每一个的流速,对氯化氢而言可以是从40至1000单位时间标准毫升数(standard-state cubiccentimeter per minute,sccm)的范围,对锗烷而言可以是从0至1000sccm的范围,以及对氯气而言可以是从0至100sccm的范围。在一些实施例中,在横向蚀刻制程期间,晶片温度可以是介于450℃和800℃之间的范围,且蚀刻时间可以是从5至1200秒的范围。本发明所属技术领域中具有通常知识者将可理解,这些范围仅仅为范例,并且可能是其他范围。
在一些实施例中,经由蚀刻气体流速和晶片温度,可以调整横向蚀刻的选择性。根据一些实施例,蚀刻速率和方向选择性也可以取决于硼掺杂物和锗的原子百分比。可以使用晶片温度、蚀刻气体流速和掺杂物浓度的任一或所有组合来调整蚀刻制程并且让方向选择性最佳化。通常来说,较高的制程温度、较高的锗原子百分比和较高的气体流速有助于沿着(110)平面(鳍的宽度的方向)的横向蚀刻选择性。
图3绘示另一示范性的单鳍结构300的剖面示意图。在一些实施例中,每一个鳍110和115可以具有小于60nm的鳍间距310。如图3所示,在单鳍结构300中,鳍110具有「钻石形状的」硅锗源极/漏极区320,且鳍115具有「钻石形状的」硅锗源极/漏极区330。硅锗源极/漏极区320和330两者皆成长使得两者具有标称(nominally)相等的宽度340和标称相等的高度350。在一些实施例中,宽度340约为40nm,且高度350约为60nm。然而,这些尺寸和形状仅为范例,且并非用于限制,因为硅锗源极/漏极区320和330皆由鳍式场效晶体管的效能驱动,且因此可以取决于鳍式场效晶体管的电性特性调整这两者。相似于分别在图1和2中的二鳍结构100和200,单鳍结构300在基底160上,在此以浅沟槽隔离层165隔离鳍110和115。硅锗源极/漏极区320和330的侧面形成角度360。在一些实施例中,角度360可以是从45°至65°的范围。
在硅锗外延成长制程的最后,由于单鳍结构300的鳍间距几何(例如小于60nm),硅锗源极/漏极区320和330有在物理上(和电性上)接触的风险。这种不想要的情况会导致在相邻的鳍式场效晶体管之间的电性短路。为了克服这种不想要的情况,可以实施原位横向蚀刻制程,来减少每一个硅锗源极/漏极区320和330的宽度340。
由于制程和条件变异而造成鳍的宽度和高度的变异性,可能并非所有的晶片都需要相同的蚀刻量。因此,考量到这些变异,对于不同的晶片有不同的蚀刻制程条件。经由称为「反馈(feedback)过程」的制程,完成对每一个晶片蚀刻制程的选择。本发明所属技术领域中具有通常知识者将可理解,反馈过程利用经由线内量测(其通常在主要的制程操作之后进行)获得的临界参数的信息,以将反馈提供给主要制程操作的制程设备。制程设备可以基于这个反馈进行制程调整。举例来说,若量测的参数接近制造的规格限制,或超出规格限制,会指示制程调整,且即将到达主要制程操作的晶片将接收这个制程调整。经由自动反馈回圈,可以自动完成制程调整,而不需要操作者的介入。
对时间轻微偏移或遭受固有(intrinsic)变异的制程而言,制程调整是重要的,且因此可能需要制程调整以保护产品的品质。举例来说,每一个晶片在硅锗源极/漏极区制程之后,且在移动至下一个制程操作之前,接收源极/漏极区的宽度量测。量测的硅锗源极/漏极区宽度接着反馈给硅锗制程设备,且接下来即将到来的晶片接收基于先前量测的晶片的蚀刻制程参数。
图4绘示示范性的单鳍结构400的剖面示意图。在一些实施例中,单鳍结构400显示在单鳍结构300上已经实施选择性横向蚀刻制程之后所产生的单鳍结构。在一些实施例中,相较于原始硅锗源极/漏极区的宽度340,最终的硅锗源极/漏极区的宽度410可以更窄。这是从硅锗源极/漏极区320和330两者沿着x方向的硅锗外延材料的横向移除而完成。根据一些实施例,x方向与(110)平面的方向或鳍的宽度的方向一致,且y方向与(100)平面的方向或鳍的高度的方向一致。由于横向蚀刻制程,最终的角度420宽于原始角度360。在一些实施例中,如图4所示,硅锗源极/漏极区320和330具有「拉长的」钻石形状。在一些实施例中,角度420可以是从55°至约180°的范围。在一些实施例中,蚀刻量可以从0至20nm变化。在理想的情况下,由于蚀刻制程的方向选择性,高度350应该不会受到选择性蚀刻的影响。然而,可能有0至5nm的高度损失,也就是说,对60nm高的源极/漏极区而言,可能有8.33%的高度减少。
如上所述,为了确保没有降低鳍式场效晶体管的电性特性,必须依此调整高度350和硼掺杂物的浓度。高度350的调整是基于在横向蚀刻制程期间将移除的材料的量,且因此基于最终源极/漏极区的宽度。在一些实施例中,高度的调整可以是从5至20nm的范围。在一些实施例中,可以采用与高度350的调整相似的理由来调整对第二外延层的硼掺杂物的浓度。举例来说,硼掺杂物的浓度可以从3×1020-5×1021原子/cm3减少至1×1020-3×1021原子/cm3。在第二外延层成长期间,可以实施高度和掺杂物的调整。本发明所属技术领域中具有通常知识者将可理解,这些调整仅为范例,而非用于限制本发明实施例。
本发明所属技术领域中具有通常知识者将可理解,单鳍结构300和二鳍结构100可以受到相同的横向蚀刻制程,且单鳍结构400和二鳍结构200可以是在横向蚀刻制程之后所产生的各自的结构。此外,根据一些实施例的制程改变是应用在芯片的所有硅锗源极/漏极区。
图5绘示利用原位横向蚀刻制程的示范性硅锗源极/漏极区的制造方法500的流程图。根据一些实施例,横向蚀刻制程可以选择性地从源极/漏极区的侧面移除硅锗材料,并减少源极/漏极区的宽度。本发明所属技术领域中具有通常知识者将可理解,可以在制造方法500的各种操作之间实施其他的制造操作,并且为了简洁起见而省略。此硅锗源极/漏极区的制造方法并不限于示范性的制造方法500。
示范性的制造方法500以操作510开始,并且在基底上形成多个鳍。每一个鳍具有顶面和一对相反的侧面。在一些实施例中,基底可以是裸半导体基底,或绝缘层上的半导体(SOI)晶片的顶层。本发明所属技术领域中具有通常知识者将可理解,半导体基底可以由硅或另外的元素半导体制成。示范性的半导体可以是,举例来说,(i)锗;(ii)化合物半导体,包含碳化硅、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)及/或锑化铟(InSb);(iii)合金半导体,包含硅锗(SiGe)、磷化镓砷(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)及/或砷磷化镓铟(GaInAsP);或(iv)任何前述的组合。
此外,鳍可以由与半导体基底相同的材料或不同的材料制成。作为范例而非限制,鳍可以由硅制成。此外,在晶片的不同区上的鳍可以具有不同的间距(例如,一个鳍间距用于逻辑的鳍式场效晶体管(logic FINFETs),以及另一个鳍间距用于静态随机存取记忆体的鳍式场效晶体管(SRAM FINFETs))。鳍在芯片上也可以具有不同的组态或配置;举例来说,鳍可以是单鳍结构的大阵列的一部分,或具有二鳍结构的岛的一部分。本发明所属技术领域中具有通常知识者将可理解,这些鳍的组态和配置为范例,且并非用于限制本发明实施例。
以浅沟槽隔离层将鳍彼此电性隔离。本发明所属技术领域中具有通常知识者将可理解,浅沟槽隔离层可以是氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(FSG)、低介电常数的介电材料、具有适当的间隙填充特性的任何其他合适的介电材料或前述的任意组合。可以在鳍之后形成浅沟槽隔离层。举例来说,可以使用介电材料填充鳍之间的空间,接着,经由部分的化学机械平坦化(CMP)和回蚀刻制程,可以选择性地将浅沟槽隔离层凹陷,并暴露出鳍的侧壁的一部分。部分的化学机械平坦化制程可以移除浅沟槽隔离层,直到暴露出鳍的顶面。回蚀刻制程可以选择性地将浅沟槽隔离层凹陷至低于鳍的顶面的高度。本发明所属技术领域中具有通常知识者将可理解,形成浅沟槽隔离层的其他制造方法是可行的。作为范例而非限制,浅沟槽隔离层可以是一层以上的介电层的堆叠。
示范性的制造方法500继续进行操作515并且在鳍上形成源极/漏极区,在此于多个鳍的顶面和侧面的一部分上方成长第一外延硅锗层。此外延成长制程类似于源极/漏极区的层(第一、第二和盖层),在高晶片温度(例如450℃至740℃)下实施。在外延成长期间,制程压力可以介于1至100Torr之间的范围。反应气体可以包含硅烷(SiH4)、二硅烷(Si2H6)、锗烷(GeH4)、二硼烷(B2H6)和氢氯酸(HCl)。反应气体也可以包含氢气(H2)或氮气(N2)或氩气(Ar)。
在一些实施例中,第一外延硅锗层可以具有从0至40%范围的锗原子百分比,以及从5×1019至1×1021原子/cm3的硼掺杂物浓度。在一些实施例中,第一外延层可以具有介于10和20nm之间的厚度范围。本发明所属技术领域中具有通常知识者将可理解,前述的范围并非用于限制。
示范性的制造方法500继续进行操作520,其中在第一硅锗外延层上方成长第二外延硅锗层。在一些实施例中,第二外延硅锗层可以具有介于20和80%之间的锗的原子百分比,以及从1×1020至3×1021原子/cm3的范围的硼掺杂物的浓度。在一些实施例中,第二外延层的厚度可以是从30至60nm之间的范围。本发明所属技术领域中具有通常知识者将可理解,前述的范围并非用于限制本发明实施例。
取决于鳍间距和设计的布局,可以容许将相邻的鳍的源极/漏极区合并。举例来说,在图1的二鳍结构100中,来自鳍110和115的源极/漏极区可以容许被合并,并且形成共同的硅锗源极/漏极区120。相反地,在图3的单鳍结构300中,不将硅锗源极/漏极区320和硅锗源极/漏极区330合并。单鳍结构和二鳍结构两者都可以具有小于60nm的鳍间距。然而,二鳍结构(例如二鳍结构100)可以具有比单鳍结构(例如单鳍结构300)更小的间距。换句话说,图1中的间距125小于图3中的间距310。在一些实施例中,间距125可以小于40nm;举例来说,间距125可以介于10和40nm之间。
在操作525中,导入示范性的蚀刻制程以蚀刻第二外延硅锗层的一对侧面的一部分。在一些实施例中,蚀刻制程可以是横向蚀刻制程,其可以是原位制程。举例来说,可以在相同的群集设备中或在外延成长反应室中实施蚀刻制程,而不破真空。因为一些原因,原位制程可以是有优势的。举例来说,原位制程不像需要破真空或额外设备的异位制程那样影响设备的流通量那么多。此外,原位制程确保比异位制程更好的制程和粒子控制。
在一些实施例中,在第二硅锗外延层形成之后,但在覆盖(capping)外延层形成之前,可以实施横向蚀刻制程。此外,若需要,可以在硅锗成长和后续的蚀刻之后,进行硅锗成长和蚀刻的另一循环。举例来说,对于较小的鳍间距尺寸(例如小于50nm)来说,可能需要第三硅锗成长(例如,在锗的原子百分比和硼掺杂物的浓度方面,类似于第二硅锗成长)和第二横向蚀刻。在第三硅锗层形成之后,可以于其上形成盖层(例如第四外延硅锗层)。
在一些实施例中,蚀刻化学品可以包含氯化氢(HCl)、锗烷(GeH4)和氯气(Cl2)。本发明所属技术领域中具有通常知识者将可理解,可以导入这些气体作为气体混合物或一次导入一种气体。此外,可以使用其他气体的组合。作为范例而非限制,前述气体中每一种气体的流速,对氯化氢而言可以是从40至1000sccm的范围,对锗烷而言可以是从0至1000sccm的范围,以及对氯气而言可以是从0至100sccm的范围。在一些实施例中,在横向蚀刻制程期间,晶片温度可以是介于450℃和800℃之间的范围,且蚀刻时间可以是从5至1200秒的范围。本发明所属技术领域中具有通常知识者将可理解,这些范围仅为范例,并非用于限制本发明实施例。
在一些实施例中,朝着x方向或沿着(110)平面的蚀刻制程具有高选择性,此方向平行于晶片的表面。因此,朝着y方向(例如垂直于晶片的表面且沿着(100)平面)的蚀刻速率为标称零或几乎可忽略。举例来说,高度损失可能限于5nm或更少。本发明所属技术领域中具有通常知识者将可理解,可以经由蚀刻制程参数来调整横向蚀刻选择性,例如气体流速和晶片温度。对第二硅锗外延层和第一硅锗外延层而言,蚀刻速率和横向选择性也可以取决于硼和锗的原子百分比。可以使用晶片温度、蚀刻气体流速、锗的原子百分比和硼掺杂物的浓度的任一或所有组合来调整最终蚀刻制程和让横向选择性最佳化。在一些实施例中,较高的制程温度、较高的锗原子百分比和较高的气体流速可利于沿着(110)平面的横向蚀刻选择性,其为鳍的宽度的方向(x方向)。
举例来说,在图1中,选择性蚀刻制程可以沿着x方向、沿着(110)平面,从硅锗源极/漏极区的侧面135和侧面140移除材料,而大抵上不蚀刻顶面130。因此,在横向蚀刻制程期间,高度损失可以是从0至5nm的范围。因此,在蚀刻之后,且参照图2,硅锗源极/漏极区120的最终角度210可以比图1中的原始角度145广。相较于原始源极/漏极区的宽度150,源极/漏极区的宽度205也减少。在一些实施例中,角度210可以是介于55°和约180°之间的范围。
同样地,根据一些实施例,图4绘示示范性的单鳍结构400,其可以是在图3的单鳍结构300上实施横向蚀刻制程的结果。本发明所属技术领域中具有通常知识者将可理解,相较于图3的原始硅锗源极/漏极区的宽度340,最终的硅锗源极/漏极区的宽度410可以更窄。由于横向蚀刻制程,最终角度420也比原始角度360更宽。在一些实施例中,角度420可以是从55°至约180°的范围。在一些实施例中,横向蚀刻量可以从0至20nm变化。此外,由于蚀刻制程的横向选择性,高度350可以大抵上不受到蚀刻的影响。举例来说,源极/漏极区的高度损失可以是从0至5nm的范围。
如上所述,为了避免起因于蚀刻之后的源极/漏极区的体积改变所造成的鳍式场效晶体管的效能劣化或让效能劣化最小化,可以依此调整高度和硼掺杂物的浓度。举例来说,高度调整可以是从5至20nm的范围,且硼掺杂物的浓度范围可以从3×1020-5×1021原子/cm3调整成1×1020-3×1021原子/cm3。在第二外延层成长期间,可以实施这两者调整。本发明所属技术领域中具有通常知识者将可理解,可以在选择性蚀刻制程之前实施这些调整。前述的调整范围仅为范例,并非用于限制本发明实施例。
在操作530中,在第二硅锗外延层上方成长覆盖外延硅锗层。在一些实施例中,在锗的原子百分比和硼掺杂物的浓度方面,覆盖外延硅锗层是类似于第一硅锗外延层。举例来说,对锗而言为0至40%,对硼掺杂物的浓度而言为5×1019至1×1021原子/cm3。在一些实施例中,覆盖外延硅锗层的厚度可以是从0至10nm的范围。
本发明实施例是原位蚀刻制程,其在鳍式场效晶体管结构的两个相邻的鳍之间横向蚀刻硅锗源极/漏极区。此横向蚀刻沿着(110)平面的方向或鳍的宽度的方向(x方向)实施。可以将横向蚀刻制程整合至硅锗源极/漏极区的外延成长制程中。举例来说,横向蚀刻制程可以是原位制程。为了补偿在源极/漏极区上的硅锗材料损失,可以调整硅锗源极/漏极区的原始高度和硼掺杂物的浓度,以避免鳍式场效晶体管的效能劣化。由于原位横向蚀刻制程,可以更好地隔离相邻的鳍的源极/漏极区,以及可以避免电性短路。
蚀刻制程可以配置为沿着(110)平面具有高度选择性,因此减少硅锗源极/漏极区的宽度,而大抵上不影响源极/漏极区的高度。经由临界制程参数,例如气体流速和晶片温度,可以调整蚀刻制程的横向选择性。此选择性也可以取决于第二和第一硅锗外延层的锗原子百分比和硼掺杂物的浓度。此外,根据一些实施例,对较小的鳍间距尺寸(例如小于50nm的鳍间距),可能需要连续的硅锗外延成长和选择性横向蚀刻的循环。本发明所属技术领域中具有通常知识者将可理解,本发明实施例可以被延伸至其他的应用,其需要硅锗材料的选择性蚀刻,例如,像是微机电系统(micro-electro-mechanical systems,MEMS)和3D集成电路。
根据一些实施例,横向蚀刻外延层的方法包含在基底上形成多个鳍,其中每一个鳍具有第一宽度,在这些鳍上形成源极/漏极区,且每一个源极/漏极区具有与鳍的第一宽度在相同方向上的第二宽度和一高度,选择性地蚀刻源极/漏极区以减少源极/漏极区的第二宽度,在源极/漏极区上方形成外延盖层。
如前述的横向蚀刻外延层的方法,其中每一个源极/漏极区的高度介于40和80nm之间。
如前述的横向蚀刻外延层的方法,其中选择性地蚀刻包含采用氢氯酸(hydrochloric acid,HCl)、锗烷(germane,GeH4)和氯气(chlorine,Cl2)的原位蚀刻,且其中氯化氢的流速是40至1000sccm,锗烷的流速是0至1000sccm,以及氯气的流速是0至100sccm。
如前述的横向蚀刻外延层的方法,其中原位蚀刻在制程温度介于450℃和800℃之间实施。
如前述的横向蚀刻外延层的方法,其中原位蚀刻以0至5nm减少源极/漏极区的高度。
如前述的横向蚀刻外延层的方法,其中形成源极/漏极区包含在每一个鳍上方成长第一外延层,以及在第一外延层上方成长第二外延层。
如前述的横向蚀刻外延层的方法,其中第一外延层的成长包含以介于0和40%之间的锗原子百分比、介于5×1019至1×1021原子/cm3的硼掺杂物浓度和介于10至20nm之间的厚度,成长硅锗外延层。
如前述的横向蚀刻外延层的方法,其中第二外延层的成长包含以介于20和80%之间的锗原子百分比、介于1×1020至3×1021原子/cm3的硼掺杂物浓度和介于30至60nm之间的厚度,成长硅锗外延层。
如前述的横向蚀刻外延层的方法,其中外延盖层的成长包含以介于0和40%之间的锗原子百分比、介于5×1019至1×1021原子/cm3的硼掺杂物浓度和介于10至20nm之间的厚度,成长硅锗外延层。
根据一些实施例,横向蚀刻外延层的方法包含在基底上形成多个鳍,其中每一个鳍具有顶面、侧壁面和第一宽度,经由在每一个鳍的顶面和侧壁面的一部分上方成长第一外延层,以形成具有高度的源极/漏极区,更在第一外延层上方成长第二外延层,其中第二外延层具有与鳍的第一宽度在相同方向上的第二宽度,以预定的时间量选择性地蚀刻第二外延层,以减少第二外延层的第二宽度,在第二外延层上方成长第三外延层,其中第三外延层具有对齐第二外延层的第二宽度的第三宽度。
如前述的横向蚀刻外延层的方法,更包含以另一预定的时间量,选择性地蚀刻第三外延层,以减少第三外延层的第三宽度,以及在第三外延层上方成长第四外延层。
如前述的横向蚀刻外延层的方法,其中选择性地蚀刻第二外延层包括在介于450℃和800℃之间的温度下,以氢氯酸(HCl)、锗烷(GeH4)和氯气(Cl2),对第三外延层的原位蚀刻,且其中原位蚀刻包括导入氢氯酸、锗烷和氯气以形成混合物,或者一次导入氢氯酸、锗烷和氯气中的一种。
如前述的横向蚀刻外延层的方法,其中选择性地蚀刻第二外延层增加由源极/漏极区的一对侧面所形成的角度,从介于45°和65°之间的第一范围增加至介于55°和180°之间的第二范围。
如前述的横向蚀刻外延层的方法,其中原位蚀刻以0至5nm减少源极/漏极区的高度。
根据一些实施例,横向蚀刻外延层的方法包含在第一外延层上方具有第二外延层的外延堆叠,且其中外延堆叠具有沿着(100)平面的高度和沿着(110)平面的第一宽度,选择性地蚀刻外延堆叠的一部分以减少沿着(110)平面的第一宽度,在外延堆叠上方成长第三外延层,使得第三外延层具有沿着(110)平面的第二宽度。
如前述的横向蚀刻外延层的方法,更包含在形成外延堆叠之前,在基底上形成多个鳍,其中每一个鳍具有形成于其上的外延堆叠。
如前述的横向蚀刻外延层的方法,其中选择性地蚀刻包含在介于450和800℃之间的制程温度实施原位蚀刻。
如前述的横向蚀刻外延层的方法,其中选择性地蚀刻包含采用氢氯酸(HCl)、锗烷(GeH4)和氯气(Cl2)的原位蚀刻,且其中氯化氢的流速是40至1000sccm,锗烷的流速是0至1000sccm,以及氯气的流速是0至100sccm。
如前述的横向蚀刻外延层的方法,更包含选择性地蚀刻第三外延层的一部分,以减少第三外延层沿着(110)平面的第二宽度,以及在第三外延层上方成长第四外延层。
如前述的横向蚀刻外延层的方法,其中选择性地蚀刻包含以少于5nm降低外延堆叠的高度。
以上概述数个实施例的部件,以便在本发明所属技术领域中具有通常知识者可以更加理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应该理解,他们能以本发明实施例为基础,设计或修改其他制程和结构,以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应该理解到,此类等效的结构并无悖离本发明的精神与范围,且他们能在不违背本发明的精神和范围下,做各式各样的改变、取代和替换。

Claims (10)

1.一种横向蚀刻外延层的方法,包括:
在一基底上形成多个鳍,其中每一个鳍具有一第一宽度;
在该些鳍上形成多个源极/漏极区,该些源极/漏极区包括一第一外延层和一第二外延层,其中每一个源极/漏极区具有一第二宽度;
选择性地蚀刻每一个源极/漏极区的该第二外延层,以降低该些源极/漏极区的该第二宽度;以及
在该些源极/漏极区上方成长一外延盖层,
其中该第一外延层具有比该第二外延层低的锗原子百分比和硼掺杂物浓度,并具有与该外延盖层相同的锗原子百分比和硼掺杂物浓度。
2.如权利要求1所述的横向蚀刻外延层的方法,其中每一个源极/漏极区的高度介于40和80nm之间。
3.如权利要求1所述的横向蚀刻外延层的方法,其中该第二外延层的选择性地蚀刻包括采用氢氯酸、锗烷和氯气的原位蚀刻,且其中氯化氢的流速是40至1000sccm,锗烷的流速是0至1000sccm,以及氯气的流速是0至100sccm。
4.如权利要求1所述的横向蚀刻外延层的方法,其中该些源极/漏极区的形成包括:
在每一个鳍上方成长该第一外延层;以及
在该第一外延层上方成长该第二外延层。
5.如权利要求1所述的横向蚀刻外延层的方法,其中该外延盖层的成长包括成长一硅锗外延层,该硅锗外延层具有介于10和20nm之间的厚度、介于0和40%之间的锗原子百分比及5×1019至1×1021原子/cm3的硼掺杂物浓度。
6.一种横向蚀刻外延层的方法,包括:
在一基底上形成多个鳍,其中每一个鳍具有一顶面、多个侧壁面和一第一宽度;以及
形成一源极/漏极区,其中该源极/漏极区具有一高度,且其中该源极/漏极区的形成包括:
在每一个鳍的该顶面上方及该些侧壁面的一部分上方成长一第一外延层;
在该第一外延层上方成长一第二外延层,其中该第二外延层在与第一宽度共同的方向上具有一第二宽度;
选择性地蚀刻该第二外延层预定量的时间以降低该第二外延层的该第二宽度;以及
在该第二外延层上方成长一第三外延层,其中该第三外延层具有与该第二外延层的该第二宽度对齐的一第三宽度,
其中该第一外延层具有比该第二外延层低的锗原子百分比和硼掺杂物浓度。
7.如权利要求6所述的横向蚀刻外延层的方法,还包括:
选择性地蚀刻该第三外延层另一预定量的时间以降低该第三外延层的该第三宽度;以及
在该第三外延层上方成长一第四外延层。
8.如权利要求7所述的横向蚀刻外延层的方法,其中该第二外延层的选择性地蚀刻增加由该源极/漏极区的一对侧面所形成的角度,从介于45°和65°之间的一第一范围增加至介于55°和180°之间的一第二范围。
9.一种横向蚀刻外延层的方法,包括:
形成一外延堆叠,具有在一第一外延层上方的一第二外延层,其中该外延堆叠具有沿着(100)平面的一高度和沿着(110)平面的一第一宽度;
选择性地蚀刻该外延堆叠的该第二外延层以降低沿着该(110)平面的该第一宽度;以及
在该外延堆叠上方成长一第三外延层,其中该第三外延层具有沿着该(110)平面的一第二宽度,
其中该第一外延层具有比该第二外延层低的锗原子百分比和硼掺杂物浓度。
10.如权利要求9所述的横向蚀刻外延层的方法,还包括:
在形成该外延堆叠之前,在一基底上形成多个鳍,其中每一个鳍具有形成于其上的一外延堆叠。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10727131B2 (en) * 2017-06-16 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain epitaxy re-shaping
US10510875B2 (en) * 2017-07-31 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain structure with reduced contact resistance and enhanced mobility
US10879355B2 (en) 2018-09-27 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Profile design for improved device performance
WO2021021265A1 (en) * 2019-07-26 2021-02-04 Applied Materials, Inc. Anisotropic epitaxial growth
US11164787B2 (en) 2019-12-19 2021-11-02 International Business Machines Corporation Two-stage top source drain epitaxy formation for vertical field effect transistors enabling gate last formation

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1193818A (zh) * 1997-03-19 1998-09-23 三菱电机株式会社 半导体器件
JPH1153154A (ja) * 1997-08-07 1999-02-26 Nec Corp 電子メール表示装置および電子メール表示プログラムを記録したコンピュータが読み取り可能な記録媒体
CN101114596A (zh) * 2006-07-24 2008-01-30 联华电子股份有限公司 金属氧化物半导体场效应晶体管及其制造方法
CN102709183A (zh) * 2011-03-28 2012-10-03 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
KR20130063997A (ko) * 2011-12-07 2013-06-17 삼성전자주식회사 실리콘 게르마늄 소오스/드레인 영역을 갖는 전계 효과 트랜지스터 제조 방법
CN104217948A (zh) * 2013-05-31 2014-12-17 中国科学院微电子研究所 半导体制造方法
CN106098689A (zh) * 2016-06-08 2016-11-09 中国科学院微电子研究所 一种三维集成cmos集成单元
CN106504990A (zh) * 2015-09-04 2017-03-15 台湾积体电路制造股份有限公司 半导体装置以及制造鳍式场效晶体管装置的方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003204063A (ja) * 2002-01-10 2003-07-18 Toshiba Corp 半導体装置及びその製造方法
US6791155B1 (en) 2002-09-20 2004-09-14 Integrated Device Technology, Inc. Stress-relieved shallow trench isolation (STI) structure and method for forming the same
US7018882B2 (en) * 2004-03-23 2006-03-28 Sharp Laboratories Of America, Inc. Method to form local “silicon-on-nothing” or “silicon-on-insulator” wafers with tensile-strained silicon
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8263451B2 (en) * 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US8334185B2 (en) * 2011-04-19 2012-12-18 Globalfoundries Inc. Early embedded silicon germanium with insitu boron doping and oxide/nitride proximity spacer
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8659032B2 (en) * 2012-01-31 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105654B2 (en) * 2012-03-21 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain profile for FinFET
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8946029B2 (en) * 2012-11-12 2015-02-03 GlobalFoundries, Inc. Methods of manufacturing integrated circuits having FinFET structures with epitaxially formed source/drain regions
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9054044B2 (en) * 2013-03-07 2015-06-09 Globalfoundries Inc. Method for forming a semiconductor device and semiconductor device structures
DE102013102322B4 (de) * 2013-03-08 2018-05-30 Osram Opto Semiconductors Gmbh Verfahren und Vorrichtung zur Vermessung und Optimierung einer optoelektronischen Komponente
US9831345B2 (en) * 2013-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with rounded source/drain profile
US9159834B2 (en) * 2013-03-14 2015-10-13 International Business Machines Corporation Faceted semiconductor nanowire
CN104253046B (zh) * 2013-06-26 2016-12-28 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9293462B2 (en) * 2014-01-29 2016-03-22 GlobalFoundries, Inc. Integrated circuits with dual silicide contacts and methods for fabricating same
US9349649B2 (en) * 2014-06-26 2016-05-24 Globalfoundries Inc. Low resistance and defect free epitaxial semiconductor material for providing merged FinFETs
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
WO2016022260A1 (en) * 2014-08-06 2016-02-11 Applied Materials, Inc. A method of modifying epitaxial growth shape on source drain area of transistor
US9324820B1 (en) * 2014-10-28 2016-04-26 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming semiconductor structure with metallic layer over source/drain structure
US9431536B1 (en) * 2015-03-16 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with raised source/drain having cap element
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9425259B1 (en) * 2015-07-17 2016-08-23 Samsung Electronics Co., Ltd. Semiconductor device having a fin
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102321839B1 (ko) * 2016-05-09 2021-11-05 어플라이드 머티어리얼스, 인코포레이티드 트랜지스터의 소스/드레인 영역 상의 에피택셜 필름에 대한 선택적 식각 방법
US9634143B1 (en) * 2016-07-21 2017-04-25 Globalfoundries Inc. Methods of forming FinFET devices with substantially undoped channel regions
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10727131B2 (en) * 2017-06-16 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain epitaxy re-shaping

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1193818A (zh) * 1997-03-19 1998-09-23 三菱电机株式会社 半导体器件
JPH1153154A (ja) * 1997-08-07 1999-02-26 Nec Corp 電子メール表示装置および電子メール表示プログラムを記録したコンピュータが読み取り可能な記録媒体
CN101114596A (zh) * 2006-07-24 2008-01-30 联华电子股份有限公司 金属氧化物半导体场效应晶体管及其制造方法
CN102709183A (zh) * 2011-03-28 2012-10-03 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
KR20130063997A (ko) * 2011-12-07 2013-06-17 삼성전자주식회사 실리콘 게르마늄 소오스/드레인 영역을 갖는 전계 효과 트랜지스터 제조 방법
CN104217948A (zh) * 2013-05-31 2014-12-17 中国科学院微电子研究所 半导体制造方法
CN106504990A (zh) * 2015-09-04 2017-03-15 台湾积体电路制造股份有限公司 半导体装置以及制造鳍式场效晶体管装置的方法
CN106098689A (zh) * 2016-06-08 2016-11-09 中国科学院微电子研究所 一种三维集成cmos集成单元

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