KR20130063997A - 실리콘 게르마늄 소오스／드레인 영역을 갖는 전계 효과 트랜지스터 제조 방법 - Google Patents

실리콘 게르마늄 소오스／드레인 영역을 갖는 전계 효과 트랜지스터 제조 방법 Download PDF

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이화성
안철완
이승철
헨리 케이 우토모
김성동
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삼성전자주식회사
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Abstract

본 발명의 전계 효과 트랜지스터의 제조 방법은 식각 마스크로 게이트 전극을 사용하여 반도체 영역 내에 소오스 및 드레인 영역 트렌치를 선택적 식각하는 것을 포함한다. 에피택셜 성장 공정을 수행하여 상기 소오스 및 드레인 트렌치를 채운다. 에피택셜 성장 공정을 이용하여 실리콘 게르마늄(SiGe) 소오스 및 드레인 영역을 형성한다. 상기 성장 공정 동안, 상기 트렌치의 바닥 및 측벽이 상기 실리콘 게르마늄 성장에 대한 "씨드(seeds)"로 사용될 수 있다. 에피택셜 성장 공정으로 상기 SiGe 소오스 및 드레인 영역 상에 실리콘 캡핑층이 형성될 수 있다.

Description

실리콘 게르마늄 소오스／드레인 영역을 갖는 전계 효과 트랜지스터 제조 방법{METHODS OF FORMING FIELD EFFECT TRANSISTORS HAVING SILICON-GERMANIUM SOURCE/DRAIN REGIONS THEREIN}
본 발명은 집적 회로 장치의 제조 방법에 대한 것으로, 보다 구체적으로, 전계 효과 트랜지스의 제조 방법에 관한 것이다.
전계 효과 트랜지스터를 제조하는 통상의 방법은 CMOS(complementary metal oxide semiconductor) 트랜지스터를 제조하는 기술을 포함한다. 특히, CMOS 제조 방법은 반도체 기판 내에 나란하게 N-채널 MOS 트랜지스터(NMOS) 및 P-채널 MOS 트랜지스터(PMOS)를 형성하는 것을 포함한다. 그러나, NMOS 및 PMOS 트랜지스터는 일반적으로 서로 다른 특성(예, 채널 이동도, 문턱 전압 등)을 가지고 있기 때문에, CMOS 제조 방법은 PMOS 트랜지스터 제조 또는 NMOS 트랜지스터의 제조에 고유한 마스킹, 임플란테이션(implantation) 및 다른 공정을 사용하는 것을 필요로 한다. 예를 들어, PMOS 트랜지스터의 채널 내에서 전하 캐리어의 이동성을 증가시키기 위한 기술로 채널에 스트레스를 설정하는 것을 포함할 수 있다. PMOS 트랜지스터의 채널 내에 스트레스를 생성하는 하나의 기술은, 실리콘(Si)으로 형성될 수 있는, 채널을 이루는 믈질과 실리콘 게르마늄(SiGe)으로 형성될 수 있는 소오스/드레인 영역을 이루는 물질 사이에 격자의 불일치를 설정하는 것을 포함한다. 불행하게도, PMOS 트랜지스터의 채널에 가해지는 스트레스의 크기가 소오스/드레인 영역에서 SiGe의 부피의 함수일 수 있기 때문에 SiGe 소오스/드레인 영역의 부피의 감소를 초래하는 CMOS의 제조 공정은 PMOS 트랜지스터의 수율과 성능이 현저히 감소시킬 수 있다.
본 발명이 해결하고자 하는 과제는, 채널에 SiGe 소오스/드레인 영역에 의해 유도되는 스트레스를 그대로 유지하고 실리사이드에 의해 채널이 잠식되는 것을 억제하여 트랜지스터의 성능 및 수율이 향상된 전계 효과 트래지스터의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 전계 효과 트랜지스터 제조 방법의 일 태양은 게이트 전극을 식각 마스크로 반도체 영역 내로 소오스 및 드레인 영역 트렌치를 선택적 식각하고, 상기 소오스 및 드레인 영역 트렌치 내에 SiGe 소오스 및 드레인 영역을 에피택셜 성장시키고, 상기 SiGe 소오스 및 드레인 영역 상에 실리콘 캡핑층을 에피택셜 성장시키고, 상기 실리콘 캡핑층 상에 실리사이드 콘택 영역을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 전계 효과 트랜지스터 제조 방법의 다른 태양은 반도체 액티브 영역 상에 절연 게이트 전극을 형성하고, 상기 절연 게이트 전극을 제1 실리콘 질화막 스페이서층으로 덮고, 상기 반도체 액티브 영역 내에 상기 절연 게이트 전극의 측벽 및 소오스/드레인 리세스 상에 제1 질화막 스페이서를 형성하기 위해 반응성 이온 에칭으로 상기 제1 실리콘 질화막 스페이서층을 선택적 식각하고, 상기 절연 게이트 전극 및 상기 제1 질화막 스페이서를 제2 실리콘 질화막 스페이서층으로 덮고, 상기 반도체 액티브 영역 내에 상기 절연 게이트 전극의 측벽 상에 제2 질화막 스페이서를 형성하고 상기 소오스/드레인 리세스의 깊이를 증가시키는 반응성 이온 에칭을 이용하여 상기 제2 실리콘 질화막 스페이서층을 선택적 식각하고, 상기 소오스/드레인 리세스 상에 실리콘 캡핑층을 에피택셜 성장시키고, 상기 실리콘 캡핑층 상에 실리사이드 콘택 영역을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 전계 효과 트랜지스터 제조 방법의 또 다른 태양은 반도체 액티브 영역 상에 절연 게이트 전극을 형성하고, 상기 절연 게이트 전극과 인접한 위치에, 상기 반도체 액티브 영역 상에 SiGe 소오스 및 드레인 확장 영역을 에피택셜 성장시키고, 상기 SiGe 소오스 및 드레인 확장 영역 상에 실리콘 캡핑층을 에피택셜 성장시키고, 상기 실리콘 캡핑층 상에 실리사이드 콘택 영역을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 공정 단계의 순서도이다.
도 1b는 본 발명의 다른 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 공정 단계의 순서도이다.
도 2a 내지 도 2e는 본 발명의 또 다른 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 3a 내지 도 3g는 본 발명의 또 다른 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 ""직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 전계 효과 트랜지스터(100, 200)의 제조 방법을 설명하기 위한 공정 단계의 순서도들이다. 도 1A에 도시된 바와 같이, 전계 효과 트랜지스터(100)를 제조하는 제1 방법은 반도체 기판 내의 반도체 액티브 영역(예, 실리콘 액티브 영역)의 상면 상에 실리콘 게르마늄(SiGe) 채널층을 형성하는 것을 포함한다(블록 102). 상기 SiGe 채널층으로 인해 액티브 영역 내에 저농도 소오스/드레인 확장 영역(즉, LDD 영역)이 필요없을 수 있다. 이어서, 상기 반도체 액티브 영역 상에 상면에 질화막 캡을 포함하는 절연 게이트 전극(insulated gate electrode)을 형성한다(블록 104). 블록 106에 도시된 바와 같이, 예를 들어, 반응성 이온 에칭(RIE) 기술을 이용하여 상기 액티브 영역 내를 식각하여 소오스 및 드레인 영역 트렌치를 형성한다. 상기 반응성 이온 에칭은 식각 마스크로 게이트 전극을 사용할 수 있다. 이어서, 블록 108에 도시된 바와 같이, 소오스 및 드레인 영역 트렌치 내에 실리콘 게르마늄(SiGe) 소오스 및 드레인 영역을 에피택셜 성장시킨다. 또한, 측벽 스페이서 형성 및 질화막 캡 제거와 같은 공정을 포함하는 후속 공정은 SiGe 소오스 및 드레인 영역의 에치 백을 초래할 수 있으며(블록 110), 이는 내부에 리세스를 형성한다. 상기 SiGe 소오스 및 드레인 영역 내의 리세스는, 상기 SiGe 소오스 및 드레인 영역 상의 실리콘 캡핑층을 에피택셜 성장시키고(블록 112), 이어서, 에피택셜 실리콘 캡핑층의 적어도 일부를 실리사이드 캡핍층으로 전환시켜 채울 수 있으며, 이에 의해 SiGe 소오스 및 드레인 영역에 대해 상대적으로 낮은 저항의 콘택을 형성할 수 있다.
도 1b에 도시된 바와 같이, 전계 효과 트랜지스터(200)를 제조하는 제2 방법은 반도체 액티브 영역 상에 절연 게이트 전극을 형성하고(블록 202), 이어서 상기 절연 게이트 전극을 제1 실리콘 질화막 스페이서층으로 덮는 것(블록 204)을 포함할 수 있다. 상기 제1 실리콘 질화막 스페이서층은 상기 절연 게이트 전극의 측벽 상에서 제1 실리콘 질화막 스페이서로 전환된다(블록 206). 이어서, 상기 절연 게이트 전극을 제2 실리콘 질화막 스페이서층으로 덮고(블록 208), 상기 제2 실리콘 질화막 스페이서층을 제2 실리콘 질화막 스페이서로 전환한다(블록 210). 실리콘 질화막 스페이서층을 측벽 스페이서로 전환하는 공정은 하부에 위치하는 소오스 및 드레인 영역 내에 리세스가 형성되는 결과를 가져오고, 이어서 상기 리세스는 에피택셜 성장 기술을 사용하여 실리콘 캡핑층으로 채워진다(블록 212). 상기 에피택셜 성장된 실리콘 캡핑층 상에 실리사이드 콘택 영역이 형성될 수 있고, 이에 의해 상기 트랜지스터의 소오스/드레인 영역에 대해 상대적으로 낮은 저항의 콘택을 형성할 수 있다(블록 214).
도 2a 내지 도 2e는 본 발명의 또 다른 실시예들에 따른 전계 효과 트랜지스터의 제조 방법을 도시한 것이다. 도 2a에 도시된 바와 같이, 전계 효과 트랜지스터(예, NMOS 트랜지스터)의 제조 방법은 반도체 기판(10) 내에 다수의 STI(shallow trench isolation) 영역(12)(예, 산화막 분리 영역)을 형성하는 것을 포함할 수 있다. STI 영역(12) 사이의 공간에 의해 기판(10) 내에 다수의 액티브 장치 영역이 정의될 수 있다. 상기 각각의 액티브 장치 영역(예, 채널 영역) 상에 절연 게이트 전극을 형성한다. 상기 절연 게이트 전극은 초기에는 게이트 절연막(14)(예, 게이트 산화막), 게이트 절연막(14) 상의 게이트 전극(16)(예, 도핑된 또는 미도핑된 폴리실리콘), 게이트 전극(16) 상의 산화막 캡(18) 및 산화막 캡(18) 상의 질화막 캡(20)을 포함하는 패턴된 적층막으로 구성될 수 있다. 또한, 상기 절연 게이트 전극의 양 측벽 상에 절연 스페이서를 형성한다. 상기 절연 스페이서는, 도시된 바와 같이, 질화막 스페이서층(22b)로 덮힌 제1 질화막 스페이서(22a)로 형성될 수 있다. 상기 절연 게이트 전극까지 자기 정렬된 도핑된 소오스/드레인 영역(30)(예, LDD 영역)은 예를 들어, 통상의 임플란테이션 및 어닐링 공정을 사용하여 기판(10) 내에 형성될 수 있다. 이어서, 도 2b에 도시된 바와 같이, 도 2a의 질화막 스페이서층(22b)을 이방성 식각하여 제1 질화막 스페이서(22a) 상에 제2 질화막 스페이서(22b)를 형성한다. 상기 이방성 식각 공정은 반응성 이온 에칭(RIE) 공정으로 수행될 수 있으며, 이에 의해 도시된 바와 같이, 기판 내에 소오스/드레인 리세스(40a)가 형성되게 된다. 리세스(40a)는 예를 들어, 약 150 Å의 깊이를 가질 수 있다. 소오스/드레인 할로 영역을 형성하기 위해 할로 임플란트(예, 큰 각도의 임플란트)가 사용될 수 있다. 상대적으로 높은 도즈(dose) 및 주입 에너지로 소오스/드레인 불순물을 기판 내로 주입함으로써 소오스/드레인 도핑 공정을 수행하여 상대적으로 고농도의 소오스/드레인 영역(32)을 형성한다.
도 2c를 참조하면, 질화막(미도시)이 컨포말하게 형성되고 이어서 반응성 이온 식각(RIE) 기술로 이방성 식각하여 제2 질화막 스페이서(22b) 상에 제3 질화막 스페이서(22c)를 형성한다. 반응성 이온 에칭 공정에 의해 소오스/드레인 리세스(40b)의 깊이가 증가될 수 있다.
이어서, 도 2d에 도시된 바와 같이, 식각 공정을 사용하여 질화막 캡(20)이 제거될 수 있으며, 이에 의해 소오스/드레인 리세스(40b)는 더 깊어질 수 있다(예를 들어, 120-150 Å 정도). 실리사이드 유도 드레인-소오스 누설 전류(silicide-induced drain-to-source leakage current)(트랜지스터의 채널 영역을 실리사이드가 잠식함으로써 초래되는)를 억제하기 위해, 선택적 에피택셜 성장(SEG) 공정을 수행하여 소오스/드레인 리세스(40b)를 에피택셜 실리콘 영역(50)으로 채울 수 있다. 본 발명의 또 다른 실시예에 따르면, 선택적 에피택셜 실리콘 성장 공정은 질화막 캡(20)이 제거되기 전에 수행될 수 있고 상대적으로 고농도의 소오스/드레인 영역(32)이 형성되기 전에 수행되는 것도 가능하다.
본 발명의 또 다른 실시예에 따르면, 에픽셜 실리콘 영역(50)은 상면이 기판(10)의 상면보다 융기된 상승된 소오스/드레인 영역을 형성할 수 있다. 또한, 충분히 높은 전도성을 갖기 위해 실리콘 영역(50)에 별도로 소오스/드레인 불순물을 주입할 수 있다. 도 2e에 도시된 바와 같이, 실리사이드화(silicidation) 공정을 수행하여 실리콘 영역(50)의 상면을 높은 전도성의 실리사이드 소오스/드레인 콘택 영역(52)으로 전환한다.
도 3a 내지 도 3g는 본 발명의 또 다른 실시예에 따른 전계 효과 트랜지스터의 형성 방법을 나타낸다. 본 실시예의 방법은 CMOS 트랜지스터를 형성하기 위해 도 2a 내지 도 2e에 도시된 공정과 동시에 수행될 수 있다. 도 3a에 도시된 바와 같이, 전계 효과 트랜지스터(예, PMOS 트랜지스터) 제조 방법은 반도체 기판(10) 내에 다수의 STI 영역(12)(예, 산화막 분리 영역)을 형성하는 것을 포함한다. STI 영역(12) 사이의 공간에 의해 기판(10) 내에 다수의 액티브 장치 영역이 정의될 수 있다. 본 발명의 몇몇 실시예들에서, 인접하는 STI 영역 사이로 확장된 기판(10)의 상면에 문턱 전압(Vth) 불순물이 주입되거나 또는 도시된 바와 같이, 예를 들어, 에피택설 성장 기술을 이용하여 상면 상에 실리콘 게르마늄(SiGe) 채널층(13)(선택적)을 형성할 수 있다. 채널층(13)을 형성하여 상대적으로 고농도의 소오스/드레인 확장 영역을 형성하지 않을 수 있다.
도 3a에 도시된 바와 같이, 각각의 액티브 장치 영역 상에 절연 게이트 전극을 형성한다. 상기 절연 게이트 전극은 초기에 게이트 절연막(14)(예, 게이트 산화막), 게이트 절연막(14) 상의 게이트 전극(16)(예, 도핑 또는 미도핑된 폴리실리콘), 게이트 전극(16) 상의 산화막 캡(18) 및 산화막 캡(18) 상의 질화막 캡(20)을 포함하는 패턴된 적층막으로 구성될 수 있다. 또한, 상기 절연 게이트 전극의 양 측벽 상에 절연 스페이서가 형성될 수 있다. 상기 절연 스페이서는, 도시된 바와 같이, 질화막 스페이서층(22b)으로 덮힌 제1 질화막 스페이서(22a)로 형성될 수 있다.
이어서, 도 3b에 도시된 바와 같이, 도 3a에 도시된 질화막 스페이서층(22b)을 이방성 식각하여 제1 질화막 스페이서(22a) 상에 제2 질화막 스페이서(22b)를 형성할 수 있다. 또한, 게이트 전극을 식각 마스크로 이용하여 기판 내로 선택적 식각하여 소오스 및 드레인 영역 트렌치(24)를 형성한다. 상기 식각 공정은 이방성 반응성 이온 에칭(RIE)일 수 있으며, 약 500-600 Å 범위의 깊이를 갖는 트렌치(24)를 형성할 수 있다. 또한, 상기 식각 공정은 질화막 캡(20)의 상면을 리세스할 수 있다.
도 3c에 도시된 바와 같이, 트렌치(24)의 바닥 및 측벽을 에피택셜 '씨드(seeds)'로 사용하는 에피택셜 성장 공정을 수행하여 트렌치(24) 내에 SiGe 소오스 및 드레인 영역(26)을 형성한다. 상기 에피택셜 성장 공정은 소오스/드레인 영역 분순물로 SiGe 소오스 및 드레인 영역(26)을 인-시츄(in-situ) 도핑하는 것을 포함할 수 있으나, SiGe 소오스 및 드레인 영역(26)의 전도성를 향상시키기 위해 임플란트 및 어닐링 공정이 수행될 수 있다.
이어서, 도 3d에 도시된 바와 같이, 질화막(미도시)이 컨포멀하게 형성되고 반응성 이온 에칭(RIE)으로 이방성 식각하여 제2 질화막 스페이서(22b) 상에 제3 질화막 스페이서(22c)를 형성할 수 있다. 제3 질화막 스페이서(22c)를 형성하는 과정에서 사용된 반응성 이온 에칭 공정에 의해 SiGe 소오스 및 드레인 영역(26")이 리세스될 수 있다. 유사하게, 도 3e에 도시된 바와 같이, 질화막 캡(20)을 제거하기 위해 사용된 반응성 이온 에칭 공정에 의해 SiGe 소오스 및 드레인 영역(26")이 더 리세스될 수 있다.
도 3f 및 도 3g에 도시된 바와 같이, 선택적 에피택설 성장(SEG) 공정으로 SiGe 소오스 및 드레인 영역(26") 리세스의 적어도 일부를 에피택셜 실리콘 영역(50')으로 채울 수 있다. 에피택셜 실리콘 영역(50')은 700-800 ℃ 범위의 온도에서 형성될 수 있다. 에피택셜 성장 공정 후에, 실리사이드화 공정을 수행하여 실리콘 영역(50')의 적어도 일부를 실리사이드 소오스/드레인 콘택 영역(52')으로 전환할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 12: STI 분리막
16: 게이트 전극 22a, 22b, 22c: 질화막 스페이서
26: SiGe 소오스 및 드레인 영역 50': 에피택셜 실리콘 영역

Claims (10)

  1. 게이트 전극을 식각 마스크로 반도체 영역 내로 소오스 및 드레인 영역 트렌치를 선택적 식각하고,
    상기 소오스 및 드레인 영역 트렌치 내에 SiGe 소오스 및 드레인 영역을 에피택셜 성장시키고,
    상기 SiGe 소오스 및 드레인 영역 상에 실리콘 캡핑층을 에피택셜 성장시키고,
    상기 실리콘 캡핑층 상에 실리사이드 콘택 영역을 형성하는 것을 포함하는 전계 효과 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    상기 실리사이드 콘택 영역을 형성하는 것은 상기 실리콘 캡핑층에 소오스 및 드레인 불순물을 주입한 후에 수행되는 전계 효과 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 실리콘 캡핑층을 에피택셜 성장시키는 것은 SiGe 소오스 및 드레인 영역에 소오스 및 드레인 영역 불순물을 주입한 후에 수행되는 전계 효과 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 게이트 전극은 질화막 캡핑층을 포함하고,
    상기 실리콘 캡핑층을 에피택셜 성장시키는 것은 상기 질화막 캡핑층을 제거한 후에 수행되는 전계 효과 트랜지스터의 제조 방법.
  5. 제1항에 있어서,
    상기 게이트 전극은 상기 반도체 영역의 표면 상에 형성되고,
    상기 실리사이드 콘택 영역을 형성하는 것은 상기 반도체 영역의 표면보다 높은 상기 실리콘 캡핑층의 상면 상에 실리사이드 콘택 영역을 형성하는 것을 포함하는 전계 효과 트랜지스터의 제조 방법.
  6. 제1항에 있어서,
    상기 선택적 식각하는 것은 상기 반도체 영역 내로 500 Å 내지 600 Å의 깊이를 갖는 소오스 및 드레인 영역 트렌치를 선택적 식각하는 것을 포함하는 전계 효과 트랜지스터의 제조 방법.
  7. 제1항에 있어서,
    상기 실리콘 캡핑층을 에피택셜 성장시키는 것은 탄소 불순물로 상기 실리콘 캡핑층을 인-시츄 도핑하는 것을 포함하는 전계 효과 트랜지스터의 제조 방법.
  8. 제1항에 있어서,
    상기 SiGe 소오스 및 드레인 영역 상에 실리콘 캡핑층을 에피택셜 성장시키는 것은 700 ℃ 내지 800 ℃의 온도에서 상기 실리콘 캡핑층을 에피택셜 성장시키는 것을 포함하는 전계 효과 트랜지스터의 제조 방법.
  9. 제1항에 있어서,
    상기 전계 효과 트랜지스터는 PMOS 트랜지스터이고,
    상기 SiGe 소오스 및 드레인 영역 상에 실리콘 캡핑층을 에피택셜 성장시키는 것은 NMOS 트랜지스터의 소오스 및 드레인 영역 상에 실리콘 캡핑층을 에피택셜 성장시키는 것과 동시에 수행되는 전계 효과 트랜지스터의 제조 방법.
  10. 반도체 액티브 영역 상에 절연 게이트 전극을 형성하고,
    상기 절연 게이트 전극을 제1 실리콘 질화막 스페이서층으로 덮고,
    상기 반도체 액티브 영역 내에 상기 절연 게이트 전극의 측벽 및 소오스/드레인 리세스 상에 제1 질화막 스페이서를 형성하기 위해 반응성 이온 에칭으로 상기 제1 실리콘 질화막 스페이서층을 선택적 식각하고,
    상기 절연 게이트 전극 및 상기 제1 질화막 스페이서를 제2 실리콘 질화막 스페이서층으로 덮고,
    상기 반도체 액티브 영역 내에 상기 절연 게이트 전극의 측벽 상에 제2 질화막 스페이서를 형성하고 상기 소오스/드레인 리세스의 깊이를 증가시키는 반응성 이온 에칭을 이용하여 상기 제2 실리콘 질화막 스페이서층을 선택적 식각하고,
    상기 소오스/드레인 리세스 상에 실리콘 캡핑층을 에피택셜 성장시키고,
    상기 실리콘 캡핑층 상에 실리사이드 콘택 영역을 형성하는 것을 포함하는 전계 효과 트랜지스터의 제조 방법.
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