CN110828300B - 外延工艺方法 - Google Patents

外延工艺方法 Download PDF

Info

Publication number
CN110828300B
CN110828300B CN201911162959.4A CN201911162959A CN110828300B CN 110828300 B CN110828300 B CN 110828300B CN 201911162959 A CN201911162959 A CN 201911162959A CN 110828300 B CN110828300 B CN 110828300B
Authority
CN
China
Prior art keywords
epitaxial layer
epitaxial
sub
grid
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911162959.4A
Other languages
English (en)
Other versions
CN110828300A (zh
Inventor
涂火金
刘厥扬
胡展源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN201911162959.4A priority Critical patent/CN110828300B/zh
Publication of CN110828300A publication Critical patent/CN110828300A/zh
Application granted granted Critical
Publication of CN110828300B publication Critical patent/CN110828300B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H01L21/02661—In-situ cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种外延工艺方法，两次以上的子外延层生长工艺，在最顶层子外延层之前的各子外延层的所述子外延层生长工艺完成之后还包括气体清洗工艺，用于将对应的子外延层生长工艺的残余工艺气体去除，之后再进行外延生长工艺参数切换并进行下一次子外延层生长。本发明能防止残余工艺气体在生长工艺参数切换过程中产生缺陷，从而能在多次子外延层生长工艺中防止缺陷产生。

Description

外延工艺方法
技术领域
本发明涉及一种半导体集成电路的制造方法，特别涉及一种外延工艺方法。
背景技术
随着技术的发展，器件的关键尺寸(CD)越来越小，器件的工艺节点达28nm以下时，往往需要在源漏区采用嵌入式外延层来改变沟道区的应力，从而提高载流子的迁移率并从而提高器件的性能。对于PMOS器件，嵌入式外延层通常采用锗硅外延层(SiGe)；对于NMOS器件，嵌入式外延层通常采用磷硅外延层(SiP)。
通常在器件的栅极结构形成之后，在栅极结构的两侧先自对准形成凹槽，凹槽通常为∑型结构；之后，再采用外延工艺在凹槽中自对准形成嵌入式外延层。
栅极结构通常为栅介质层和多晶硅栅的叠加结构。随着技术的发展，在28nm工艺节点以下栅极结构通常采用HKMG结构，HK表示高介电常数层即栅介质层采用高介电常数层，MG表示金属层。采用HKMG时，通常先在半导体衬底如硅衬底上形成伪栅极结构，伪栅极结构由栅介质层和多晶硅栅叠加而成，之后利用伪栅极结构的自对准定义在伪栅极结构两侧形成凹槽以及在凹槽中形成嵌入式外延层并在嵌入式外延层中进行源漏注入。后续工艺中，如第零层层间膜形成之后，会去除伪栅极结构，之后再在伪栅极结构去除的区域中形成HKMG。
通常，栅极结构或伪栅极结构的多晶硅栅顶部形成有硬质掩模层，嵌入式外延层形成时会选择性形成在凹槽中，在多晶硅栅顶部形成的硬质掩模层表面上不形成嵌入式外延层。嵌入式外延层通常由3层子外延层叠加而成，分别为籽晶层、主体层和盖帽层。现有工艺中，嵌入式外延层的籽晶层、主体层和盖帽层通常是连续外延生长完成，即在籽晶层的外延工艺完成之后进行外延工艺参数切换进行主体层的外延生长，之后再进行外延工艺参数切换进行盖帽层的外延生长。其中，籽晶层通常是形成在凹槽的内侧表面，主体层将凹槽填充，盖埋层覆盖在主体层的顶部并通常还会延伸到凹槽的顶部。
现有嵌入式外延层生长工艺中，往往在多晶硅栅的顶部和侧面会形成缺陷(defect)如凝结(condense)缺陷。
发明内容
本发明所要解决的技术问题是提供一种外延工艺方法，能在多次子外延层生长工艺中防止缺陷产生。
为解决上述技术问题，本发明提供的外延工艺方法中，外延工艺包括两次以上的子外延层生长工艺，各所述子外延层生长工艺用于形成一层对应的子外延层。
在最顶层所述子外延层之前的各所述子外延层的所述子外延层生长工艺完成之后还包括气体清洗工艺，所述气体清洗工艺用于将对应的所述子外延层生长工艺的残余工艺气体去除且在将所述子外延层生长工艺的残余工艺气体去除之后再进行外延生长工艺参数切换，所述外延生长工艺参数切换将外延生长工艺参数切换到下一次所述子外延层生长工艺对应的生长工艺参数，以防止残余工艺气体在生长工艺参数切换过程中产生缺陷。
进一步的改进是，所述外延工艺形成的外延层为锗硅外延层或为磷硅外延层。
进一步的改进是，所述外延工艺包括3次子外延层生长工艺，3次所述子外延层生长工艺分别形成籽晶层(buffer layer)、主体层(bulk layer)和盖帽层(cap layer)。
进一步的改进是，所述籽晶层、所述主体层和所述盖帽层对应的所述子外延层生长工艺的工艺温度分别为第一温度、第二温度和第三温度，所述第一温度大于第二温度，所述第三温度大于所述第一温度。
所述籽晶层、所述主体层和所述盖帽层对应的所述子外延层生长工艺的工艺压强分别为第一压强、第二压强和第三压强，所述第一压强大于第二压强，所述第二压强大于所述第三压强。
进一步的改进是，所述籽晶层的所述子外延层生长工艺对应的所述气体清洗工艺的工艺温度等于所述第一温度，所述籽晶层的所述子外延层生长工艺对应的所述气体清洗工艺的工艺压强从所述第一压强开始降低，所述气体清洗工艺的工艺压强的最低值越低越好，利用所述气体清洗工艺的工艺压强降低来提高对所述残余工艺气体的去除率。
进一步的改进是，所述主体层的所述子外延层生长工艺对应的所述气体清洗工艺的工艺温度等于所述第二温度，所述所述主体层的所述子外延层生长工艺对应的所述气体清洗工艺的工艺压强从所述第二压强开始降低，所述气体清洗工艺的工艺压强的最低值越低越好，利用所述气体清洗工艺的工艺压强降低来提高对所述残余工艺气体的去除率。
进一步的改进是，所述籽晶层的所述子外延层生长工艺之前还包括烘烤工艺，所述烘烤工艺的温度大于所述第三温度，所述烘烤工艺的工艺压强小于所述第二压强以及大于所述第三压强。
进一步的改进是，各所述子外延层生长工艺的工艺温度的范围为500℃～800℃，各所述子外延层生长工艺的工艺压强的范围为1torr～100torr。
进一步的改进是，各所述子外延层生长工艺对应的所述气体清洗工艺对应的工艺压强的范围为0.1torr～20torr。
进一步的改进是，所述锗硅外延层为PMOS管的源漏嵌入式外延层，以提高所述PMOS管的沟道区的空穴迁移率，所述源区和所述漏区形成于所述锗硅外延层中；所述PMOS管包括栅极结构，在所述栅极结构的两侧中形成有凹槽，所述锗硅外延层选择性形成在所述栅极结构两侧的凹槽中。
进一步的改进是，所述栅极结构为栅介质层和多晶硅栅的叠加结构，所述凹槽自对准形成在所述栅极结构的两侧。
或者，所述栅极结构为栅介质层和金属栅的叠加结构，所述金属栅采用栅替换工艺形成，在所述金属栅形成之前在半导体衬底表面上形成有伪栅极结构，所述伪栅极结构由叠加的栅介质层和多晶硅栅组成；所述凹槽自对准形成所述伪栅极结构的两侧，所述锗硅外延层选择性形成在所述栅极结构两侧的凹槽中；所述伪栅极结构去除之后，在所述伪栅极结构去除区域中形成所述栅极结构。
进一步的改进是，所述PMOS管的工艺节点包括40nm、28nm和14nm以下。
进一步的改进是，所述磷硅外延层为NMOS管的源漏嵌入式外延层，以提高所述NMOS管的沟道区的电子迁移率，所述源区和所述漏区形成于所述锗硅外延层中。
所述NMOS管包括栅极结构，在所述栅极结构的两侧中形成有凹槽，所述锗硅外延层选择性形成在所述栅极结构两侧的凹槽中。
进一步的改进是，所述栅极结构为栅介质层和多晶硅栅的叠加结构，所述凹槽自对准形成在所述栅极结构的两侧。
或者，所述栅极结构为栅介质层和金属栅的叠加结构，所述金属栅采用栅替换工艺形成，在所述金属栅形成之前在半导体衬底表面上形成有伪栅极结构，所述伪栅极结构由叠加的栅介质层和多晶硅栅组成；所述凹槽自对准形成所述伪栅极结构的两侧，所述锗硅外延层选择性形成在所述栅极结构两侧的凹槽中；所述伪栅极结构去除之后，在所述伪栅极结构去除区域中形成所述栅极结构。
进一步的改进是，所述NMOS管的工艺节点包括40nm、28nm和14nm以下。
本发明在包括多次子外延层生长的外延工艺中，对各子外延层生长工艺之间的外延生长工艺参数切换做了特别的设置，主要是在外延生长工艺参数切换之前，进行了气体清洗工艺，气体清洗工艺能将外延生长工艺参数切换之前的子外延层生长工艺的残余工艺气体去除，从而能防止残余工艺气体在外延生长工艺参数切换过程中产生缺陷，特别是防止产生由残余工艺气体分解形成的副产物形成的凝结缺陷。
本发明特别适用于MOS晶体管中用于调节沟道区的应力的嵌入式外延层的选择性生长，嵌入式外延层通常选择性形成在自对准形成于多晶硅栅两侧的凹槽中，嵌入式外延层由籽晶层、主体层和盖帽层叠加而成，通过本发明，能防止在籽晶层和主体层的外延生长工艺参数切换过程以及主体层和盖帽层的外延生长工艺参数切换过程中产生缺陷，最后能提高器件的电学性能和产品良率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A现有外延工艺方法应用于MOS晶体管的嵌入式外延层生长时的嵌入式外延层的SEM照片；
图1B现有外延工艺方法应用于MOS晶体管的嵌入式外延层生长时的嵌入式外延层的TEM照片；
图2是现有外延工艺方法应用于MOS晶体管的嵌入式外延层生长时的不同时间段的温度和压强的曲线；
图3是本发明实施例外延工艺方法流程图；
图4是本发明较佳实施例外延工艺方法应用于MOS晶体管的嵌入式外延层生长时的不同时间段的温度和压强的曲线；
图5A本发明较佳实施例外延工艺方法应用于MOS晶体管的嵌入式外延层生长时的嵌入式外延层的SEM照片；
图5B本发明较佳实施例外延工艺方法应用于MOS晶体管的嵌入式外延层生长时的嵌入式外延层的TEM照片。
具体实施方式
现有外延工艺方法：
在详细介绍本发明实施例方法之前先介绍一下现有方法，现有方法以形成3层式结构的嵌入式外延层为例进行说明：
现有外延工艺方法中，所述外延工艺形成的外延层为锗硅外延层或为磷硅外延层。所述锗硅外延层为PMOS管的源漏嵌入式外延层，以提高所述PMOS管的沟道区的空穴迁移率，所述源区和所述漏区形成于所述锗硅外延层中。所述磷硅外延层为NMOS管的源漏嵌入式外延层，以提高所述NMOS管的沟道区的电子迁移率，所述源区和所述漏区形成于所述锗硅外延层中。
所述外延工艺包括3次子外延层生长工艺，3次所述子外延层生长工艺分别形成籽晶层、主体层和盖帽层。
所述籽晶层、所述主体层和所述盖帽层对应的所述子外延层生长工艺的工艺温度分别为第一温度、第二温度和第三温度，所述第一温度大于第二温度，所述第三温度大于所述第一温度。
所述籽晶层、所述主体层和所述盖帽层对应的所述子外延层生长工艺的工艺压强分别为第一压强、第二压强和第三压强，所述第一压强大于第二压强，所述第二压强大于所述第三压强。
所述籽晶层的所述子外延层生长工艺之前还包括烘烤(bake)工艺，所述烘烤工艺的温度大于所述第三温度，所述烘烤工艺的工艺压强小于所述第二压强以及大于所述第三压强。
如图2所示，是现有外延工艺方法应用于MOS晶体管的嵌入式外延层生长时的不同时间段的温度和压强的曲线；图4中，横坐标为时间，不同时间段表示进行不同的工艺，其中烘烤表示进行所述烘烤工艺，L1表示进行所述籽晶层对应的所述子外延层生长工艺，L2表示进行所述主体层对应的所述子外延层生长工艺，L3表示进行所述盖帽层对应的所述子外延层生长工艺。
T1表示L1的工艺温度，T2表示L2的工艺温度，T3表示L3的工艺温度，T4表示烘烤的工艺温度；P1表示L1的工艺温度，P2表示L2的工艺温度，P3表示L3的工艺温度，P4表示烘烤的工艺温度。
可以看出，L1完成之后会直接进行外延生长工艺参数切换并进行L2，L2完成之后会直接进行外延生长工艺参数切换并进行L3。
PMOS管或NMOS管都包括栅极结构，在所述栅极结构的两侧中形成有凹槽，所述锗硅外延层选择性形成在所述栅极结构两侧的凹槽中。所述栅极结构为栅介质层和多晶硅栅的叠加结构，所述凹槽自对准形成在所述栅极结构的两侧。
如图1A所示，现有外延工艺方法应用于MOS晶体管的嵌入式外延层生长时的嵌入式外延层的SEM照片；如图1B所示，现有外延工艺方法应用于MOS晶体管的嵌入式外延层生长时的嵌入式外延层的TEM照片，在多晶硅栅101的两侧的凹槽中形成有嵌入式外延层102，在多晶硅栅101的顶部表面和侧面还形成有如标记103所示的缺陷。
本发明实施例外延工艺方法：
如图3所示，是本发明实施例外延工艺方法流程图；本发明实施例外延工艺方法中，外延工艺包括两次以上的子外延层生长工艺，各所述子外延层生长工艺用于形成一层对应的子外延层。
在最顶层所述子外延层之前的各所述子外延层的所述子外延层生长工艺完成之后还包括气体清洗工艺，所述气体清洗工艺用于将对应的所述子外延层生长工艺的残余工艺气体去除且在将所述子外延层生长工艺的残余工艺气体去除之后再进行外延生长工艺参数切换，所述外延生长工艺参数切换将外延生长工艺参数切换到下一次所述子外延层生长工艺对应的生长工艺参数，以防止残余工艺气体在生长工艺参数切换过程中产生缺陷。
本发明实施例在包括多次子外延层生长的外延工艺中，对各子外延层生长工艺之间的外延生长工艺参数切换做了特别的设置，主要是在外延生长工艺参数切换之前，进行了气体清洗工艺，气体清洗工艺能将外延生长工艺参数切换之前的子外延层生长工艺的残余工艺气体去除，从而能防止残余工艺气体在外延生长工艺参数切换过程中产生缺陷，特别是防止产生由残余工艺气体分解形成的副产物形成的凝结缺陷。
本发明较佳实施例外延工艺方法：
本发明较佳实施例外延工艺方法中，所述外延工艺形成的外延层为锗硅外延层或为磷硅外延层。所述锗硅外延层为PMOS管的源漏嵌入式外延层，以提高所述PMOS管的沟道区的空穴迁移率，所述源区和所述漏区形成于所述锗硅外延层中。所述磷硅外延层为NMOS管的源漏嵌入式外延层，以提高所述NMOS管的沟道区的电子迁移率，所述源区和所述漏区形成于所述锗硅外延层中。
所述外延工艺包括3次子外延层生长工艺，3次所述子外延层生长工艺分别形成籽晶层、主体层和盖帽层。
所述籽晶层、所述主体层和所述盖帽层对应的所述子外延层生长工艺的工艺温度分别为第一温度、第二温度和第三温度，所述第一温度大于第二温度，所述第三温度大于所述第一温度。
所述籽晶层、所述主体层和所述盖帽层对应的所述子外延层生长工艺的工艺压强分别为第一压强、第二压强和第三压强，所述第一压强大于第二压强，所述第二压强大于所述第三压强。
所述籽晶层的所述子外延层生长工艺对应的所述气体清洗工艺的工艺温度等于所述第一温度，所述籽晶层的所述子外延层生长工艺对应的所述气体清洗工艺的工艺压强从所述第一压强开始降低，所述气体清洗工艺的工艺压强的最低值越低越好，利用所述气体清洗工艺的工艺压强降低来提高对所述残余工艺气体的去除率。
所述主体层的所述子外延层生长工艺对应的所述气体清洗工艺的工艺温度等于所述第二温度，所述所述主体层的所述子外延层生长工艺对应的所述气体清洗工艺的工艺压强从所述第二压强开始降低，所述气体清洗工艺的工艺压强的最低值越低越好，利用所述气体清洗工艺的工艺压强降低来提高对所述残余工艺气体的去除率。
所述籽晶层的所述子外延层生长工艺之前还包括烘烤工艺，所述烘烤工艺的温度大于所述第三温度，所述烘烤工艺的工艺压强小于所述第二压强以及大于所述第三压强。
如图4所示，是本发明较佳实施例外延工艺方法应用于MOS晶体管的嵌入式外延层生长时的不同时间段的温度和压强的曲线；图4中，横坐标为时间，不同时间段表示进行不同的工艺，其中烘烤表示进行所述烘烤工艺，L1表示进行所述籽晶层对应的所述子外延层生长工艺，L2表示进行所述主体层对应的所述子外延层生长工艺，L3表示进行所述盖帽层对应的所述子外延层生长工艺；气体清洗表示所述气体清洗工艺，在L1和L2之后都包括一个所述气体清洗工艺。
T1表示L1的工艺温度，T2表示L2的工艺温度，T3表示L3的工艺温度，T4表示烘烤的工艺温度；P1表示L1的工艺温度，P2表示L2的工艺温度，P3表示L3的工艺温度，P4表示烘烤的工艺温度。
可以看出，所述气体清洗工艺的温度和对应的所述子外延层生长工艺的温度相同，所述气体清洗工艺的压强是在对应的所述子外延层生长工艺的压强的基础上下降。
更优选择为，各所述子外延层生长工艺的工艺温度的范围为500℃～800℃，各所述子外延层生长工艺的工艺压强的范围为1torr～100torr。
各所述子外延层生长工艺对应的所述气体清洗工艺对应的工艺压强的范围为0.1torr～20torr。
对于PMOS管，所述PMOS管包括栅极结构，在所述栅极结构的两侧中形成有凹槽，所述锗硅外延层选择性形成在所述栅极结构两侧的凹槽中。所述栅极结构为栅介质层和多晶硅栅的叠加结构，所述凹槽自对准形成在所述栅极结构的两侧。
或者，所述栅极结构为栅介质层和金属栅的叠加结构，所述金属栅采用栅替换工艺形成，在所述金属栅形成之前在半导体衬底表面上形成有伪栅极结构，所述伪栅极结构由叠加的栅介质层和多晶硅栅组成；所述凹槽自对准形成所述伪栅极结构的两侧，所述锗硅外延层选择性形成在所述栅极结构两侧的凹槽中；所述伪栅极结构去除之后，在所述伪栅极结构去除区域中形成所述栅极结构。
所述PMOS管的工艺节点包括40nm、28nm和14nm以下，例如：所述PMOS管为28LP即28纳米的低功耗器件，或者所述PMOS管为28HKMG即28纳米的HKMG器件，或者所述PMOS管14nm以下器件。
对于NMOS管，所述NMOS管包括栅极结构，在所述栅极结构的两侧中形成有凹槽，所述锗硅外延层选择性形成在所述栅极结构两侧的凹槽中。
所述栅极结构为栅介质层和多晶硅栅的叠加结构，所述凹槽自对准形成在所述栅极结构的两侧。
或者，所述栅极结构为栅介质层和金属栅的叠加结构，所述金属栅采用栅替换工艺形成，在所述金属栅形成之前在半导体衬底表面上形成有伪栅极结构，所述伪栅极结构由叠加的栅介质层和多晶硅栅组成；所述凹槽自对准形成所述伪栅极结构的两侧，所述锗硅外延层选择性形成在所述栅极结构两侧的凹槽中；所述伪栅极结构去除之后，在所述伪栅极结构去除区域中形成所述栅极结构。
所述NMOS管的工艺节点包括40nm、28nm和14nm以下。例如：所述NMOS管为28LP即28纳米的低功耗器件，或者所述NMOS管为28HKMG即28纳米的HKMG器件，或者所述NMOS管14nm以下器件。
本发明较佳实施例特别适用于MOS晶体管中用于调节沟道区的应力的嵌入式外延层的选择性生长，嵌入式外延层通常选择性形成在自对准形成于多晶硅栅两侧的凹槽中，嵌入式外延层由籽晶层、主体层和盖帽层叠加而成，通过本发明较佳实施例，能防止在籽晶层和主体层的外延生长工艺参数切换过程以及主体层和盖帽层的外延生长工艺参数切换过程中产生缺陷，最后能提高器件的电学性能和产品良率。
如图5A所示，本发明较佳实施例外延工艺方法应用于MOS晶体管的嵌入式外延层生长时的嵌入式外延层的SEM照片；如图5B所示，本发明较佳实施例外延工艺方法应用于MOS晶体管的嵌入式外延层生长时的嵌入式外延层的TEM照片，在多晶硅栅101的两侧的凹槽中形成有嵌入式外延层102，在多晶硅栅101的顶部表面和侧面并没有形成任何缺陷，如图1A和图1B中的标记103所示的缺陷。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (10)

1.一种外延工艺方法，其特征在于，外延工艺包括两次以上的子外延层生长工艺，各所述子外延层生长工艺用于形成一层对应的子外延层；
在最顶层所述子外延层之前的各所述子外延层的所述子外延层生长工艺完成之后还包括气体清洗工艺，所述气体清洗工艺用于将对应的所述子外延层生长工艺的残余工艺气体去除且在将所述子外延层生长工艺的残余工艺气体去除之后再进行外延生长工艺参数切换，所述外延生长工艺参数切换将外延生长工艺参数切换到下一次所述子外延层生长工艺对应的生长工艺参数，以防止残余工艺气体在生长工艺参数切换过程中产生缺陷；
所述外延工艺形成的外延层为锗硅外延层或为磷硅外延层；
所述外延工艺包括3次子外延层生长工艺，3次所述子外延层生长工艺分别形成籽晶层、主体层和盖帽层；
所述籽晶层、所述主体层和所述盖帽层对应的所述子外延层生长工艺的工艺温度分别为第一温度、第二温度和第三温度，所述第一温度大于第二温度，所述第三温度大于所述第一温度；
所述籽晶层、所述主体层和所述盖帽层对应的所述子外延层生长工艺的工艺压强分别为第一压强、第二压强和第三压强，所述第一压强大于第二压强，所述第二压强大于所述第三压强；
所述籽晶层的所述子外延层生长工艺对应的所述气体清洗工艺的工艺温度等于所述第一温度，所述籽晶层的所述子外延层生长工艺对应的所述气体清洗工艺的工艺压强从所述第一压强开始降低，所述气体清洗工艺的工艺压强的最低值越低越好，利用所述气体清洗工艺的工艺压强降低来提高对所述残余工艺气体的去除率；
所述主体层的所述子外延层生长工艺对应的所述气体清洗工艺的工艺温度等于所述第二温度，所述主体层的所述子外延层生长工艺对应的所述气体清洗工艺的工艺压强从所述第二压强开始降低，所述气体清洗工艺的工艺压强的最低值越低越好，利用所述气体清洗工艺的工艺压强降低来提高对所述残余工艺气体的去除率。
2.如权利要求1所述的外延工艺方法，其特征在于：所述籽晶层的所述子外延层生长工艺之前还包括烘烤工艺，所述烘烤工艺的温度大于所述第三温度，所述烘烤工艺的工艺压强小于所述第二压强以及大于所述第三压强。
3.如权利要求1所述的外延工艺方法，其特征在于：各所述子外延层生长工艺的工艺温度的范围为500℃～800℃，各所述子外延层生长工艺的工艺压强的范围为1torr～100torr。
4.如权利要求3所述的外延工艺方法，其特征在于：各所述子外延层生长工艺对应的所述气体清洗工艺对应的工艺压强的范围为0.1torr～20torr。
5.如权利要求1所述的外延工艺方法，其特征在于：所述锗硅外延层为PMOS管的源漏嵌入式外延层，以提高所述PMOS管的沟道区的空穴迁移率，源区和漏区形成于所述锗硅外延层中；所述PMOS管包括栅极结构，在所述栅极结构的两侧中形成有凹槽，所述锗硅外延层选择性形成在所述栅极结构两侧的凹槽中。
6.如权利要求5所述的外延工艺方法，其特征在于：所述栅极结构为栅介质层和多晶硅栅的叠加结构，所述凹槽自对准形成在所述栅极结构的两侧；
或者，所述栅极结构为栅介质层和金属栅的叠加结构，所述金属栅采用栅替换工艺形成，在所述金属栅形成之前在半导体衬底表面上形成有伪栅极结构，所述伪栅极结构由叠加的栅介质层和多晶硅栅组成；所述凹槽自对准形成所述伪栅极结构的两侧，所述锗硅外延层选择性形成在所述栅极结构两侧的凹槽中；所述伪栅极结构去除之后，在所述伪栅极结构去除区域中形成所述栅极结构。
7.如权利要求6所述的外延工艺方法，其特征在于：所述PMOS管的工艺节点包括40nm、28nm和14nm以下。
8.如权利要求1所述的外延工艺方法，其特征在于：所述磷硅外延层为NMOS管的源漏嵌入式外延层，以提高所述NMOS管的沟道区的电子迁移率，源区和漏区形成于所述磷硅外延层中；
所述NMOS管包括栅极结构，在所述栅极结构的两侧中形成有凹槽，所述磷硅外延层选择性形成在所述栅极结构两侧的凹槽中。
9.如权利要求8所述的外延工艺方法，其特征在于：所述栅极结构为栅介质层和多晶硅栅的叠加结构，所述凹槽自对准形成在所述栅极结构的两侧；
或者，所述栅极结构为栅介质层和金属栅的叠加结构，所述金属栅采用栅替换工艺形成，在所述金属栅形成之前在半导体衬底表面上形成有伪栅极结构，所述伪栅极结构由叠加的栅介质层和多晶硅栅组成；所述凹槽自对准形成所述伪栅极结构的两侧，所述磷硅外延层选择性形成在所述栅极结构两侧的凹槽中；所述伪栅极结构去除之后，在所述伪栅极结构去除区域中形成所述栅极结构。
10.如权利要求9所述的外延工艺方法，其特征在于：所述NMOS管的工艺节点包括40nm、28nm和14nm以下。
CN201911162959.4A 2019-11-25 2019-11-25 外延工艺方法 Active CN110828300B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911162959.4A CN110828300B (zh) 2019-11-25 2019-11-25 外延工艺方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911162959.4A CN110828300B (zh) 2019-11-25 2019-11-25 外延工艺方法

Publications (2)

Publication Number Publication Date
CN110828300A CN110828300A (zh) 2020-02-21
CN110828300B true CN110828300B (zh) 2022-03-18

Family

ID=69559083

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911162959.4A Active CN110828300B (zh) 2019-11-25 2019-11-25 外延工艺方法

Country Status (1)

Country Link
CN (1) CN110828300B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01214017A (ja) * 1988-02-22 1989-08-28 Fujitsu Ltd 分子線エピタキシアル成長方法及び装置
CN1417844A (zh) * 2002-12-10 2003-05-14 西安电子科技大学 硅锗/硅的化学气相沉积生长方法
CN101724896A (zh) * 2009-11-26 2010-06-09 上海宏力半导体制造有限公司 一种非选择性生长锗硅外延的方法
CN102956445A (zh) * 2011-08-24 2013-03-06 中芯国际集成电路制造(上海)有限公司 一种锗硅外延层生长方法
CN104733317A (zh) * 2013-12-20 2015-06-24 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN105185746A (zh) * 2015-08-20 2015-12-23 上海华力微电子有限公司 Cmos器件工艺中锗硅外延层的制备方法
CN105529266A (zh) * 2014-10-21 2016-04-27 上海华力微电子有限公司 嵌入式锗硅外延位错缺陷的改善方法
JP2017034190A (ja) * 2015-08-05 2017-02-09 三菱電機株式会社 炭化珪素エピタキシャルウエハの製造方法及び製造装置
CN108573874A (zh) * 2018-04-13 2018-09-25 上海华力集成电路制造有限公司 具有hkmg的nmos的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3116487B2 (ja) * 1991-11-22 2000-12-11 ソニー株式会社 半導体エピタキシャル基板の製造方法
US20080076236A1 (en) * 2006-09-21 2008-03-27 Jih-Shun Chiang Method for forming silicon-germanium epitaxial layer
JP5141029B2 (ja) * 2007-02-07 2013-02-13 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP5472308B2 (ja) * 2009-09-17 2014-04-16 株式会社Ｓｕｍｃｏ エピタキシャルウェーハの製造方法および製造装置
US8324059B2 (en) * 2011-04-25 2012-12-04 United Microelectronics Corp. Method of fabricating a semiconductor structure
CN102931058B (zh) * 2011-08-08 2015-06-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法,pmos晶体管的形成方法
US20130149830A1 (en) * 2011-12-07 2013-06-13 Samsung Electronics Co., Ltd. Methods of forming field effect transistors having silicon-germanium source/drain regions therein
CN103872118A (zh) * 2014-02-21 2014-06-18 上海华力微电子有限公司 场效应晶体管及其制备方法
CN105448653A (zh) * 2014-09-01 2016-03-30 中芯国际集成电路制造(上海)有限公司 减少晶圆外延工艺缺陷的方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01214017A (ja) * 1988-02-22 1989-08-28 Fujitsu Ltd 分子線エピタキシアル成長方法及び装置
CN1417844A (zh) * 2002-12-10 2003-05-14 西安电子科技大学 硅锗/硅的化学气相沉积生长方法
CN101724896A (zh) * 2009-11-26 2010-06-09 上海宏力半导体制造有限公司 一种非选择性生长锗硅外延的方法
CN102956445A (zh) * 2011-08-24 2013-03-06 中芯国际集成电路制造(上海)有限公司 一种锗硅外延层生长方法
CN104733317A (zh) * 2013-12-20 2015-06-24 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN105529266A (zh) * 2014-10-21 2016-04-27 上海华力微电子有限公司 嵌入式锗硅外延位错缺陷的改善方法
JP2017034190A (ja) * 2015-08-05 2017-02-09 三菱電機株式会社 炭化珪素エピタキシャルウエハの製造方法及び製造装置
CN105185746A (zh) * 2015-08-20 2015-12-23 上海华力微电子有限公司 Cmos器件工艺中锗硅外延层的制备方法
CN108573874A (zh) * 2018-04-13 2018-09-25 上海华力集成电路制造有限公司 具有hkmg的nmos的制造方法

Also Published As

Publication number Publication date
CN110828300A (zh) 2020-02-21

Similar Documents

Publication Publication Date Title
US7399663B2 (en) Embedded strain layer in thin SOI transistors and a method of forming the same
US7989296B2 (en) Semiconductor device and method of manufacturing same
TWI466293B (zh) 具有金屬閘極堆疊之積體電路與其形成方法
TWI390708B (zh) 積體電路
US20110031555A1 (en) Metal oxide semiconductor transistor
US20210043626A1 (en) Integrated Circuit with a Gate Structure and Method Making the Same
US9418899B1 (en) Method of multi-WF for multi-Vt and thin sidewall deposition by implantation for gate-last planar CMOS and FinFET technology
US9954077B2 (en) Apparatus and method for multiple gate transistors
EP1638149A2 (fr) Procédé de fabrication d'un transistor à effet de champ à grille isolée à canal à hétérostructure et transistor correspondant
JP2014038898A (ja) 半導体装置
US8062952B2 (en) Strain transformation in biaxially strained SOI substrates for performance enhancement of P-channel and N-channel transistors
CN110310926B (zh) 解决sram单元器件金属硅化物缺陷形成的方法
JP5666451B2 (ja) アクティブ層の厚み減少を伴う歪トランジスタを形成するための構造歪を与えられた基板
US8329531B2 (en) Strain memorization in strained SOI substrates of semiconductor devices
CN109950256A (zh) 改善fdsoi pmos结构且提高mos器件性能的方法
US11239364B2 (en) Semiconductor device and method for manufacturing the same
CN110828300B (zh) 外延工艺方法
US11476114B2 (en) Epitaxial growth process for semiconductor device and semiconductor device comprising epitaxial layer formed by adopting the same
US20220123123A1 (en) Formation of gate all around device
US9324618B1 (en) Methods of forming replacement fins for a FinFET device
US9536990B2 (en) Methods of forming replacement fins for a FinFET device using a targeted thickness for the patterned fin etch mask
US20100123173A1 (en) Semiconductor device and method of manufacturing the same
Liu et al. Conformal SiGe selective epitaxial growth for advanced CMOS technology
CN111599763A (zh) 嵌入式外延层的制造方法
TWI819254B (zh) 半導體元件及其製造方法及類比數位轉換器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant