KR20150020056A - Ｍｏｓ 디바이스에 매립된 게르마늄 배리어 - Google Patents

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Abstract

집적 회로 구조는 반도체 기판 위의 게이트 스택과, 반도체 기판으로 연장되는 개구부를 포함하는데, 이 개구부는 게이트 스택에 인접해 있다. 제1 실리콘 게르마늄 영역이 개구부 내에 있고, 제1 실리콘 게르마늄 영역은 제1 게르마늄 백분율을 갖는다. 제2 실리콘 게르마늄 영역이 제1 실리콘 게르마늄 영역 위에 있고, 제2 실리콘 게르마늄 영역은 제1 게르마늄 백분율보다 높은 제2 게르마늄 백분율을 갖는다. 제3 실리콘 게르마늄 영역이 제2 실리콘 게르마늄 영역 위에 있고, 제3 실리콘 게르마늄 영역은 제2 게르마늄 백분율보다 낮은 제3 게르마늄 백분율을 갖는다.

Description

ＭＯＳ 디바이스에 매립된 게르마늄 배리어{GERMANIUM BARRIER EMBEDDED IN MOS DEVICES}
금속 산화물 반도체(Metal-Oxide Semiconductor, MOS) 디바이스는 집적 회로의 주요 구성요소이다. MOS 디바이스의 성능이 MOS 디바이스가 배치된 집적 회로 전체 성능에 영향을 미친다. 그렇기 때문에, MOS 디바이스의 성능을 개선하기 위한 방법이 연구되고 있다.
실시형태 및 그 효과의 보다 완전한 이해를 위해, 이하의 설명을 첨부하는 도면과 함께 참조한다.
도 1 내지 도 11은 일부 예시적인 실시형태에 따른 금속 산화물 반도체(MOS) 디바이스의 제조에 있어서 중간 스테이지의 단면도이다.
도 12는 일부 실시형태에 따른 MOS 디바이스의 에피택시 영역에서의 게르마늄 백분율의 예시적인 프로파일을 개략적으로 나타내는 도면이다.
이하, 본 개시의 실시형태의 형성 및 이용에 대해 상세하게 설명한다. 그러나, 이들 실시형태는 넓은 범위의 특정 상황에서 실시될 수 있는 다수의 적용 가능한 개념을 제공하는 것이라고 생각된다. 설명하는 특정 실시형태들은 예시일뿐이며, 본 개시의 범주를 한정하지 않는다.
반도체 디바이스[예, 금속 산화물 반도체(MOS) 디바이스]의 사이즈 및 본연의 특징부가 축소함으로 말미암아, 지난 수십년 동안 집적 회로의 단위 기능당 속도, 성능, 밀도 및 비용에 있어서 연속적인 개선이 가능해지고 있다. MOS 디바이스의 설계 및 그 본연의 특성 중 하나에 따라, MOS 디바이스의 소스와 드레인 사이의 게이트 하부의 채널 영역의 길이를 조절하여, 그 채널 영역과 연관된 저항을 변경함으로써 MOS 디바이스의 성능에 영향을 미칠 수 있다. 더 상세하게는, 채널 영역의 길이를 짧게 하면 MOS 디바이스의 소스-드레인 저항이 감소하여, 다른 파라미터가 비교적 일정하게 유지된다는 상정 하에, 충분한 전압이 MOS 디바이스의 게이트에 인가될 경우 소스와 드레인 간의 전류 흐름을 증가시킬 수 있다.
MOS 디바이스의 성능을 더욱 향상시키기 위해, MOS 디바이스의 채널 영역에 응력을 도입하여 캐리어 이동도를 개선할 수 있다. 일반적으로, 소스-드레인 방향으로 n타입 MOS("NMOS")의 채널 영역에 인장 응력을 도입하고, 소스-드레인 방향으로 p타입 MOS("PMOS")의 채널 영역에 압축 응력을 도입하는 것이 바람직하다.
PMOS 디바이스의 채널 영역에 압축 응력을 인가하는 가용 방법은 소스 및 드레인 영역에서 SiGe 스트레서(stressor)를 성장시키는 것이다. 상기 방법은 통상 반도체 기판 상에 게이트 스택을 형성하는 단계와, 상기 게이트 스택의 측벽 상에 스페이서를 형성하는 단계와, 게이트 스페이서를 따라 실리콘 기판 내에 오목부를 형성하는 단계와, 상기 오목부 내에 SiGe 스트레서를 에피택셜 성장시키는 단계를 포함한다. 에피택시 SiGe 스트레서는 소스 SiGe 스트레서와 드레인 SiGe 스트레서 사이에 배치된 채널 영역에 압축 응력을 인가한다.
스트레서로 금속 산화물 반도체(MOS) 디바이스를 형성하는 공정이 다양한 예시적인 실시형태에 따라 제공된다. MOS 디바이스를 형성하는 중간 스테이지를 나타낸다. 실시형태의 변형예에 대해 설명한다. 다양한 도면 및 예시적인 실시형태 전반에 걸쳐서, 같은 참조 번호는 같은 요소를 가리키는데 이용된다.
도 1은 웨이퍼(10)의 일부인 기판(20)을 도시한다. 기판(20)은 실리콘 기판 등의 벌크 반도체 기판일 수도 있고 또는 SOI(Silicon-On-Insulator) 구조 등의 복합 구조를 가질 수도 있다. 이와 다르게, III족, IV족, 및/또는 V족 원소를 포함하는 다른 반도체 재료가 기판(20)에 포함될 수도 있는데, 반도체 재료는 실리콘 게르마늄, 실리콘 탄소, 및/또는 III-V 화합물 반도체 재료를 포함할 수 있다.
기판(20) 위에는 게이트 스택(22)이 형성되고, 이 게이트 스택은 게이트 유전체(24)와 게이트 전극(26)을 포함한다. 게이트 유전체(24)는 실리콘 산화물 및/또는 하이 k 값이 예컨대 약 7보다 높은 하이 k 재료를 포함할 수 있다. 게이트 전극(26)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 및 이들의 조합 등의 주로 이용되는 도전성 재료를 포함할 수 있다. 또한 게이트 스택(22)은, 실리콘 탄화물, 실리콘 산질화물 등의 다른 재료도 이용될 수 있지만, 실리콘 질화물을 포함할 수 있는 하드 마스크(28)를 포함할 수 있다. 대용 게이트를 형성하는 실시형태에서는 하드 마스크(28)가 형성될 수도 형성되지 않을 수도 있다.
도 2에 도시하는 바와 같이, 얇게 도핑된 드레인/소스(Lightly Doped Drain/source, LDD) 영역(30)이, 기판(20)에 붕소 및/또는 인듐 등의 p타입 불술물을 주입함으로써 형성된다. 게이트 스택(22)과 하드 마스크(28)가 주입용 마스크로서 기능하여 LDD 영역(30)의 내부 엣지들이 게이트 스택(22)의 엣지들과 각각 실질적으로 위치 정렬된다. LDD 주입은 약 1 keV과 약 10 keV 사이의 범위의 에너지와, 약 1x1013/㎠과 약 1x1016/㎠ 사이의 범위의 사용량(dosage)을 이용하여 수행될 수 있다. 그러나, 명세서 전반에 걸쳐 언급하는 값은 예일뿐이며, 다른 값으로 변할 수 있다고 생각된다. LDD 주입은 약 0도와 약 30도 사이의 범위의 경사각으로 경사로 또는 수직으로 행해질 수 있다. 또한, 기판(20)에 비소, 인 등의 n타입 불순물을 주입하여 포켓 영역(32)도 형성될 수 있다. 포켓 주입은 LDD 주입의 경사각보다 큰 경사각으로 경사로 행해질 수 있다. 일부 실시형태에 있어서, 포켓 주입의 경사각은 약 15도와 약 45도 사이의 범위 내에 있다. 편의상, 후속 도면에서는 포켓 영역(32)을 도시하지 않는다.
도 3을 참조하면, 게이트 유전체(24)와 게이트 전극(26)의 측벽 상에 게이트 스페이서(34)가 형성된다. 일부 실시형태에 있어서, 각각의 게이트 스페이서(34)는 실리콘 산화물층(도시 생략)과, 그 실리콘 산화물층 위에 실리콘 질화물층을 포함하는데, 실리콘 산화물층의 두께 범위는 약 15 Å와 약 50 Å 사이이고, 실리콘 질화물층의 두께 범위는 약 50 Å와 약 200 Å 사이일 수 있다. 다른 실시형태에 있어서, 게이트 스페이서(34)는 하나 이상의 층을 포함하고, 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및/또는 기타 유전체 재료를 포함한다. 이용 가능한 형성 방법은, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD), 저압 화학 기상 증착(Low-Pressure Chemical Vapor Deposition, LPCVD), 감압 화학 기상 증착(Sub-Atmospheric Chemical Vapor Deposition, SACVD), 및 기타 적층 방법을 포함한다.
역시 도 3에 도시하는 바와 같이, 일부 실시형태에 따라, 기판(20)에 개구부(36)를 형성하기 위해 등방성 에칭이 수행될 수 있다. 등방성 에칭은 건식 에칭일 수 있는데, 에칭 가스는 CF4, Cl2, NF3, SF6 및 이들의 조합에서 선택될 수 있다. 개구부(36)의 깊이(D1)는 예컨대 약 150 Å과 약 500 Å 사이의 범위 내에 있을 수 있다. 다른 실시형태에서는, 도 3의 등방성 에칭 단계가 생략되고, 도 4에 도시하는 바와 같이 개구부(36)를 형성하기 위해 도 4의 단계가 수행된다.
이어서, 도 4에 도시하는 바와 같이, 개구부(36)를 확장시키기 위해 습식 에칭이 수행된다. 습식 에칭은, 예컨대 테트라-메틸 수산화암모늄(Tetra-Methyl Ammonium Hydroxide, TMAH), 수산화칼륨(KOH) 용액 등을 이용해 수행될 수 있다. 일부 예시적인 실시형태에 있어서, TMAH 용액의 농도의 범위는 약 1 퍼센트와 약 30 퍼센트 사이이다. 습식 에칭 후에, 개구부(36) 내에 패싯이 형성될 수 있는에, 이 패싯은 기판(20)의 (111)면을 포함한다. 일부 예시적인 실시형태에 있어서, 습식 에칭 후에, 개구부(36)의 깊이(D2)는 예컨대 약 300 Å와 약 800 Å 사이의 범위 내에 있을 수 있다.
예컨대 HF계 가스나 SiCoNi계 가스를 이용하여 사전세정(pre-clean)이 수행될 수 있다. 사전세정은 개구부(36) 내에 노출면의 자연 산화의 결과로서 형성될 수 있는 실리콘 산화물을 제거할 수 있다.
도 5는 얇은 층으로서 형성되는 실리콘 게르마늄(SiGe)층(38)의 형성을 도시한다. 에피택시 중에, 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG)을 통해 개구부(36)에 SiGe이 에피택셜 성장하여 SiGe층(38)을 형성한다. 공정 가스는 H2, N2, 디클로로-실란(dichloro-silane, DCS), SiH4, GeH4, 및/또는 등등을 포함할 수 있다. 에피택시 중에 웨이퍼(10)의 온도 범위는 약 600℃와 약 900℃ 사이일 수 있다. 일부 실시형태에 있어서, 게이트 스페이서(34)와 하드 마스크(28) 등의 유전체를 제외한 기판(20)의 노출면 상에서의 선택적 성장을 촉진하기 위해 에칭 가스가 첨가된다. 공정 가스의 압력의 범위는 약 10 torr와 약 200 torr 사이일 수 있다.
일부 실시형태에 있어서, SiGe층(38)의 에피택시 중에, 인시츄(in-situ) 도핑되는 p타입 불순물은 없거나, 도핑되는 p타입 불순물은 실질적으로 없다(예컨대, p타입 불순물 농도가 1014/㎤ 미만이다). 다른 실시형태에서는, 에피택시 중에, 성장이 진행되는 동안 p타입 불순물이 도핑된다. 예를 들어, 붕소가 도핑되어야 할 경우에, 공정 가스에 B2H6가 포함될 수 있다. 약 1E20/㎤ 미만의 제1 p타입 불술문 농도로 SiGe층(38)에 p타입 불순물이 도핑될 수 있다. SiGe층(38)은, 상이한 게르마늄 백분율도 이용될 수 있지만, 예컨대 약 10 퍼센트와 약 30 퍼센트의 범위 내의 제1 게르마늄 원자 백분율(atomic percentage)(GP1)을 가질 수 있다.
SiGe층(38)은 얇은 층으로서 형성될 수 있다. 일부 실시형태에 있어서, SiGe층(38)의 두께(T1)로서, SiGe층(38)의 바닥부의 두께는 약 20 nm보다 작다. 또한, 두께(T1)의 범위는 약 5 nm와 약 30 nm 사이일 수 있다. 또, 거리(T2)는 약 1 nm과 약 20 nm 사이이다. 거리(T2)는 SiGe층(38)의 측벽부의 좌측 엣지와 우측 엣지 사이의 측방향 거리인데, 거리(T2)는 오목부(36)의 깊이(D2)의 절반인 D2/2와 같은 깊이에서 측정된다. 값 T1과 T2를 소정의 값(예컨대, 약 1 nm)보다 높게 유지하는 것이, 후속해서 형성되는 게르마늄 농축층(germanium-rich layer)(40; 도 6)이 기판(20)에 너무 근접하지 않게 하는데 효과적일 수 있다. 그러면, 게르마늄 농축층(40)과 기판(20) 사이에 격자 미스매치로 야기되는 결함이 감소한다. 한편, 값 T1과 T2를 충분히 작게, 예컨대 약 20 nm보다 작게 유지하면, 후술하는 바와 같이 붕소 확산을 저감하는 효과를 유지할 수 있다.
도 6을 참조하면, 에피택시 공정을 통해 SiGe층(38) 위에 에피택시층(40)이 성장한다. 일부 실시형태에 있어서, 에피택시층(40)은 SiGe층(38) 내의 게르마늄 원자 백분율보다 상당히 높은 게르마늄 원자 백분율을 갖는 SiGe층이다. 명세서 전반에 걸쳐, 에피택시층(40)은 게르마늄 농축 SiGe층으로서 칭해진다. 게르마늄 농축 SiGe층(40)의 에피택시가 시작될 때에, 공정 조건이 조정되고, 실리콘 함유 전구체(SiH4 등) 유량에 대한 게르마늄 함유 전구체(GeH4 등) 유량의 유량비가 상당히 증가한다. 그 결과, 게르마늄 농축 SiGe층(40)은 SiGe층(38) 내의 게르마늄 백분율(GP1)보다 상당히 높은 제2 게르마늄 원자 백분율(GP2)을 갖는다. 일부 예시적인 실시형태에 있어서, 게르마늄 원자 백분율(GP2)의 범위는 약 30 퍼센트와 약 60 퍼센트 사이이다. 게르마늄 백분율차(GP2-GP1)는 약 10 퍼센트와 약 50 퍼센트 사이일 수 있다. 게르마늄 농축 SiGe층(40)의 두께(T3)가 일부 실시형태에서는 약 1 nm와 약 10 nm 사이일 수 있다.
더욱이, 에피택시 영역(40)을 형성하는 에피택시 중에, 에피택시 진행과 함께 p타입 불순물이 인시츄 도핑될 수 있다. 에피택시 영역(40) 내의 p타입 불순물 농도는 SiGe층(38) 내의 p타입 불순물 농도보다 높다. 일부 실시형태에 있어서, SiGe층(38) 내의 p타입 불순물 농도(PIM38)에 대한 에피택시 영역(40) 내의 p타입 불순물 농도(PIM40)의 비인 비(PIM40/PIM38)는 약 3보다 높다. 비(PIM40/PIM38)는 또한 일부 실시형태에서 약 2보다 클 수 있다.
도 7을 참조하면, 에피택시 공정을 통해 SiGe 영역(40) 위에 에피택시층(42)이 성장한다. 일부 실시형태에 있어서, 에피택시층(42)은 SiGe층(40) 내의 게르마늄 원자 백분율(GP2)보다 상당히 낮은 게르마늄 원자 백분율(GP3)을 갖는 SiGe층이다. 에피택시층(42)은 이후 SiGe층(42)이라고 칭한다. SiGe층(42)의 에피택시가 시작될 때에, 공정 조건이 조정되고, 실리콘 함유 전구체(SiH4 등) 유량에 대한 게르마늄 함유 전구체(GeH4 등) 유량의 유량비가 상당히 감소한다. 그 결과, SiGe층(42) 내의 게르마늄 원자 백분율(GP3)이 에피택시 영역(40) 내의 게르마늄 백분율(GP2)보다 상당히 낮다. 일부 예시적인 실시형태에 있어서, 게르마늄 원자 백분율(GP3)의 범위는 약 20 퍼센트와 약 50 퍼센트 사이이다. 게르마늄 백분율차(GP2-GP3)는 약 10 퍼센트와 약 50 퍼센트 사이일 수 있다. SiGe층(42)의 상면이 게이트 유전체(24)와 기판(20) 사이의 계면과 같은 높이거나 그보다 높을 때에 에피택시 영역(42)의 형성이 종료된다.
에피택시 영역(42)을 형성하는 에피택시 중에, 에피택시 진행과 함께 p타입 불순물이 인시츄 도핑될 수 있다. 더욱이, 에피택시 영역(42) 내의 p타입 불순물 농도는 SiGe층(38) 내의 p타입 불순물 농도보다 높다. 일부 실시형태에 있어서, 에피택시 영역(42) 내의 p타입 불순물 농도(PIM42)과 SiGe층(38) 내의 p타입 불순물 농도(PIM38)는 3보다 높은 비(PIM42/PIM38)를 갖는다. 또한 일부 실시형태에서는 비(PIM42/PIM38)가 약 2보다 클 수 있다.
일부 실시형태에 있어서, SiGe층(38, 42) 각각에서, 적층 시의 게르마늄 백분율은 실질적으로 균일하다. 다른 실시형태에 있어서, SiGe층(38, 42) 중 한쪽 또는 양쪽은 게르마늄 백분율이 점차적으로 그리고 연속적으로 변한다. 각각의 에피택시 중에, 게르마늄 함유 전구체(GeH4 등)의 유량은 점차적으로 그리고 연속적으로 변할 수 있다. 이들 실시형태에서, 게르마늄 백분율이 점차적으로 변하는 층에 있어서, 그 층의 하부는 상부의 게르마늄 백분율보다 게르마늄 백분율이 낮아서 영역(38, 42)에 있어서 결과로서 형성되는 게르마늄 프로파일은 도 12에 나타내는 것과 유사할 수 있다.
도 12는 각각의 영역으로부터 기판(20)의 상면까지의 수직 거리의 함수로서 SiGe층(38, 40, 42) 내의 게르마늄 백분율을 개략적으로 도시하고 있다. 수직 거리가 도 7에서는 D3으로서 표시된다. 영역(38, 40, 42)과 각각의 게르마늄 농도(GP1, GP2, GP3)가 도 12에 표시된다. 도 12는 영역(38, 42)에서는 게르마늄 백분율이 연속으로 증가하고, 영역(40)에서는 게르마늄 백분율이 GP1에서 GP2로 급격하게 증가하고 GP2에서 GP3으로 급격하게 감소함으로 인해 게르마늄 백분율 험프(hump)가 생성되는 것을 도시하고 있다.
SiGe 영역(42)의 형성 후에, 도 8에 도시하는 바와 같이, 에피택시를 통해 SiGe 영역(42) 위에 캡핑층(44)이 형성된다. 캡핑층(44)은 SiGe 영역(42)의 조성과 상이한 조성(함유되는 원소 및 그 원소의 백분율을 포함)을 가질 수 있다. 캡핑층(44)은 게르마늄이 포함되지 않는 순수 실리콘층일 수 있거나, 게르마늄이 예컨대 2 퍼센트 또는 1 퍼센트 미만인 실질적으로 순수 실리콘층일 수 있다. 따라서, 캡핑층(44)은 명세서 전반에 걸쳐 실리콘 캡이라고 다른 식으로 불려진다. 캡핑층(44)은 에피택시의 진행과 함께 p타입 불순물로 인시츄 도핑될 수도 인시츄 도핑되지 않을 수도 있다. SiGe층(38, 42) 및/또는 캡핑층(44)의 에피택시 중에 도핑되는 p타입 불순물이 없거나 p타입 불순물이 실질적으로 없는 실시형태에서는, p타입 불순물 주입이 각각의 MOS 디바이스에 대한 소스 및 드레인 영역을 형성하기 위해 수행될 수 있다.
이제, 도 9를 참조하면, 있다면 하드 마스크(28)(도 8에서 언급)가 제거되고, 일부 실시형태에 따라 게이트 유전체(24)와 게이트 전극(26)을 대체하기 위해 대용 게이트가 형성된다. 다른 실시형태에서는 게이트 유전체(24)와 게이트 전극(26)이 대용 게이트로 대체되지 않는다. 대용 게이트가 형성되는 실시형태에서는 게이트 유전체(24)와 게이트 전극(26)(도 8)이 제거되는 더미 게이트로서 기능한다. 도 9는 대용 게이트를 포함하는 예시적인 구조를 도시하고 있다. 형성 공정은 내부층(Inter-Layer Dielectric, ILD)(46)을 형성하는 단계와, ILD(46)의 상면을 게이트 전극(26)[또는 있다면 하드 마스크(28)]의 상면과 같은 높이로 하기 위해 CMP를 수행하는 단계와, 더미 게이트를 제거하는 단계를 포함할 수 있다. 그리고, 게이트 유전체층과 게이트 전극층이 형성되어, 제거된 더미 게이트에 의해 남겨진 개구부를 충전하고, 이어서 게이트 유전체층과 게이트 전극층의 초과 부분을 제거하기 위해 CMP가 행해진다. 남아있는 대용 게이트는 게이트 유전체(24')와 게이트 전극(26')을 포함한다. 게이트 유전체(24')는 k값이 예컨대 약 7.0보다 큰 하이 k 유전체 재료를 포함할 수 있고, 게이트 전극(26')은 금속 또는 금속 합금을 포함할 수 있다. ILD(46)은 인-실리케이트 유리(Phospho-Silicate Glass, PSG), 붕소-실리케이트 유리(Boro-Silicate Glass, BSG), 붕소 도핑된 인-실리케이트 유리(Boron-Doped Phospho-Silicate Glass, BPSG) 등의 유전체 재료로 형성될 수 있다. 다음으로, 컨택 개구부(48)가 형성되어 하부 캡핑층(44)이 노출된다.
도 10은 소스/드레인 실리사이드 영역(52)의 형성을 도시하고 있다. 실리사이드 영역(52)은 티타늄, 코발트, 니켈, 텅스텐 등의 실리사이드 재료로 된 얇은 층을, 캡핑층(44)의 노출면을 포함하는 디바이스 위에 적층하여 형성될 수 있다. 그런 다음, 금속을 실리콘/게르마늄과 반응시키도록 어닐이 수행된다. 반응 후에, 실리콘과 금속 사이에 금속 실리사이드층이 형성된다. 미반응 금속은, 금속은 부식시키지만 실리사이드는 부식시키지 않는 에칭제를 사용하여 선택적으로 제거된다. 실리사이드화의 결과로, 소스/드레인 실리사이드 영역(52)이 캡핑층(44)으로 연장되고, SiGe층(42)으로 연장될 수 있다. 이와 다르게, 캡핑층(44)의 상부가 실리사이드화되고 캡핑층(44)의 하부는 실리사이드화되지 않는다. 실리사이드화 후에, 실리사이화되지 않고 남아 있는 캡핑층(44)의 잔여 부분이 일부 있을 수 있는데, 잔여 부분(44)은 소스/드레인 실리사이드 영역(52)과 같은 높이이며 그 영역의 대향측 상에 있다.
도 11은 텅스텐, 구리, 알루미늄, 티타늄, 코발트, 실리콘, 게르마늄, 및/또는 등등의 도전성 재료를 개구부(48)에 충전하여 소스/드레인 컨택 플러그(54)를 형성하고 컨택 플러그(54)의 상면을 ILD(46)의 상면과 같은 높이로 하도록 CMP를 수행하는 것을 도시하고 있다. 이에, 소스 및 드레인 영역으로서 에피택시층(38, 40, 42)과 가능하다면 캡핑층(44)의 잔여 부분을 포함하는 MOS 트랜지스터(60)가 형성된다.
본 개시의 실시형태는 몇몇 효과적인 특징을 갖는다. 하이(high) 게르마늄 영역은 붕소의 확산을 잘 막을 수 있다. 그렇기 때문에, 기판에 인접하게 게르마늄 농축 SiGe층을 형성함으로써, MOS 디바이스의 소스/드레인 영역으로부터의 붕소 확산을 게르마늄 농축 SiGe층에 의해 저지할 수 있다. 이에, 위에 있는 게르마늄 농축 SiGe층과 SiGe 영역은 붕소가 채널에 너무 많이 확산될 우려 없이 붕소를 고농도 포함할 수 있다. 게르마늄 백분율이 낮은 SiGe의 얇은 층이 게르마늄 농축 SiGe층 각각과 기판 사이에 삽입되기 때문에, 게르마늄 농축 SiGe층과 기판 사이의 격자 미스매치로 인한 결함이 최소화된다.
일부 실시형태에 있어서, 집적 회로 구조는 반도체 기판 위의 게이트 스택과, 반도체 기판으로 연장되는 개구부를 포함하는데, 이 개구부는 게이트 스택에 인접해 있다. 제1 실리콘 게르마늄 영역이 개구부 내에 있고, 제1 실리콘 게르마늄 영역은 제1 게르마늄 백분율을 갖는다. 제2 실리콘 게르마늄 영역이 제1 실리콘 게르마늄 영역 위에 있고, 제2 실리콘 게르마늄 영역은 제1 게르마늄 백분율보다 높은 제2 게르마늄 백분율을 갖는다. 제3 실리콘 게르마늄 영역이 제2 실리콘 게르마늄 영역 위에 있고, 제3 실리콘 게르마늄 영역은 제2 게르마늄 백분율보다 낮은 제3 게르마늄 백분율을 갖는다.
다른 실시형태에 있어서, 집적 회로 구조는 반도체 기판과, 이 반도체 기판 위에 게이트 스택을 포함하는데, 게이트 스택은 MOS 디바이스 내에 포함되고, MOS 디바이스의 소스/드레인 영역은 반도체 기판으로 연장된다. 소스/드레인 영역은 제1 실리콘 게르마늄층과, 이 제1 실리콘 게르마늄층 위의 제2 실리콘 게르마늄층과, 이 제2 실리콘 게르마늄층 위의 제3 실리콘 게르마늄층을 포함한다. 제1 실리콘 게르마늄층은 제1 게르마늄 백분율을 갖는다. 제2 실리콘 게르마늄층은 제1 게르마늄 백분율보다 약 10 퍼센트만큼 높은 제2 게르마늄 백분율을 갖는다. 제3 실리콘 게르마늄층은 제2 게르마늄 백분율보다 약 10 퍼센트만큼 낮은 제3 게르마늄 백분율을 갖는다. 금속 실리사이드 영역이 제3 실리콘 게르마늄층 위에서 이 제3 실리콘 게르마늄층에 전기적으로 연결된다.
또 다른 실시형태에 있어서, 방법은 반도체 기판 위에 게이트 스택을 형성하는 단계와, 반도체 기판으로 연장되는 개구부를 형성하는 단계를 포함하고, 이 개구부는 게이트 스택측 상에 있다. 개구부 내에 제1 실리콘 게르마늄층을 성장시키기 위해 제1 에피택시가 수행되고, 제1 실리콘 게르마늄층은 제1 게르마늄 백분율을 갖는다. 제1 실리콘 게르마늄층 위에 제2 실리콘 게르마늄층을 성장시키기 위해 제2 에피택시가 수행되고, 제2 실리콘 게르마늄층은 제1 게르마늄 백분율보다 높은 제2 게르마늄 백분율을 갖는다. 제2 실리콘 게르마늄 영역 위에 제3 실리콘 게르마늄층을 성장시키기 위해 제3 에피택시가 수행되고, 제3 실리콘 게르마늄층은 제2 게르마늄 백분율보다 낮은 제3 게르마늄 백분율을 갖는다.
실시형태와 그 효과에 대해서 상세하게 설명하였지만, 다양한 변화, 치환 및 변경이, 첨부하는 특허청구범위에 의해 규정되는 실시형태의 사상 및 범주에서 일탈하는 일 없이 이루어질 수 있다. 또한, 본원의 범주는 본 명세서에 기재된 공정, 머신, 제조, 물질의 조성, 수단, 방법 및 단계의 특정 실시형태로 제한되는 것이 의도되지 않는다. 당업자라면, 본 개시로부터, 본 명세서에서 설명한 대응하는 실시형태와 실질적으로 같은 기능을 수행하거나 실질적으로 같은 결과를 달성하는, 현재 존재하거나 이후에 개발될 공정, 머신, 제조, 물질의 조성, 수단, 방법 또는 단계가 본 개시에 따라 이용될 수 있는 것을 잘 이해할 것이다. 따라서, 첨부하는 특허청구범위는 상기 공정, 머신, 제조, 물질의 조성, 수단, 방법 또는 단계를 그 범주 내에 포함하는 것이 의도된다. 또한, 각각의 청구항이 개별 실시형태를 구성하고, 다양한 특허청구범위 및 실시형태의 조합이 본 개시의 범주 내에 있다.

Claims (15)

  1. 집적 회로 구조물에 있어서,
    반도체 기판과,
    상기 반도체 기판 위의 게이트 스택과,
    상기 반도체 기판으로 연장되며, 상기 게이트 스택에 인접해 있는 개구부와,
    상기 개구부 내에 있고, 제1 게르마늄 백분율을 갖는 제1 실리콘 게르마늄 영역과,
    상기 제1 실리콘 게르마늄 영역 위에 있고, 상기 제1 게르마늄 백분율보다 높은 제2 게르마늄 백분율을 갖는 제2 실리콘 게르마늄 영역과,
    상기 제2 실리콘 게르마늄 영역 위에 있고, 상기 제2 게르마늄 백분율보다 낮은 제3 게르마늄 백분율을 갖는 제3 실리콘 게르마늄 영역
    을 포함하는 집적 회로 구조물.
  2. 제1항에 있어서, 상기 제3 실리콘 게르마늄 영역 위에 게르마늄이 없는 실리콘 캡을 더 포함하는 집적 회로 구조물.
  3. 제2항에 있어서, 상기 실리콘 캡 위에서 이 실리콘 캡과 접촉하는 금속 실리사이드 영역을 더 포함하는 집적 회로 구조물.
  4. 제1항에 있어서, 상기 제2 게르마늄 백분율과 상기 제1 게르마늄 백분율 간의 차, 또는 상기 제2 게르마늄 백분율과 상기 제3 게르마늄 백분율 간의 차 중 적어도 하나의 백분율차는 10 퍼센트보다 큰 것인 집적 회로 구조물.
  5. 제1항에 있어서, 상기 제1 실리콘 게르마늄 영역과 상기 제3 실리콘 게르마늄 영역 중 적어도 하나의 실리콘 게르마늄 영역은, 상기 제1 실리콘 게르마늄 영역과 상기 제3 실리콘 게르마늄 영역 중 적어도 하나의 실리콘 게르마늄 영역의 상위 부분이 각각의 하위 부분에서의 게르마늄 백분율보다 높은 게르마늄 백분율을 갖도록, 연속적으로 증가된 게르마늄 백분율을 갖는 것인 집적 회로 구조물.
  6. 제1항에 있어서, 금속 산화물 반도체(Metal-Oxide-Semiconductor, MOS) 디바이스를 더 포함하고, 상기 제1 실리콘 게르마늄 영역과, 상기 제2 실리콘 게르마늄 영역, 및 상기 제3 실리콘 게르마늄 영역이 상기 MOS 디바이스의 소스/드레인 영역을 형성하는 것인 집적 회로 구조물.
  7. 집적 회로 구조물에 있어서,
    반도체 기판과,
    상기 반도체 기판 위에 있고, 금속 산화물 반도체(MOS) 디바이스 내에 포함되는 게이트 스택과,
    상기 반도체 기판으로 연장되는 상기 MOS 디바이스의 소스/드레인 영역으로서,
    제1 게르마늄 백분율을 갖는 제1 실리콘 게르마늄층과,
    상기 제1 실리콘 게르마늄층 위에 있고, 상기 제1 게르마늄 백분율보다 10 퍼센트만큼 높은 제2 게르마늄 백분율을 갖는 제2 실리콘 게르마늄층과,
    상기 제2 실리콘 게르마늄층 위에 있고, 상기 제2 게르마늄 백분율보다 10 퍼센트만큼 낮은 제3 게르마늄 백분율을 갖는 제3 실리콘 게르마늄 층을 포함하는 상기 MOS 디바이스의 소스/드레인 영역과,
    상기 제3 실리콘 게르마늄층 위에서 이 제3 실리콘 게르마늄층에 전기적으로 연결되는 금속 실리사이드 영역
    을 포함하는 집적 회로 구조물.
  8. 제7항에 있어서, 상기 제1 실리콘 게르마늄층과 상기 제2 실리콘 게르마늄층은 상기 기판과 상기 게이트 스택 사이의 계면보다 낮은 것인 집적 회로 구조물.
  9. 제7항에 있어서, 상기 제2 게르마늄 백분율은 상기 제1 게르마늄 백분율보다 10 퍼센트와 50 퍼센트 사이의 범위 내의 차만큼 높은 것인 집적 회로 구조물.
  10. 제7항에 있어서, 상기 제1 실리콘 게르마늄층과 상기 제2 실리콘 게르마늄층 사이의 계면에서, 게르마늄 백분율이 급격하게 변하는 것인 집적 회로 구조물.
  11. 제7항에 있어서, 상기 제2 실리콘 게르마늄층과 상기 제3 실리콘 게르마늄층 사이의 계면에서, 게르마늄 백분율이 급격하게 변하는 것인 집적 회로 구조물.
  12. 제7항에 있어서, 상기 제1 실리콘 게르마늄층 또는 상기 제2 실리콘 게르마늄층 중 적어도 하나의 실리콘 게르마늄층은 1 nm와 10 nm 사이의 두께를 갖는 것인 집적 회로 구조물.
  13. 반도체 기판 위에 게이트 스택을 형성하는 단계와,
    상기 게이트 스택측 상에, 상기 반도체 기판으로 연장되는 개구부를 형성하는 단계와,
    상기 개구부 내에 제1 게르마늄 백분율을 갖는 제1 실리콘 게르마늄층을 성장시키기 위해 제1 에피택시를 수행하는 단계와,
    상기 제1 실리콘 게르마늄층 위에, 상기 제1 게르마늄 백분율보다 높은 제2 게르마늄 백분율을 갖는 제2 실리콘 게르마늄층을 성장시키기 위해 제2 에피택시를 수행하는 단계와,
    상기 제2 실리콘 게르마늄층 위에, 상기 제2 게르마늄 백분율보다 낮은 제3 게르마늄 백분율을 갖는 제3 실리콘 게르마늄층을 성장시키기 위해 제3 에피택시를 수행하는 단계
    를 포함하는 방법.
  14. 제13항에 있어서,
    상기 제1 에피택시로부터 상기 제2 에피택시로의 전이시에, 실리콘 함유 전구체 유량에 대한 게르마늄 함유 전구체 유량의 유량비를 증가시키는 단계와,
    상기 제2 에피택시로부터 상기 제3 에피택시로의 전이시에, 상기 유량비를 감소시키는 단계
    를 더 포함하는 방법.
  15. 제13항에 있어서, 상기 제1 에피택시 중에는 인시츄(in-situ) 도핑되는 p타입 불순물이 없고, 상기 제2 에피택시 중에는 p타입 불순물이 인시츄 도핑되는 것인 방법.
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