JP5287621B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関するものであり、ソース・ドレイン領域に埋込Ｓｉ混晶層を有するトランジスタに関するものである。
近年、半導体装置の高集積度化・微細化に伴って、ソース・ドレイン領域を浅い接合で形成する必要がある。しかし、イオン注入後の熱処理による拡散では浅い接合を形成することが困難になっている。
そこで、ソース・ドレイン形成領域にリセス部を形成し、そのリセス部に半導体層を結晶成長させることによって埋込ソース・ドレイン領域を形成し、浅い接合とすることが提案されている（例えば、特許文献１乃至特許文献３参照）。
特に、ｐチャネル型ＭＯＳＦＥＴにおいては、圧縮応力を印加して性能を向上するために、ＳｉＧｅ層を埋め込むことが提案されている。また、ｐチャネル型ＭＯＳＦＥＴにおいては、接合容量対策にＳｉＧｅ層をエピタキシャル成長させる前に、Ｂを注入して１×１０１８ｃｍ−３程度のｐ型拡散領域を形成している（例えば、同上の特許文献１参照）。
一方、ｎチャネル型ＭＯＳＦＥＴにおいては、ＳｉＧｅではＡｓの活性化が十分ではないので、ＳｉＧｅＣ層を埋め込むことが提案されている（例えば、同上の特許文献３参照）。
図１８は、従来のＳｉＧｅ埋込型ＭＯＳＦＥＴの要部断面図であり、ｎ型ウエル領域８１上にゲート絶縁膜８２を介してゲート電極８３を形成し、薄いサイドウォール８４を形成したのち、ｐ型エクステンション領域８５を形成する。次いで、比較的厚いサイドウォール８６を形成したのち、接合容量を低減するためのｐ型拡散領域８７を形成する。
次いで、ソース・ドレイン形成領域をリセスして凹部を形成し、この凹部にｐ＋型ＳｉＧｅ層８８をエピタキシャル成長させる。このように、ＳｉＧｅ埋込型ＭＯＳＦＥＴにおいて、ソース・ドレイン領域とエクステンション領域との接合部分の寄生抵抗を下げるためには、ＳｉＧｅ埋込におけるＩｎ−ｓｉｔｕ ｄｏｐｅｄ Ｂの濃度を高めることが有効である。
特開２００６−３１９３２６号公報 特開２００８−０４７５８６号公報 特開２００３−２４３５３２号公報
しかし、高濃度ＢドープのＳｉＧｅ層の場合、結晶中には１×１０２１ｃｍ−３のＢが含まれるため、積層欠陥からＢが拡散し、半導体基板へのリーク電流が増えるという問題がある。逆に、低不純物濃度にすると寄生抵抗が大きくなり、リーク電流と寄生抵抗とはトレードオフの関係にある。
したがって、本発明は、ソース・ドレイン領域を実効的に埋込Ｓｉ混晶層で構成する際の電気的特性を向上することを目的とする。
本発明の一観点からは、一導電型シリコン基体と、前記一導電型シリコン基体の表面に設けたゲート絶縁膜と前記ゲート絶縁膜の上に設けたゲート電極と、前記ゲート電極の両側の前記一導電型シリコン基体に設けた逆導電型エクステンション領域と、前記逆導電型エクステンション領域に接するとともに、前記一導電型シリコン基体に形成された凹部に埋め込まれた逆導電型Ｓｉ混晶層とを備えた半導体装置であって、前記逆導電型Ｓｉ混晶層が、前記凹部の底面上に形成された第１不純物濃度Ｓｉ混晶層と、前記第１不純物濃度Ｓｉ混晶層上に形成され、Ｓｉの含有率が前記第１不純物濃度Ｓｉ混晶層と同じである第２不純物濃度Ｓｉ混晶層と、前記第２不純物濃度Ｓｉ混晶層上に形成された第３不純物濃度Ｓｉ混晶層とを有し、前記第２不純物濃度は、前記第１不純物濃度よりも高く、前記第３不純物濃度よりも高いことを特徴とする半導体装置が提供される。
開示の半導体装置によれば、ソース・ドレイン領域を実効的に構成する埋込Ｓｉ混晶層を第１不純物濃度Ｓｉ混晶層／第２不純物濃度Ｓｉ混晶層／第３不純物濃度Ｓｉ混晶層を有し、第２不純物濃度を、第１不純物濃度及び第３不純物濃度よりも高くしているので、電気的特性を向上することができる。
本発明の実施の形態の半導体装置の要部断面図である。 Ｓｉ混晶層エピタキシャル成長シーケンスである。 高Ｂ濃度層の厚さを４０ｎｍにした場合の電気特性の説明図である。 高Ｂ濃度層の厚さを２０ｎｍにした場合の電気特性の説明図である。 高Ｂ濃度層の厚さを６０ｎｍにした場合の電気特性の説明図である。 高Ｂ濃度層のみにした場合の電気特性の説明図である。 本発明の実施例１の半導体装置の途中までの製造工程の説明図である。 本発明の実施例１の半導体装置の図７以降の途中までの製造工程の説明図である。 本発明の実施例１の半導体装置の図８以降の途中までの製造工程の説明図である。 本発明の実施例１の半導体装置の図９以降の途中までの製造工程の説明図である。 本発明の実施例１の半導体装置の図１０以降の途中までの製造工程の説明図である。 本発明の実施例１の半導体装置の図１１以降の途中までの製造工程の説明図である。 本発明の実施例１の半導体装置の図１２以降の途中までの製造工程の説明図である。 本発明の実施例１の半導体装置の図１３以降の途中までの製造工程の説明図である。 本発明の実施例１の半導体装置の図１４以降の途中までの製造工程の説明図である。 本発明の実施例１の半導体装置の図１５以降の途中までの製造工程の説明図である。 本発明の実施例１の半導体装置の図１６以降の製造工程の説明図である。 従来のＳｉＧｅ埋込型ＭＯＳＦＥＴの要部断面図である。
ここで、図１乃至図６を参照して、本発明の実施の形態の半導体装置を説明する。図１は本発明の実施の形態の半導体装置の要部断面図である。図に示すように、一導電型シリコン基体１上にゲート絶縁膜２を介してゲート電極３を形成し、薄いサイドウォール４を形成したのち、逆導電型エクステンション領域５を形成する。次いで、比較的厚いサイドウォール６を形成したのち、接合容量を低減するための逆導電型拡散層７を形成する。
次いで、ソース・ドレイン形成領域をリセスして凹部を形成し、この凹部に低不純物濃度Ｓｉ混晶層８、高不純物濃度Ｓｉ混晶層９及び低不純物濃度Ｓｉ混晶層１０を順次エピタキシャル成長させる。なお、低不純物濃度Ｓｉ混晶層１０の上にＳｉキャップ層を更に形成しても良い。
この場合の「シリコン基体」とは、シリコン基板自体、シリコン基板上に形成したエピタキシャル成長層、或いは、シリコン基板に形成してウエル領域を意味する。また、Ｓｉ混晶層は、ｐ型の場合にはＳｉが最大成分のＳｉＧｅ層であり、ｎ型の場合にはＳｉが最大成分のＳｉＧｅＣ層或いはＳｉＣ層である。
また、低不純物濃度Ｓｉ混晶層８、高不純物濃度Ｓｉ混晶層９及び低不純物濃度Ｓｉ混晶層１０におけるＧｅ組成比は同じであっても異なっていても良いが、最上層の低不純物濃度Ｓｉ混晶層１０はシリサイド電極を低抵抗にするために、より低Ｇｅ比であることが望ましい。
図２はＳｉ混晶層エピタキシャル成長シーケンスであり、ここでは、ｐチャネル型ＭＯＳＦＥＴの場合について説明する。まず、露出表面に形成されている自然酸化膜を除去したのち、４００℃以下で５Ｐａ〜１３３０Ｐａの不活性ガス雰囲気の減圧化学気相成長（ＬＰＣＶＤ）装置にロードする。なお、不活性ガスとしては、Ｈ２、Ｎ２、Ａｒ、Ｈｅを用いる。
次いで、５Ｐａ〜１３３０ＰａのＨ２またはハロゲンガス雰囲気中で４００℃〜５５０℃、例えば、５００℃に昇温し、５分以下、例えば、３分の間保持してプリベークを行う。
次いで、三段階に分けてＳｉＧｅ層を成長を行う。この場合、成長温度は４００℃〜５５０℃とし、
キャリアガス（Ｈ２、Ｎ２、Ａｒ、Ｈｅのいずれか）を５Ｐａ〜１３３０Ｐａ
ＳｉＨ４を１Ｐａ〜１０Ｐａ
ＧｅＨ４を０．１Ｐａ〜１０Ｐａ
Ｂ２Ｈ６を１×１０−４Ｐａ〜１×１０−２Ｐａ
ＨＣｌを１Ｐａ〜１０Ｐａ
となる雰囲気として成長を行うが、成長時間は１分〜４０分である。
なお、Ｓｉ１―ｘＧｅｘにおけるＧｅ組成比ｘとしては、０．１５〜０．３となる。
まず、Ｂ２Ｈ６分圧が低い状態で低不純物濃度Ｓｉ混晶層８を成長させ、次いで、Ｂ２Ｈ６分圧が高い状態で高不純物濃度Ｓｉ混晶層９を成長させ、最後に、Ｂ２Ｈ６分圧が低い状態で低不純物濃度Ｓｉ混晶層１０を成長させる。なお、この場合の低不純物濃度Ｓｉ混晶層８及び低不純物濃度Ｓｉ混晶層１０のＢ濃度は１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３であり、高不純物濃度Ｓｉ混晶層９のＢ濃度は１×１０２０ｃｍ−３〜２×１０２０ｃｍ−３である。
次いで、必要に応じてＳｉキャップ層を成長させる。この場合、成長温度は４００℃〜５５０℃とし、
キャリアガス（Ｈ２、Ｎ２、Ａｒ、Ｈｅのいずれか）を５Ｐａ〜１３３０Ｐａ
ＳｉＨ４を１Ｐａ〜１０Ｐａ
ＧｅＨ４を０Ｐａ〜０．４Ｐａ
Ｂ２Ｈ６を１×１０−４Ｐａ〜１×１０−２Ｐａ
ＨＣｌを１Ｐａ〜１０Ｐａ
となる雰囲気として成長を行うが、成長時間は０分〜１０分である。
最後に、Ｈ２、Ｎ２、Ａｒ或いはＨｅからなる不活性ガス雰囲気中で５００℃以下、例えば、４００℃まで降温したのち、ＳｉウェーハをＬＰＣＶＤ装置から取り出す。以上のシーケンスでＳｉ混晶層を成長させる。なお、ｎチャネル型ＭＯＳＦＥＴの場合には、炭素源ガスを加えるとともに、不純物としてＰ或いはＡｓを用いる。
図３は高Ｂ濃度層の厚さを４０ｎｍにした場合の電気特性の説明図であり、図３（ａ）に示すしきい値Ｖｔｈのチャネル長Ｌｇ依存性から明らかなように、標準ＭＯＳＦＥＴに比べて短チャネル効果劣化は見られなかった。ここでは、上下の低Ｂ濃度層を不純物濃度が６．０×１０１９ｃｍ−３のＳｉ０．８Ｇｅ０．２で構成し、高Ｂ濃度層を不純物濃度が６．０×１０２０ｃｍ−３のＳｉ０．８Ｇｅ０．２で構成した。なお、標準ＭＯＳＦＥＴとは、ソース・ドレイン領域を均一のＢ濃度のＳｉＧｅで構成したものである。
また、図３（ｂ）に示すように、飽和領域における電気特性は標準ＭＯＳＦＥＴに比べて４％程度向上し、図３（ｃ）に示すように、線形領域における電気特性は標準ＭＯＳＦＥＴに比べて３％程度向上した。
図４は高Ｂ濃度層の厚さを２０ｎｍにした場合の電気特性の説明図であり、図４（ａ）に示すしきい値Ｖｔｈのチャネル長Ｌｇ依存性から明らかなように、この場合も標準ＭＯＳＦＥＴに比べて短チャネル効果劣化は見られなかった。
また、図４（ｂ）に示すように、飽和領域における電気特性は標準ＭＯＳＦＥＴに比べて２％程度向上し、図４（ｃ）に示すように、線形領域における電気特性も標準ＭＯＳＦＥＴに比べて２％程度向上した。
図５は高Ｂ濃度層の厚さを６０ｎｍにした場合の電気特性の説明図であり、図５（ａ）に示すしきい値Ｖｔｈのチャネル長Ｌｇ依存性から明らかなように、この場合も標準ＭＯＳＦＥＴに比べて短チャネル効果劣化は見られなかった。
また、図５（ｂ）に示すように、飽和領域における電気特性は標準ＭＯＳＦＥＴに比べて殆ど変化がなく、一方、図５（ｃ）に示すように、線形領域における電気特性は標準ＭＯＳＦＥＴに比べて若干の性能向上が見られるがばらつきが増加している。
図６は高Ｂ濃度層のみにした場合の電気特性の説明図であり、ばらつきは非常に大きくなり、実デバイスに採用できない構造である。以上のことから、埋込ＳｉＧｅ層は低Ｂ濃度ＳｉＧｅ層／高Ｂ濃度ＳｉＧｅ層／低Ｂ濃度ＳｉＧｅ層の３層スタック構造にすることが望ましい。また、中間の高Ｂ濃度ＳｉＧｅ層の厚さは２０ｎｍ〜６０ｎｍの範囲が好適であることが分かる。
以上を前提として、次に、図７乃至図１７を参照して本発明の実施例１の半導体装置の製造工程を説明する。まず、図７（ａ）に示すように、ｐ型シリコン基板１１に選択的にＡｓとＢとをイオン注入してｐ型ウエル領域１２及びｎ型ウエル領域１３を形成する。次いで、ｐ型ウエル領域１２及びｎ型ウエル領域１３とを分離する溝を形成したのち、溝をＳｉＯ２等の絶縁膜で埋め込むことによって、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁膜１４を形成する。
次いで、図７（ｂ）に示すように、全面にゲート絶縁膜１６を形成したのち、その上にアンドープの多結晶シリコン膜１６を形成する。次いで、図７（ｃ）に示すように、ｐ型ウエル領域１２の上をレジストパターン１７で覆った状態でＢイオン１８を３ｋｅＶ〜５ｋｅＶの加速エネルギーで２×１０１５ｃｍ−２〜６×１０１５ｃｍ−２のドーズ量で注入してｐ型多結晶シリコン膜１９とする。また、Ｂと同時にゲート突き抜けを防止するためにＧｅも１０ｋｅＶ〜２０ｋｅＶの加速エネルギーで１×１０１４ｃｍ−２〜１×１０１５ｃｍ−２のドーズ量で合わせて注入する。
次いで、図示は省略するものの、ｎ型ウエル領域１３の上をレジストパターンで覆った状態でＡｓイオン１８を２０ｋｅＶ〜３０ｋｅＶの加速エネルギーで３×１０１５ｃｍ−２〜８×１０１５ｃｍ−２のドーズ量で注入してｎ型多結晶シリコン膜２０とする。
次いで、図７（ｄ）に示すように、アニール処理を行って注入したＢ及びＡｓを活性化する。ここでは、例えば、９５０℃〜１０００℃で１秒〜５秒のランプアニールを行う。これらの工程は、ＳｉＧｅ技術を用いる場合に深い接合注入は行なわないため、ゲート空乏化抑制のためゲート構造を形成する前にゲート注入を行うものである。
次いで、図８（ｅ）に示すように、フォトリソグラフィー工程とエッチング工程により、ｎ型ゲート電極２１とｐ型ゲート電極２２を形成する。次いで、図８（ｆ）に示すように、低温ＣＶＤ法によって、５００℃〜８００℃の基板温度において、厚さが５ｎｍ〜１２ｎｍのＳｉＮ膜２３を堆積させる。次いで、図８（ｇ）に示すように、異方性エッチングを施すことによって、ゲート構造の側壁にオフセットスペーサ膜となる第１サイドウォール２４を形成する。
次いで、図９（ｈ）に示すように、ｎ型ウエル領域１３側を覆うようにレジストパターン２５を形成したのち、ｎ型ゲート電極２１及び第１サイドウォール２４をマスクとしてＡｓイオン２６を注入することによってｎ型エクステンション領域２７を形成する。この場合のイオン注入条件としては、例えば、０．５ｋｅＶ〜２ｋｅＶの加速エネルギーで１×１０１５ｃｍ−２〜３×１０１５ｃｍ−２のドーズ量とする。
また、短チャネル抑制の注入としてＩｎまたはＢを合わせて注入する。この場合のＩｎの注入条件は例えば、５０ｋｅＶ〜８０ｋｅＶの加速エネルギーで１．５×１０１３ｃｍ−２〜３×１０１３ｃｍ−２のドーズ量とし、Ｂの場合には６ｋｅＶ〜１０ｋｅＶの加速エネルギーで２．５×１０１３ｃｍ−２〜４×１０１３ｃｍ−２のドーズ量とする。なお、Ｂを用いる場合には、Ｂのチャネリングテール抑制にＧｅを１０ｋｅＶ〜２０ｋｅＶの加速エネルギーで１．５×１０１３ｃｍ−２〜３×１０１３ｃｍ−２のドーズ量で注入しても良い。
また、これらのドーズ量を分割し基板の方向を変えながら注入してもよい。さらに１０°〜３０°程度の傾斜が付いていてもよい。これは短チャネル効果抑制のため、傾斜注入により、チャネル下に逆極性不純物の注入を行なう点で効果的であるためである。
次いで、図９（ｉ）に示すように、ｐ型ウエル領域１２側を覆うようにレジストパターン２８を形成したのち、ｐ型ゲート電極２２及び第１サイドウォール２４をマスクとしてＢイオン２９を注入することによってｐ型エクステンション領域３０を形成する。この場合のイオン注入条件としては、例えば、０．１ｋｅＶ〜１ｋｅＶの加速エネルギーで１×１０１５ｃｍ−２〜３×１０１５ｃｍ−２のドーズ量とする。
また、短チャネル抑制の注入としてＳｂ或いはＡｓを注入する。この場合のＳｂの注入条件は例えば、４０ｋｅＶ〜７０ｋｅＶの加速エネルギーで２×１０１３ｃｍ−２〜４×１０１３ｃｍ−２のドーズ量とし、Ａｓの場合にも４０ｋｅＶ〜７０ｋｅＶの加速エネルギーで２×１０１３ｃｍ−２〜４×１０１３ｃｍ−２のドーズ量とする。また、この場合も、これらのドーズ量を分割し基板の方向を変えながら注入してもよい。
次いで、図９（ｊ）に示すように、低温ＣＶＤ法によって、４００℃〜６００℃の基板温度において、厚さが２０ｎｍ〜５０ｎｍのＳｉＮ膜２３を堆積させる。次いで、図１０（ｋ）に示すように、異方性エッチングを施すことによって、ゲート構造の側壁に接合容量低減のための深い接合注入のオフセットスペーサ膜となる第２サイドウォール３２を形成する。
次いで、図１０（ｌ）に示すように、ｎ型ウエル領域１３側を覆うようにレジストパターン３３を形成したのち、ｎ型ゲート電極２１及び第２サイドウォール３２をマスクとしてＡｓイオン３４を注入することによってｎ型拡散領域３５を形成する。この場合のイオン注入条件としては、例えば、５ｋｅＶ〜１５ｋｅＶの加速エネルギーで１×１０１５ｃｍ−２〜４×１０１５ｃｍ−２のドーズ量とする。
次いで、図１０（ｍ）に示すように、ｎ型ウエル領域１３側を覆うようにレジストパターン３６を形成したのち、ｐ型ゲート電極２２及び第２サイドウォール３２をマスクとしてＢイオン３８を注入することによってｐ型拡散領域３８を形成する。この場合のイオン注入条件としては、例えば、０．１ｋｅＶ〜１ｋｅＶの加速エネルギーで１×１０１３ｃｍ−２〜×１０１４ｃｍ−２のドーズ量とする。
次いで、図１１（ｎ）に示すように、ＳｉＧｅ作り分け用の絶縁膜として、低温ＣＶＤ法装置或いは高密度プラズマＣＶＤ（ＨＤＰ）装置を用いて、４００℃〜６００℃の基板温度において、例えば、１０ｎｍ〜４０ｎｍのＳｉＯ２膜３９を形成する。
次いで、図１１（ｏ）に示すように、ｐ型ウエル領域１２側を覆うようにレジストパターン４０を形成したのち、レジストパターン４０をマスクとしてドライエッチングを行うことによって、ｎ型ウエル領域１３側のＳｉＯ２膜３９を除去する。
次いで、図１１（ｐ）に示すように、レジストパターン４０を除去したのち、残存するＳｉＯ２膜３９をエッチングマスクとして、ドライエッチングを行うことによって深さが２０ｎｍ〜６０ｎｍのリセス部４１を形成する。この時、ｐ型ゲート電極２２の表面もエッチングされてゲートリセス部４２が形成される。
次いで、図１２（ｑ）に示すように、さらに、ウェット・エッチングを施すことによって総リセス量が４０ｎｍ〜８０ｎｍになるようにエッチングしてより深いリセス部４３及びゲートリセス部４４が形成される。この場合、エッチャントとしてＮＨ３ＯＨやＫＯＨ或いはＴＭＡＨ溶液を用いることによって等方性エッチングとなり、したがって、両側に形成されたリセス部４３の間隔が縮小されることになる。
次いで、図１２（ｒ）に示すように、上記の実施の形態で示した成長条件でＢ濃度が１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３のｐ型ＳｉＧｅ層４５をリセス部４３の表面にエピタキシャル成長させる。この時、ｐ型ゲート電極２２のゲートリセス部４４の表面にもｐ型ＳｉＧｅ層４６が成長する。
引続き、図１２（ｓ）に示すように、Ｂ濃度が１×１０２０ｃｍ−３〜２×１０２０ｃｍ−３のｐ+ 型ＳｉＧｅ層４７をｐ型ＳｉＧｅ層４５の上にエピタキシャル成長させる。この時、ｐ型ゲート電極２２上のｐ型ＳｉＧｅ層４６の上にもｐ+ 型ＳｉＧｅ層４８が成長する。
引続き、図１３（ｔ）に示すように、Ｂ濃度が１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３のｐ型ＳｉＧｅ層４９をｐ+ 型ＳｉＧｅ層４７の上にエピタキシャル成長させる。この時、ｐ型ゲート電極２２上のｐ+ 型ＳｉＧｅ層４８の上にもｐ型ＳｉＧｅ層５０が成長する。
この場合の各ＳｉＧｅ層の厚さはリセス部４３の深さによるが、浅い接合注入による抵抗寄与は２０ｎｍ程度のため、ｐ+ 型ＳｉＧｅ層４７の膜厚はシリコンチャネル表面から、２０ｎｍ程度以上とすることが望まれる。また、短チャネル効果との両立のために、下層のｐ型ＳｉＧｅ層４５は２０ｎｍ程度とすることが望まれる。また、最上層のシリサイド形成層となるｐ型ＳｉＧｅ層４９は１０ｎｍ以上とすることが望まれる。
以上のことから、ＳｉＧｅ層の膜厚は最低でも５０ｎｍとすることが望ましく、また、上記の図３乃至図５に示した電気特性の観点から、ｐ+ 型ＳｉＧｅ層の膜厚は２０ｎｍ〜６０ｎｍとする。
次いで、図１３（ｕ）に示すように、ＳｉＯ２膜３９を除去したのち、新たに、例えば、ＳｉＧｅ作り分け用の絶縁膜として、低温ＣＶＤ法装置或いは高密度プラズマＣＶＤ装置を用いて、４００℃〜５５０℃の基板温度において、例えば、１０ｎｍ〜４０ｎｍのＳｉＯ２膜５１を形成する。
次いで、図１３（ｖ）に示すように、ｎ型ウエル領域１３側を覆うようにレジストパターン５２を形成したのち、レジストパターン５２をマスクとしてドライエッチングを行うことによって、ｐ型ウエル領域１２側のＳｉＯ２膜５１を除去する。
次いで、図１４（ｗ）に示すように、レジストパターン５２を除去したのち、残存するＳｉＯ２膜５１をエッチングマスクとして、ドライエッチングを行うことによってリセス部５３を形成する。この時、ｎ型ゲート電極２１の表面もエッチングされてゲートリセス部５４が形成される。
この場合のリセス部の深さは１０ｎｍ〜４０ｎｍとするものであり、ドライエッチング工程でこの深さにしても良い。或いは、ｐチャネルＭＯＳＦＥＴ側の様に、まず、１０ｎｍ〜３０ｎｍエッチングしたのち、ＮＨ３ＯＨやＫＯＨ或いはＴＭＡＨ溶液を用いた等方性エッチングして総リセス量が２０ｎｍ〜４０ｎｍになるようにしても良い。
次いで、図１４（ｘ）に示すように、Ｐ濃度が１．０×１０１８ｃｍ−３〜５．０×１０１９ｃｍ−３のｎ型ＳｉＣ層５５をリセス部５３の表面にエピタキシャル成長させる。この時、ｎ型ゲート電極２１のゲートリセス部５４の表面にもｎ型ＳｉＣ層５６が成長する。
引続き、図１４（ｙ）に示すように、Ｐ濃度が５．０×１０１９ｃｍ−３〜５．０×１０２１ｃｍ−３のｎ＋型ＳｉＣ層５７をｎ型ＳｉＣ層５５の上にエピタキシャル成長させる。この時、ｎ型ゲート電極２１上のｎ型ＳｉＣ層５６の上にもｎ＋型ＳｉＣ層５８が成長する。
引続き、図１５（ｚ）に示すように、Ｐ濃度が５．０×１０２１ｃｍ−３〜１．０×１０２２ｃｍ−３のｎ型ＳｉＣ層５９をｎ＋型ＳｉＣ層５７の上にエピタキシャル成長させる。この時、ｎ型ゲート電極２１上のｎ＋型ＳｉＣ層５８の上にもｎ型ＳｉＣ層６０が成長する。
次いで、図１５（α）に示すように、全面にシリサイドを形成するＣｏやＮｉ、例えば、Ｎｉ膜６１を低温ＣＶ装置により１０ｎｍ〜２０ｎｍの厚さに成膜する。なお、このＮｉ膜６１には、１％〜５％のＰｔを含有させても良い。
次いで、図１５（β）に示すように、２００℃〜２５０℃において６０秒〜２４０秒間アニールを行うことにより（ＮｉＰｔ）２Ｓｉ相のＮｉシリサイド層を形成したのち、未反応のＮｉ膜６１を硫酸等で除去する。次いで、３８０℃〜４２０℃において２０秒〜４０秒間アニールを行うことにより（ＮｉＰｔ）２Ｓｉ相のＮｉシリサイド層をより低抵抗の（ＮｉＰｔ）Ｓｉ相のＮｉシリサイド層６３〜６６に変換する。（ＮｉＰｔ）Ｓｉ相のＮｉシリサイド層６２〜６５は１０ｎｍ〜１５ｎｍの厚さに形成され、最上層のｐ型ＳｉＧｅ層４９，５０及びｎ型ＳｉＣ層５９，６０が消費される。
次いで、図１６（γ）に示すように、低温ＣＶＤ装置或いはＨＤＰ装置を用いて３５０℃〜４５０℃において全面に３０ｎｍ〜１００ｎｍの圧縮性絶縁膜６６を形成する。この場合の圧縮性絶縁膜６６としては、例えば、シリコン窒化膜を用いる。
次いで、図１６（δ）に示すように、ｐ型ウエル領域１２側を覆うようにレジストパターン６７を形成し、このレジストパターン６７をマスクとしてｎ型ウエル領域１３側の圧縮性絶縁膜６６を除去する。その結果、ｎチャネル型ＭＯＳＦＥＴのみにトランジスタの構造に起因した伸張性の応力が印加される。
次いで、図１６（ε）に示すように、低温ＣＶＤ装置或いはＨＤＰ装置を用いて３５０℃〜４５０℃において全面に３０ｎｍ〜１００ｎｍの伸張性絶縁膜６８を形成する。この場合の伸張性絶縁膜６８としては、例えば、シリコン窒化膜を用いる。
次いで、図示は省略するものの、ｎ型ウエル領域１２側を覆うようにレジストパターンを形成し、このレジストパターンをマスクとしてｐ型ウエル領域１２側の伸張性絶縁膜６８を除去する。その結果、ｐ型チャネル型ＭＯＳＦＥＴのみにトランジスタの構造に起因した圧縮性の応力が印加される。
次いで、図１７（ζ）に示すように、３５０℃〜４５０℃において、全面に１００ｎｍ〜６００ｎｍの層間絶縁膜６９を形成する。次いで、図１７（η）に示すように、Ｎｉシリサイド層６２，６４に達するビアホールを形成し、ＴｉＮ膜７０，７１を介してＷでビアホールを埋め込むことによってＷビア７２，７３を形成する。以降は図示を省略するものの、必要とする多層配線構造に応じて、配線及び層間絶縁膜の形成工程を繰り返すことによって、本発明の実施例１の半導体装置が完成する。
このように本発明の実施例１においては、埋込Ｓｉ混晶ソース・ドレイン領域を低不純物濃度層／高不純物濃度層／低不純物濃度層の３層のスタック構造としているので、高不純物濃度層により寄生抵抗を低減することができる。また、下層の低不純物濃度層により不純物の拡散に伴うリーク電流の増大を抑制することができる。さらに、上層のＳｉ混晶層を低不純物濃度層とすることによって、シリサイド抵抗を低減することができる。
ここで、実施例１を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１）
一導電型シリコン基体と、
前記一導電型シリコン基体の表面に設けたゲート絶縁膜と
前記ゲート絶縁膜の上に設けたゲート電極と、
前記ゲート電極の両側の前記一導電型シリコン基体に設けた逆導電型エクステンション領域と、
前記逆導電型エクステンション領域に接するとともに、前記一導電型シリコン基体に形成された凹部に埋め込まれた逆導電型Ｓｉ混晶層とを備えた半導体装置であって、
前記逆導電型Ｓｉ混晶層が、前記凹部の底面上に形成された第１不純物濃度Ｓｉ混晶層と、
前記第１不純物濃度Ｓｉ混晶層上に形成され、Ｓｉの含有率が前記第１不純物濃度Ｓｉ混晶層と同じである第２不純物濃度Ｓｉ混晶層と、
前記第２不純物濃度Ｓｉ混晶層上に形成された第３不純物濃度Ｓｉ混晶層とを有し、
前記第２不純物濃度は、前記第１不純物濃度よりも高く、前記第３不純物濃度よりも高いことを特徴とする半導体装置。
（付記２）
前記逆導電型エクステンション領域と前記逆導電型Ｓｉ混晶層との接触箇所以外において、前記逆導電型Ｓｉ混晶層と前記一導電型シリコン基体との間に逆導電型拡散層が介在していることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第３不純物濃度Ｓｉ混晶層上にＳｉキャップ層を設けたことを特徴とする付記１または付記２に記載の半導体装置。
（付記４）
前記一導電型シリコン基体が、ｎ型シリコン基体であり、且つ、前記逆導電型Ｓｉ混晶層がＳｉを最大成分とするｐ型ＳｉＧｅ層であることを特徴とする付記１乃至付記３のいずれか１項に記載の半導体装置。
（付記５）
前記一導電型シリコン基体が、ｐ型シリコン基体であり、且つ、前記逆導電型Ｓｉ混晶層がＳｉを最大成分とするｎ型ＳｉＧｅＣ層或いはｎ型ＳｉＣ層のいずれかであることを特徴とする付記１乃至付記３のいずれか１項に記載の半導体装置。
（付記６）
付記４記載の半導体装置と付記５記載の半導体装置とを相補型半導体装置を構成するように各ゲート電極及び各ソース・ドレイン電極を接続したことを特徴とする半導体装置。
１ 一導電型シリコン基体
２ ゲート絶縁膜
３ ゲート電極
４ サイドウォール
５ 逆導電型エクステンション領域
６ サイドウォール
７ 逆導電型拡散層
８ 低不純物濃度Ｓｉ混晶層
９ 高不純物濃度Ｓｉ混晶層
１０ 低不純物濃度Ｓｉ混晶層
１１ ｐ型シリコン基板
１２ ｐ型ウエル領域
１３ ｎ型ウエル領域
１４ 素子分離絶縁膜
１５ ゲート絶縁膜
１６ 多結晶シリコン膜
１７，２５，２８，３３，３６，４０，５２，６７ レジストパターン
１８，２９，３７ Ｂイオン
１９ ｐ型多結晶シリコン膜
２０ ｎ型多結晶シリコン膜
２１ ｎ型ゲート電極
２２ ｐ型ゲート電極
２３，３１ ＳｉＮ膜
２４ 第１サイドウォール
２６，３４ Ａｓイオン
２７ ｎ型エクステンション領域
３０ ｐ型エクステンション領域
３２ 第２サイドウォール
３５ ｎ型拡散領域
３８ ｐ型拡散領域
３９，５１ ＳｉＯ２膜
４１，４３，５３ リセス部
４２，４４，５４ ゲートリセス部
４５，４６，４９，５０ ｐ型ＳｉＧｅ層
４７，４８ ｐ+ 型ＳｉＧｅ層
５５，５６，５９，６０ ｎ型ＳｉＣ層
５７，５８ ｎ＋型ＳｉＣ層
６１ Ｎｉ膜
６２，６３，６４，６５ Ｎｉシリサイド層
６６ 圧縮性絶縁膜
６８ 伸張性絶縁膜
６９ 層間絶縁膜
７０，７１ ＴｉＮ膜
７２，７３ Ｗビア
８１ ｎ型ウエル領域
８２ ゲート絶縁膜
８３ ゲート電極
８４，８６ サイドウォール
８５ ｐ型エクステンション領域
８７ ｐ型拡散領域
８６ ｐ＋型ＳｉＧｅ層

Claims (5)

  1. 一導電型シリコン基体と、
    前記一導電型シリコン基体の表面に設けたゲート絶縁膜と
    前記ゲート絶縁膜の上に設けたゲート電極と、
    前記ゲート電極の両側の前記一導電型シリコン基体に設けた逆導電型エクステンション領域と、
    前記逆導電型エクステンション領域に接するとともに、前記一導電型シリコン基体に形成された凹部に埋め込まれた逆導電型Ｓｉ混晶層とを備えた半導体装置であって、
    前記逆導電型Ｓｉ混晶層が、前記凹部の底面上に形成された第１不純物濃度Ｓｉ混晶層と、
    前記第１不純物濃度Ｓｉ混晶層上に形成され、Ｓｉの含有率が前記第１不純物濃度Ｓｉ混晶層と同じである第２不純物濃度Ｓｉ混晶層と、
    前記第２不純物濃度Ｓｉ混晶層上に形成された第３不純物濃度Ｓｉ混晶層とを有し、
    前記第２不純物濃度は、前記第１不純物濃度よりも高く、前記第３不純物濃度よりも高いことを特徴とする半導体装置。
  2. 前記逆導電型エクステンション領域と前記逆導電型Ｓｉ混晶層との接触箇所以外において、前記逆導電型Ｓｉ混晶層と前記一導電型シリコン基体との間に逆導電型拡散層が介在していることを特徴とする請求項１に記載の半導体装置。
  3. 前記一導電型シリコン基体が、ｎ型シリコン基体であり、且つ、前記逆導電型Ｓｉ混晶層がＳｉを最大成分とするｐ型ＳｉＧｅ層であることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記一導電型シリコン基体が、ｐ型シリコン基体であり、且つ、前記逆導電型Ｓｉ混晶層がＳｉを最大成分とするｎ型ＳｉＧｅＣ層或いはｎ型ＳｉＣ層のいずれかであることを特徴とする請求項１または請求項２に記載の半導体装置。
  5. 請求項３記載の半導体装置と請求項４記載の半導体装置とを相補型半導体装置を構成するように各ゲート電極及び各ソース・ドレイン電極を接続したことを特徴とする半導体装置。
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