JPH09199610A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH09199610A JPH09199610A JP8021254A JP2125496A JPH09199610A JP H09199610 A JPH09199610 A JP H09199610A JP 8021254 A JP8021254 A JP 8021254A JP 2125496 A JP2125496 A JP 2125496A JP H09199610 A JPH09199610 A JP H09199610A
- Authority
- JP
- Japan
- Prior art keywords
- stacked
- drain
- source
- silicon layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ソース・ドレイン上の積み上げポリシリコン層
とその上に形成されるシリサイドとを組み合わせた半導
体装置における安定なシリサイド形成ができる半導体装
置とその製造方法を提供する。 【解決手段】ソース・ドレイン１２のｎ+ 形成領域に対
応する積み上げシリコン層３２を形成し、この積み上げ
シリコン層３２に対して、積み上げシリコン層３２と基
板１０との界面近傍に不純物濃度分布ＤＤのピークが位
置するようにソース・ドレイン用の不純物のイオン注入
を行う。その後、シリサイドを形成する。
とその上に形成されるシリサイドとを組み合わせた半導
体装置における安定なシリサイド形成ができる半導体装
置とその製造方法を提供する。 【解決手段】ソース・ドレイン１２のｎ+ 形成領域に対
応する積み上げシリコン層３２を形成し、この積み上げ
シリコン層３２に対して、積み上げシリコン層３２と基
板１０との界面近傍に不純物濃度分布ＤＤのピークが位
置するようにソース・ドレイン用の不純物のイオン注入
を行う。その後、シリサイドを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、基板のソース・ド
レインにシリコン層を設けるいわゆるエレベーテッドソ
ース・ドレイン型の半導体装置における安定なシリサイ
ドを形成できる半導体装置の製造方法及び該半導体装置
に関する。
レインにシリコン層を設けるいわゆるエレベーテッドソ
ース・ドレイン型の半導体装置における安定なシリサイ
ドを形成できる半導体装置の製造方法及び該半導体装置
に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】近年の
０．２５μｍ以降のＣＭＯＳデバイスにおいては、浅い
接合形成が重要となっている。特にｐ+ ソース・ドレイ
ン層においては、ポリシリコン層をソース・ドレイン上
に積み上げ、この積み上げポリシリコン層にイオン注入
し、その後の熱処理（アニーリング）で固層拡散させ、
浅い接合を実現する方法が考案されている。
０．２５μｍ以降のＣＭＯＳデバイスにおいては、浅い
接合形成が重要となっている。特にｐ+ ソース・ドレイ
ン層においては、ポリシリコン層をソース・ドレイン上
に積み上げ、この積み上げポリシリコン層にイオン注入
し、その後の熱処理（アニーリング）で固層拡散させ、
浅い接合を実現する方法が考案されている。
【０００３】この方法にＴｉサリサイド（シリサイド）
を組み合わせることで、更なる低抵抗化が可能である。
しかしながら、これらの固層拡散とＴｉサリサイドとを
組み合わせると、金属は、不純物が導入された積み上げ
ポリシリコン層と反応するので、得られるＴｉサリサイ
ドの細線効果、耐熱性については単結晶シリコンと同様
と考えられ、０．３μｍ以下のｎ+ 拡散領域では、安定
なＴｉサリサイド（シリサイド）形成ができず、抵抗が
上昇するおそれがある。
を組み合わせることで、更なる低抵抗化が可能である。
しかしながら、これらの固層拡散とＴｉサリサイドとを
組み合わせると、金属は、不純物が導入された積み上げ
ポリシリコン層と反応するので、得られるＴｉサリサイ
ドの細線効果、耐熱性については単結晶シリコンと同様
と考えられ、０．３μｍ以下のｎ+ 拡散領域では、安定
なＴｉサリサイド（シリサイド）形成ができず、抵抗が
上昇するおそれがある。
【０００４】本発明は、上記事情に鑑みなされたもの
で、上記積み上げポリシリコン層とシリサイドとを組み
合わせた半導体装置における安定なシリサイド形成がで
きる半導体装置の製造方法を提供することを目的とす
る。また、本発明は、上記積み上げポリシリコン層と安
定なシリサイドとが組み合わされた半導体装置を提供す
ることを目的とする。
で、上記積み上げポリシリコン層とシリサイドとを組み
合わせた半導体装置における安定なシリサイド形成がで
きる半導体装置の製造方法を提供することを目的とす
る。また、本発明は、上記積み上げポリシリコン層と安
定なシリサイドとが組み合わされた半導体装置を提供す
ることを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するため、基板のソース・ドレインを形成すべき表面
に積み上げシリコン層を形成する工程と、ソース・ドレ
インのｎ型不純物形成領域に対応する該積み上げシリコ
ン層に対して、該積み上げシリコン層と基板との界面近
傍に不純物濃度分布のピークが位置するようにソース・
ドレイン用の不純物のイオン注入を行う工程と、該不純
物を導入した積み上げシリコン層に金属を堆積した後、
金属とポリシリコン層とを反応させてシリサイドを形成
する工程とを有することを特徴とする半導体装置の製造
方法を提供する。
成するため、基板のソース・ドレインを形成すべき表面
に積み上げシリコン層を形成する工程と、ソース・ドレ
インのｎ型不純物形成領域に対応する該積み上げシリコ
ン層に対して、該積み上げシリコン層と基板との界面近
傍に不純物濃度分布のピークが位置するようにソース・
ドレイン用の不純物のイオン注入を行う工程と、該不純
物を導入した積み上げシリコン層に金属を堆積した後、
金属とポリシリコン層とを反応させてシリサイドを形成
する工程とを有することを特徴とする半導体装置の製造
方法を提供する。
【０００６】この場合、ソース・ドレインのｐ型不純物
形成領域に対応する該積み上げシリコン層に対して、該
積み上げシリコン層中に不純物濃度分布のピークが位置
するようにソース・ドレイン用の不純物のイオン注入を
行うことが好ましい。また、上記積み上げポリシリコン
層に金属を堆積する前に、該積み上げポリシリコン層の
表面を非晶質化する工程を有することが好ましい。
形成領域に対応する該積み上げシリコン層に対して、該
積み上げシリコン層中に不純物濃度分布のピークが位置
するようにソース・ドレイン用の不純物のイオン注入を
行うことが好ましい。また、上記積み上げポリシリコン
層に金属を堆積する前に、該積み上げポリシリコン層の
表面を非晶質化する工程を有することが好ましい。
【０００７】この非晶質化は、イオン注入により行うこ
とができる。また、上記半導体装置の製造方法におい
て、上記積み上げポリシリコン層にソース・ドレイン用
のイオン注入を行った後、アニーリングを行うことが好
ましい。
とができる。また、上記半導体装置の製造方法におい
て、上記積み上げポリシリコン層にソース・ドレイン用
のイオン注入を行った後、アニーリングを行うことが好
ましい。
【０００８】更に、上記半導体装置の製造方法におい
て、上記積み上げポリシリコン層にシリサイドを形成し
た後、アニーリングを行うことが好ましい。また、上記
半導体装置の製造方法では、シリサイドを形成する金属
をチタンとすることが好ましい。
て、上記積み上げポリシリコン層にシリサイドを形成し
た後、アニーリングを行うことが好ましい。また、上記
半導体装置の製造方法では、シリサイドを形成する金属
をチタンとすることが好ましい。
【０００９】本発明は、更にソース・ドレイン上の積み
上げシリコン層とシリサイドとの積層体を介してソース
・ドレインと配線層とを接続する構造を有すると共に、
ｎ型ソース・ドレインの不純物拡散層がイオン注入及び
上記積み上げシリコン層からの固層拡散によって形成さ
れてなる構造を有する半導体装置を提供する。
上げシリコン層とシリサイドとの積層体を介してソース
・ドレインと配線層とを接続する構造を有すると共に、
ｎ型ソース・ドレインの不純物拡散層がイオン注入及び
上記積み上げシリコン層からの固層拡散によって形成さ
れてなる構造を有する半導体装置を提供する。
【００１０】本発明の半導体装置の製造方法は、上記積
み上げポリシリコン層に対するイオン注入条件を最適化
することで安定なシリサイド形成を行う方法である。即
ち、ソース・ドレインのｎ+ 形成領域に対応する該積み
上げシリコン層に対して、該積み上げシリコン層と基板
との界面近傍に不純物濃度分布のピークが位置するよう
にソース・ドレイン用の不純物のイオン注入を行う。こ
れにより、積み上げシリコン層の表面の不純物濃度を低
くでき、この不純物が少ない表面シリコン層が金属と反
応してシリサイドを形成するので、安定なシリサイド形
成が可能となり、抵抗上昇のおそれは少なくなる。
み上げポリシリコン層に対するイオン注入条件を最適化
することで安定なシリサイド形成を行う方法である。即
ち、ソース・ドレインのｎ+ 形成領域に対応する該積み
上げシリコン層に対して、該積み上げシリコン層と基板
との界面近傍に不純物濃度分布のピークが位置するよう
にソース・ドレイン用の不純物のイオン注入を行う。こ
れにより、積み上げシリコン層の表面の不純物濃度を低
くでき、この不純物が少ない表面シリコン層が金属と反
応してシリサイドを形成するので、安定なシリサイド形
成が可能となり、抵抗上昇のおそれは少なくなる。
【００１１】この場合、上記不純物のイオン注入後、ア
ニーリングを行い、ソース・ドレインの接合を形成する
ことが好ましい。また、シリサイド形成前に、積み上げ
シリコン層の表面を非晶質化し、金属とのより良好な反
応を可能にすることが好ましい。
ニーリングを行い、ソース・ドレインの接合を形成する
ことが好ましい。また、シリサイド形成前に、積み上げ
シリコン層の表面を非晶質化し、金属とのより良好な反
応を可能にすることが好ましい。
【００１２】更に、シリサイドを形成した後、ＲＴＡ
（Rapid Thermal Anneal）等によりアニーリングを行
い、シリサイドを相変化させることで低抵抗化させ、こ
れにより更に均一なシリサイドが形成でき、細線効果の
低減、耐熱性の向上が可能となる。
（Rapid Thermal Anneal）等によりアニーリングを行
い、シリサイドを相変化させることで低抵抗化させ、こ
れにより更に均一なシリサイドが形成でき、細線効果の
低減、耐熱性の向上が可能となる。
【００１３】上記方法によれば、ソース・ドレイン上の
積み上げシリコン層とシリサイドとの積層体を介してソ
ース・ドレインと配線層とを接続する構造と、ｎ型ソー
ス・ドレインの不純物拡散層がイオン注入及び上記積み
上げシリコン層からの固層拡散によって形成されてなる
構造とを有する半導体装置を得ることができる。
積み上げシリコン層とシリサイドとの積層体を介してソ
ース・ドレインと配線層とを接続する構造と、ｎ型ソー
ス・ドレインの不純物拡散層がイオン注入及び上記積み
上げシリコン層からの固層拡散によって形成されてなる
構造とを有する半導体装置を得ることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明する。本発明の半導体装置の製造方法
は、基本的には、例えば図３に示すような、ソース・ド
レインの上に形成された積み上げシリコン層とその表面
に形成されたシリサイドとを有するＭＯＳ構造の半導体
装置を製造するものである。
て具体的に説明する。本発明の半導体装置の製造方法
は、基本的には、例えば図３に示すような、ソース・ド
レインの上に形成された積み上げシリコン層とその表面
に形成されたシリサイドとを有するＭＯＳ構造の半導体
装置を製造するものである。
【００１５】この半導体装置は、フィールド酸化膜２１
で区画された基板１０の領域に、ゲート電極３１がゲー
ト酸化膜２１を介して設けられている。そのゲート電極
３１は、その上にはオフセット絶縁膜２３が積層され、
また、側部には絶縁性のサイドウオールスペーサ２４が
形成され、これらの絶縁層で被覆されている。基板１０
には低濃度不純物拡散層であるＬＤＤ１１と高濃度不純
物拡散層であるソース・ドレイン１２が形成されてい
る。ソース・ドレイン１２の基板の上には、積み上げポ
リシリコン層３２とＴｉシリサイド層３３の積層導電層
が形成されている。また、層間絶縁膜２４が基板面を覆
って形成されており、この層間絶縁膜にはブランケット
タングステン３４がチタンサリサイド層３３に貫通した
状態で埋め込まれ、このブランケットタングステン３４
にはアルミニウムなどの配線層３５が接続されている。
で区画された基板１０の領域に、ゲート電極３１がゲー
ト酸化膜２１を介して設けられている。そのゲート電極
３１は、その上にはオフセット絶縁膜２３が積層され、
また、側部には絶縁性のサイドウオールスペーサ２４が
形成され、これらの絶縁層で被覆されている。基板１０
には低濃度不純物拡散層であるＬＤＤ１１と高濃度不純
物拡散層であるソース・ドレイン１２が形成されてい
る。ソース・ドレイン１２の基板の上には、積み上げポ
リシリコン層３２とＴｉシリサイド層３３の積層導電層
が形成されている。また、層間絶縁膜２４が基板面を覆
って形成されており、この層間絶縁膜にはブランケット
タングステン３４がチタンサリサイド層３３に貫通した
状態で埋め込まれ、このブランケットタングステン３４
にはアルミニウムなどの配線層３５が接続されている。
【００１６】本発明の構造においては、ｐ型ソース・ド
レイン１２は、主として積み上げポリシリコン層３２か
らの固層拡散によって形成され、ｎ型ソース・ドレイン
１２は、イオン注入と積み上げポリシリコン層からの固
層拡散によって形成されている。
レイン１２は、主として積み上げポリシリコン層３２か
らの固層拡散によって形成され、ｎ型ソース・ドレイン
１２は、イオン注入と積み上げポリシリコン層からの固
層拡散によって形成されている。
【００１７】この半導体装置は、浅い接合形成ができ、
しかも低抵抗化が可能である。また、積み上げ拡散層を
パターニングするときに、局所配線層として用いること
が可能であり、セルサイズの縮小が可能となる。次に、
具体的に、その製造プロセスを説明する。 ［第１のプロセス］まず、図１（Ａ）に示すように、基
板１０にフィールド酸化膜２１を形成した後、例えば１
０ｎｍ程度の厚さのゲート酸化膜２２を形成し、次に減
圧ＣＶＤ法を用いて、例えばポリシリコン３１ａを６１
０℃で１００ｎｍ程度堆積する。その後、ＷＳｉx 膜３
１ｂをＣＶＤ法により、例えばガス系はＷＦ6 ＋ＳｉＨ
4 を用いて１００ｎｍ程度堆積させ、ポリサイド構造と
する。次いで絶縁膜を堆積した後、ゲート電極のレジス
トを例えば１μｍ程度成膜し、パターニングを行った
後、マグネトロン系の酸化膜エッチャー（例えば：ガス
系はＣＨＦ3 ／ＣＦ4 ／Ａｒ）で酸化膜をエッチング
後、ＥＣＲ系のエッチャー（例えばガス系はＣｌ2＋Ｏ
2 ，ＨＢｒ＋Ｏ2 ）を用いてエッチングを行い、ゲート
電極３１とオフセット絶縁膜２３との積層体を加工形成
する。次いで、ＬＤＤ用の不純物イオン注入をｎ+ 、ｐ
+ 共に行い、ＬＤＤ用の低濃度不純物拡散層１１を形成
する。この場合、ｐ+ 用としては、Ｂ+ ，ＢＦ2 + を用
いて、エネルギーは５〜５０ｋｅｖ、ドーズは１×１０
13〜１×１０14／ｃｍ2 程度、ｎ+ 用としては、Ａｓ+
等を用い、エネルギーは１０〜４０ｋｅｖ、ドーズは１
×１０13〜１×１０14／ｃｍ2程度の条件を採用するこ
とができる。
しかも低抵抗化が可能である。また、積み上げ拡散層を
パターニングするときに、局所配線層として用いること
が可能であり、セルサイズの縮小が可能となる。次に、
具体的に、その製造プロセスを説明する。 ［第１のプロセス］まず、図１（Ａ）に示すように、基
板１０にフィールド酸化膜２１を形成した後、例えば１
０ｎｍ程度の厚さのゲート酸化膜２２を形成し、次に減
圧ＣＶＤ法を用いて、例えばポリシリコン３１ａを６１
０℃で１００ｎｍ程度堆積する。その後、ＷＳｉx 膜３
１ｂをＣＶＤ法により、例えばガス系はＷＦ6 ＋ＳｉＨ
4 を用いて１００ｎｍ程度堆積させ、ポリサイド構造と
する。次いで絶縁膜を堆積した後、ゲート電極のレジス
トを例えば１μｍ程度成膜し、パターニングを行った
後、マグネトロン系の酸化膜エッチャー（例えば：ガス
系はＣＨＦ3 ／ＣＦ4 ／Ａｒ）で酸化膜をエッチング
後、ＥＣＲ系のエッチャー（例えばガス系はＣｌ2＋Ｏ
2 ，ＨＢｒ＋Ｏ2 ）を用いてエッチングを行い、ゲート
電極３１とオフセット絶縁膜２３との積層体を加工形成
する。次いで、ＬＤＤ用の不純物イオン注入をｎ+ 、ｐ
+ 共に行い、ＬＤＤ用の低濃度不純物拡散層１１を形成
する。この場合、ｐ+ 用としては、Ｂ+ ，ＢＦ2 + を用
いて、エネルギーは５〜５０ｋｅｖ、ドーズは１×１０
13〜１×１０14／ｃｍ2 程度、ｎ+ 用としては、Ａｓ+
等を用い、エネルギーは１０〜４０ｋｅｖ、ドーズは１
×１０13〜１×１０14／ｃｍ2程度の条件を採用するこ
とができる。
【００１８】次に、図１（Ｂ）に示すように、常圧又は
減圧ＣＶＤ法などでＳｉＯ2 等の絶縁層を堆積した後、
リソグラフィー工程を用いてパターニングを行った後
に、マグネトロン系のエッチャー（例えばガス系はＣＨ
Ｆ3 ／ＣＦ4 ／Ａｒ等）を用いて、全面エッチバックす
ることにより、ゲート電極３１の側部に、０．１〜０．
１５μｍ程度のサイドウオールスペーサ２４を形成す
る。次いで、減圧ＣＶＤ法などで例えばポリシリコン
を、６１０℃、５０ｎｍ程度堆積した後、リソグラフィ
ー工程を用いてレジストのパターニングを行い、その
後、ＥＣＲ系のエッチャー（例えばガス系は、Ｃｌ2 ＋
Ｏ2 、ＨＢｒ＋Ｏ2 ）を用いてポリシリコン層をパター
ニングして、ソース・ドレイン形成予定領域（アクティ
ブ領域）及びサイドウオール２４上に積み上げポリシリ
コン層３２を形成する。また、不純物を導入しない領域
に対しては、レジスト２６で覆っておく。
減圧ＣＶＤ法などでＳｉＯ2 等の絶縁層を堆積した後、
リソグラフィー工程を用いてパターニングを行った後
に、マグネトロン系のエッチャー（例えばガス系はＣＨ
Ｆ3 ／ＣＦ4 ／Ａｒ等）を用いて、全面エッチバックす
ることにより、ゲート電極３１の側部に、０．１〜０．
１５μｍ程度のサイドウオールスペーサ２４を形成す
る。次いで、減圧ＣＶＤ法などで例えばポリシリコン
を、６１０℃、５０ｎｍ程度堆積した後、リソグラフィ
ー工程を用いてレジストのパターニングを行い、その
後、ＥＣＲ系のエッチャー（例えばガス系は、Ｃｌ2 ＋
Ｏ2 、ＨＢｒ＋Ｏ2 ）を用いてポリシリコン層をパター
ニングして、ソース・ドレイン形成予定領域（アクティ
ブ領域）及びサイドウオール２４上に積み上げポリシリ
コン層３２を形成する。また、不純物を導入しない領域
に対しては、レジスト２６で覆っておく。
【００１９】その後、ソース・ドレインのイオン注入を
行う。ｎ+ ソース・ドレイン領域に対しては、図１
（Ｂ）に示すように、積み上げポリシリコン層３２と基
板１０面との境界面近傍にイオン注入のピークがくるよ
うに不純物濃度分布ＤＤを調整する。具体的な条件は、
例えばＰ+ 、Ａｓ+ を用い、Ａｓの場合は、例えばエネ
ルギー４０〜１５０ｋｅｖの範囲、好ましくは１００ｋ
ｅｖ程度、ドーズ１×１０ 16〜１×１０14／ｃｍ2 程
度、０度の入射角度で行う。これにより、後に形成され
るシリサイドとなる表面の部分には、不純物濃度を可及
的に少なくし、安定なシリサイド形成が可能となる。
行う。ｎ+ ソース・ドレイン領域に対しては、図１
（Ｂ）に示すように、積み上げポリシリコン層３２と基
板１０面との境界面近傍にイオン注入のピークがくるよ
うに不純物濃度分布ＤＤを調整する。具体的な条件は、
例えばＰ+ 、Ａｓ+ を用い、Ａｓの場合は、例えばエネ
ルギー４０〜１５０ｋｅｖの範囲、好ましくは１００ｋ
ｅｖ程度、ドーズ１×１０ 16〜１×１０14／ｃｍ2 程
度、０度の入射角度で行う。これにより、後に形成され
るシリサイドとなる表面の部分には、不純物濃度を可及
的に少なくし、安定なシリサイド形成が可能となる。
【００２０】また、ｐ+ ソース・ドレインに対しては、
不純物濃度分布を積み上げポリシリコン層３２内に位置
させる様にイオン注入を行う。具体的には、ＢＦ2 + を
エネルギー２０〜６０ｋｅｖ、好ましくは４０ｋｅｖ程
度、ドーズ１×１０16〜１×１０14／ｃｍ2 程度で行う
ことができる。
不純物濃度分布を積み上げポリシリコン層３２内に位置
させる様にイオン注入を行う。具体的には、ＢＦ2 + を
エネルギー２０〜６０ｋｅｖ、好ましくは４０ｋｅｖ程
度、ドーズ１×１０16〜１×１０14／ｃｍ2 程度で行う
ことができる。
【００２１】その後、図１（Ｃ）に示すように、レジス
ト２６の剥離を行い、次に、例えばＲＴＡを１０００℃
〜１１００℃、１０秒の条件で、又はＦＡ（Furnace An
neal）を８００〜９００℃、１０分程度行う。そして、
ＢＨＦ（バッファードフッ酸）、ＤＨＦ（希フッ酸）等
で積み上げポリシリコン層３２表面の酸化膜を除去した
後、スパッタリング法又はＣＶＤ法により、例えばＴｉ
等の金属を堆積させる。その後、窒素雰囲気下で６５０
℃、３０秒程度のアニーリングを行い、例えばＴｉサリ
サイド３３形成を行う。この場合、金属と反応する積み
上げポリシリコン層３２の表面部分の不純物濃度は低い
ので、反応の均一化が促進される。次いで、ＳＣｌ（ア
ンモニア過水）で１０分程度漬けて選択エッチングを行
い、未反応のチタンを除去する。その後、Ｃ５４へ相変
化させるために、例えば８００℃、３０秒のＲＴＡ処理
を行い、低抵抗化させる。また、ソース・ドレイン１２
が形成される。
ト２６の剥離を行い、次に、例えばＲＴＡを１０００℃
〜１１００℃、１０秒の条件で、又はＦＡ（Furnace An
neal）を８００〜９００℃、１０分程度行う。そして、
ＢＨＦ（バッファードフッ酸）、ＤＨＦ（希フッ酸）等
で積み上げポリシリコン層３２表面の酸化膜を除去した
後、スパッタリング法又はＣＶＤ法により、例えばＴｉ
等の金属を堆積させる。その後、窒素雰囲気下で６５０
℃、３０秒程度のアニーリングを行い、例えばＴｉサリ
サイド３３形成を行う。この場合、金属と反応する積み
上げポリシリコン層３２の表面部分の不純物濃度は低い
ので、反応の均一化が促進される。次いで、ＳＣｌ（ア
ンモニア過水）で１０分程度漬けて選択エッチングを行
い、未反応のチタンを除去する。その後、Ｃ５４へ相変
化させるために、例えば８００℃、３０秒のＲＴＡ処理
を行い、低抵抗化させる。また、ソース・ドレイン１２
が形成される。
【００２２】なお、２段階アニールではなく、一気に７
５０℃〜８５０℃３０秒のアニールを行い、Ｃ５４のチ
タンサリサイドを形成することも可能である。これによ
り、図１（Ｃ）に示すような構造の半導体装置を得るこ
とができる。この半導体装置は、ｎ+ ソース・ドレイン
１２の上の積み上げポリシリコン層３２とＴｉサリサイ
ド３３との組み合わせにより、低抵抗化が達成される。
この場合、均一なＴｉサリサイド３３が形成されている
ので、細線効果の低減、耐熱性の向上が達成されてい
る。また、積み上げポリシリコン層をパターニングする
ときに、局所配線として用いることが可能であり、セル
サイズの縮小が可能となる。このため、０．２５μｍ以
降のＣＭＯＳデバイスへ等への適用が有効である。［第
２のプロセス］本プロセスは、上記第１プロセスと同様
であるが、シリサイドを形成する金属を積み上げポリシ
リコン層に堆積する前に、積み上げポリシリコン層の表
面をアモルファス化する工程が加わっている。本例を図
２で説明する。
５０℃〜８５０℃３０秒のアニールを行い、Ｃ５４のチ
タンサリサイドを形成することも可能である。これによ
り、図１（Ｃ）に示すような構造の半導体装置を得るこ
とができる。この半導体装置は、ｎ+ ソース・ドレイン
１２の上の積み上げポリシリコン層３２とＴｉサリサイ
ド３３との組み合わせにより、低抵抗化が達成される。
この場合、均一なＴｉサリサイド３３が形成されている
ので、細線効果の低減、耐熱性の向上が達成されてい
る。また、積み上げポリシリコン層をパターニングする
ときに、局所配線として用いることが可能であり、セル
サイズの縮小が可能となる。このため、０．２５μｍ以
降のＣＭＯＳデバイスへ等への適用が有効である。［第
２のプロセス］本プロセスは、上記第１プロセスと同様
であるが、シリサイドを形成する金属を積み上げポリシ
リコン層に堆積する前に、積み上げポリシリコン層の表
面をアモルファス化する工程が加わっている。本例を図
２で説明する。
【００２３】図２（Ａ）に至る工程は、図１（Ｂ）と同
様であり、積み上げポリシリコン層３２を形成した後、
ｎ+ ソース・ドレインのイオン注入を行う。この場合、
図２（Ａ）に示すように、積み上げポリシリコン層と基
板との界面近傍に不純物濃度分布ＤＤのピークがくるよ
うに、実施例１と同様の条件でイオン注入を行う。
様であり、積み上げポリシリコン層３２を形成した後、
ｎ+ ソース・ドレインのイオン注入を行う。この場合、
図２（Ａ）に示すように、積み上げポリシリコン層と基
板との界面近傍に不純物濃度分布ＤＤのピークがくるよ
うに、実施例１と同様の条件でイオン注入を行う。
【００２４】また、レジスト２６を剥離した後、ｐ+ ソ
ース・ドレイン用のフォトリソグラフィを行い、レジス
ト形成後パターニングした後、ｐ+ ソース・ドレインの
イオン注入を行う。この場合、浅い接合をねらって、積
み上げポリシリコン層中に不純物濃度分布のピークを位
置させる。具体的な条件は、実施例１と同様である。
ース・ドレイン用のフォトリソグラフィを行い、レジス
ト形成後パターニングした後、ｐ+ ソース・ドレインの
イオン注入を行う。この場合、浅い接合をねらって、積
み上げポリシリコン層中に不純物濃度分布のピークを位
置させる。具体的な条件は、実施例１と同様である。
【００２５】次に、全面にＳｉ+ 、Ａｓ+ 、Ｓｂ+ 等の
イオンを用いて積み上げポリシリコン層のごく表面にイ
オン注入を行う。これにより、積み上げポリシリコン層
の表面近傍にアモルファス層３２ａを形成することがで
きる。この場合の条件は、例えばＡｓ+ をエネルギー４
０ｋｅｖ、ドーズ１×１０14〜１×１０15／ｃｍ2 程
度、Ｓｉ+ をエネルギー１０〜４０ｋｅｖ、ドーズ１×
１０14〜５×１０15／ｃｍ2 程度の条件を採用すること
ができる。
イオンを用いて積み上げポリシリコン層のごく表面にイ
オン注入を行う。これにより、積み上げポリシリコン層
の表面近傍にアモルファス層３２ａを形成することがで
きる。この場合の条件は、例えばＡｓ+ をエネルギー４
０ｋｅｖ、ドーズ１×１０14〜１×１０15／ｃｍ2 程
度、Ｓｉ+ をエネルギー１０〜４０ｋｅｖ、ドーズ１×
１０14〜５×１０15／ｃｍ2 程度の条件を採用すること
ができる。
【００２６】その後、ＢＨＦ、ＤＨＦ等で積み上げポリ
シリコン層３２表面の酸化膜を除去した後、スパッタリ
ング又はＣＶＤ法により、例えばＴｉ等の金属を堆積さ
せる。その後、窒素雰囲気下で６５０℃、３０秒程度の
アニーリングを行い、例えばＴｉサリサイド３３形成を
行う。そして、次いで、ＳＣｌ（アンモニア過水）で１
０分程度付けて選択エッチングを行い、未反応のチタン
を除去する。その後、Ｃ５４へ相変化させるために、例
えば８００℃、３０秒のＲＴＡ処理を行い、低抵抗化さ
せる。
シリコン層３２表面の酸化膜を除去した後、スパッタリ
ング又はＣＶＤ法により、例えばＴｉ等の金属を堆積さ
せる。その後、窒素雰囲気下で６５０℃、３０秒程度の
アニーリングを行い、例えばＴｉサリサイド３３形成を
行う。そして、次いで、ＳＣｌ（アンモニア過水）で１
０分程度付けて選択エッチングを行い、未反応のチタン
を除去する。その後、Ｃ５４へ相変化させるために、例
えば８００℃、３０秒のＲＴＡ処理を行い、低抵抗化さ
せる。
【００２７】また、ソース・ドレイン１２が形成され
る。この場合、ｎ型領域ではイオン注入と、そのイオン
注入によって不純物が導入された積み上げシリコン層か
らの固層拡散の両者によって形成され、ｐ型領域では、
主としてイオン注入によって不純物が導入された積み上
げシリコン層からの固層拡散によって形成される。。
る。この場合、ｎ型領域ではイオン注入と、そのイオン
注入によって不純物が導入された積み上げシリコン層か
らの固層拡散の両者によって形成され、ｐ型領域では、
主としてイオン注入によって不純物が導入された積み上
げシリコン層からの固層拡散によって形成される。。
【００２８】なお、上記金属を積み上げポリシリコン層
に堆積した後、Ｓｉ+ 、Ａｓ+ 等のイオンを用いて、Ｔ
ｉ／ポリシリコン界面近傍にイオン注入を行い、これら
の界面をミキシングすることも有効である。この場合の
条件は、Ｓｉ+ の場合、エネルギー２０〜５０ｋｅｖ、
ドーズ１〜５×１０15／ｃｍ2 程度、Ａｓ+ の場合、エ
ネルギー５０〜１５０ｋｅｖ、ドーズ１〜５×１０15／
ｃｍ2 程度で行うことができる。
に堆積した後、Ｓｉ+ 、Ａｓ+ 等のイオンを用いて、Ｔ
ｉ／ポリシリコン界面近傍にイオン注入を行い、これら
の界面をミキシングすることも有効である。この場合の
条件は、Ｓｉ+ の場合、エネルギー２０〜５０ｋｅｖ、
ドーズ１〜５×１０15／ｃｍ2 程度、Ａｓ+ の場合、エ
ネルギー５０〜１５０ｋｅｖ、ドーズ１〜５×１０15／
ｃｍ2 程度で行うことができる。
【００２９】また、２段階アニールではなく、一気に７
５０℃〜８５０℃３０秒のアニールを行い、Ｃ５４のチ
タンサリサイドを形成することも可能である。本例にお
いては、積み上げポリシリコン層の表面層をアモルファ
ス化した後、チタンと反応させているので、より均一な
反応が可能であり、より均一なチタンサリサイドが形成
でき、更なる細線効果の低減、耐熱性の向上が可能であ
る。
５０℃〜８５０℃３０秒のアニールを行い、Ｃ５４のチ
タンサリサイドを形成することも可能である。本例にお
いては、積み上げポリシリコン層の表面層をアモルファ
ス化した後、チタンと反応させているので、より均一な
反応が可能であり、より均一なチタンサリサイドが形成
でき、更なる細線効果の低減、耐熱性の向上が可能であ
る。
【００３０】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、ソース・ドレイン上に形成された積み上げシリコン
層の上に、均一なシリサイド形成が可能であり、細線効
果の低減、耐熱性の向上が可能である。
ば、ソース・ドレイン上に形成された積み上げシリコン
層の上に、均一なシリサイド形成が可能であり、細線効
果の低減、耐熱性の向上が可能である。
【００３１】また、本発明の半導体装置は、ソース・ド
レイン上に積み上げシリコン層とシリサイドとの積層体
が形成され、このシリサイドが安定であるので、細線効
果の低減、耐熱性の向上が達成されているものである。
レイン上に積み上げシリコン層とシリサイドとの積層体
が形成され、このシリサイドが安定であるので、細線効
果の低減、耐熱性の向上が達成されているものである。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は、本発明の半導体装置の製造
方法の第１のプロセスのフローチャートである。
方法の第１のプロセスのフローチャートである。
【図２】（Ａ）〜（Ｃ）は、本発明の半導体装置の製造
方法の第２のプロセスのフローチャートである。
方法の第２のプロセスのフローチャートである。
【図３】積み上げシリコン層とその表面に形成されたシ
リサイドとを有する半導体装置の構造の一例を示す断面
図である。
リサイドとを有する半導体装置の構造の一例を示す断面
図である。
１１ ＬＤＤ １２ ソース・ドレイン ３１ ゲート電極 ３２ 積み上げシリコン層 ３２ａ 表面アモルファス層 ３３ シリサイド ＤＤ 不純物濃度分布
Claims (8)
- 【請求項１】基板のソース・ドレインを形成すべき表面
に積み上げシリコン層を形成する工程と、 ソース・ドレインのｎ型不純物形成領域に対応する該積
み上げシリコン層に対して、該積み上げシリコン層と基
板との界面近傍に不純物濃度分布のピークが位置するよ
うにソース・ドレイン用の不純物のイオン注入を行う工
程と、 該不純物を導入した積み上げシリコン層に金属を堆積し
た後、金属とポリシリコン層とを反応させてシリサイド
を形成する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項２】ソース・ドレインのｐ型不純物形成領域に
対応する該積み上げシリコン層に対して、該積み上げシ
リコン層中に不純物濃度分布のピークが位置するように
ソース・ドレイン用の不純物のイオン注入を行う請求項
１記載の半導体装置の製造方法。 - 【請求項３】上記積み上げポリシリコン層に金属を堆積
する前に、該積み上げポリシリコン層の表面を非晶質化
する工程を有する請求項１記載の半導体装置の製造方
法。 - 【請求項４】イオン注入により積み上げポリシリコン層
の表面を非晶質化する請求項３記載の半導体装置の製造
方法。 - 【請求項５】上記積み上げポリシリコン層にソース・ド
レイン用のイオン注入を行った後、アニーリングを行う
工程を有する請求項１記載の半導体装置の製造方法。 - 【請求項６】上記積み上げポリシリコン層にシリサイド
を形成した後、アニーリングを行う請求項１記載の半導
体装置の製造方法。 - 【請求項７】シリサイドを形成する金属がチタンである
請求項１記載の半導体装置の製造方法。 - 【請求項８】ソース・ドレイン上の積み上げシリコン層
とシリサイドとの積層体を介してソース・ドレインと配
線層とを接続する構造を有すると共に、ｎ型ソース・ド
レインの不純物拡散層がイオン注入及び上記積み上げシ
リコン層からの固層拡散によって形成されてなる構造を
有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021254A JPH09199610A (ja) | 1995-11-16 | 1996-02-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-298396 | 1995-11-16 | ||
| JP29839695 | 1995-11-16 | ||
| JP8021254A JPH09199610A (ja) | 1995-11-16 | 1996-02-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199610A true JPH09199610A (ja) | 1997-07-31 |
Family
ID=26358285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8021254A Pending JPH09199610A (ja) | 1995-11-16 | 1996-02-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199610A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032542A (ja) * | 2004-07-14 | 2006-02-02 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP2011061042A (ja) * | 2009-09-10 | 2011-03-24 | Fujitsu Semiconductor Ltd | 半導体装置 |
-
1996
- 1996-02-07 JP JP8021254A patent/JPH09199610A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032542A (ja) * | 2004-07-14 | 2006-02-02 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP2011061042A (ja) * | 2009-09-10 | 2011-03-24 | Fujitsu Semiconductor Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2819240B2 (ja) | 浅い接合のソース／ドレーン領域とシリサイドを有するｍｏｓトランジスタの製造方法 | |
| US6087234A (en) | Method of forming a self-aligned silicide MOSFET with an extended ultra-shallow S/D junction | |
| JP2978736B2 (ja) | 半導体装置の製造方法 | |
| US5904564A (en) | Method for fabricating MOSFET having cobalt silicide film | |
| JPH06112158A (ja) | 半導体装置の製造方法 | |
| JP3313432B2 (ja) | 半導体装置及びその製造方法 | |
| US5858846A (en) | Salicide integration method | |
| US6627527B1 (en) | Method to reduce metal silicide void formation | |
| JP3003796B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP2636786B2 (ja) | 半導体装置の製造方法 | |
| JPH05304108A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3185235B2 (ja) | 半導体装置の製造方法 | |
| JPH09199610A (ja) | 半導体装置及びその製造方法 | |
| JP2003051459A (ja) | 半導体素子のシリサイド膜の形成方法 | |
| KR100403321B1 (ko) | 반도체소자의제조방법 | |
| JP2738402B2 (ja) | 半導体装置の製造方法 | |
| JP2003031522A (ja) | 半導体素子の製造方法 | |
| JP2582337B2 (ja) | 浅い接合のソース／ドレーン領域とシリサイドを有するｍｏｓトランジスタの製造方法 | |
| KR20030013882A (ko) | 반도체소자의 실리사이드막 제조방법 | |
| JP4048179B2 (ja) | 半導体装置の製造方法 | |
| JP3537273B2 (ja) | 半導体装置の製造方法 | |
| JPH10116797A (ja) | 半導体装置の製造方法 | |
| JP3893997B2 (ja) | 半導体装置の製造方法 | |
| JP3033521B2 (ja) | 半導体装置及びその製造方法 | |
| KR100211541B1 (ko) | 반도체소자의 제조방법 |