JP3537273B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、金属シリサイド膜を有する金属配線
の製造方法において、耐熱性に優れた低抵抗な金属シリ
サイド膜の製造方法に関する。

【０００２】

【従来の技術】半導体装置の小型化、高速化にとって、
金属配線の低抵抗化が重要となっている。

【０００３】半導体装置の低抵抗な電極配線の方法とし
て、多結晶シリコン膜と高融点金属膜とを反応させて形
成した金属シリサイド膜を積層させた構造が用いられて
いる。 金属シリサイド膜は、低抵抗が可能な結晶構造
を有しているため、低抵抗な電極配線が実現できる。金
属シリサイドとしては、タングステンシリサイド（ＷＳ
ｉ_x(x=2.7)）膜やチタンシリサイド（ＴｉＳｉ₂）膜等
が用いられている。チタンシリサイド膜は、通常、多結
晶シリコン膜上にチタン膜をスパッタした後、熱処理に
よってチタン膜と多結晶シリコン膜とを反応させてチタ
ンシリサイド膜を形成する。チタンシリサイド膜は、タ
ングステンシリサイド膜よりも低抵抗であるため、配線
抵抗の低抵抗化が可能となり、今後有望な材料である。

【０００４】しかし、多結晶シリコン膜と反応させて、
チタンシリサイド膜を形成する場合には、多結晶シリコ
ンの境界部での反応が不均一となり、結果としてチタン
シリサイド膜が不均一に形成され、表面も凹凸ができる
こととなる。それによってチタンシリサイド膜のストレ
スの局在化が強まり、以後の工程で必要となる高温熱処
理の際、チタンシリサイド膜の凝縮が起こり、高抵抗化
を引き起こすという問題があった。図９に、この問題点
を模式化した図を示す。シリコン半導体基板９０１上に
絶縁膜９０２、多結晶シリコン膜９０３を積層した。こ
の時の断面図を図９（ａ）に示す。この凹凸の多い多結
晶シリコン膜９０３上に、チタンシリサイド膜９０４を
形成しても、図９（ｂ）に示すようにチタンシリサイド
膜９０４が不均一に成長している。 上記問題を解決す
るために、特開平６−６１１７５号公報に、均一なチタ
ンシリサイド膜を得るために、アモルファスシリコン膜
上にチタンシリサイド膜を形成する方法が提案されてい
る。以下、この製造方法について図１０を用いて説明す
る。

【０００５】シリコン半導体基板１００１上にシリコン
酸化膜１００２及び多結晶シリコン膜１００３を２５ｎ
ｍ積層する。この工程までを図１０（ａ）に示す。

【０００６】次に、スッパタ法によって、多結晶シリコ
ン膜１００３上に厚さ７５ｎｍのアモルファスシリコン
膜１００４を積層し、その上にチタン膜１００５を堆積
する。この工程までの図１０（ｂ）に示す。

【０００７】次に、第１の熱処理として、７００℃程度
の熱処理を施し、アモルファスシリコン膜１００４とチ
タン膜１００５を反応させ、チタンシリサイド膜１００
６を形成する。この時未反応のチタン膜１００７が残
る。この工程までを図１０（ｃ）に示す。

【０００８】次に、湿式あるいは乾式エッチングによっ
て、反応せず残ったチタン膜１００７を除去するした
後、第２の熱処理として８００℃程度の熱処理を行うこ
とにより、チタンシリサイド膜１００６を十分に低抵抗
化する。この工程までを図１０（ｄ）に示す。

【０００９】最後に、多結晶シリコン膜１００３、アモ
ルファスシリコン膜１００４、チタンシリサイド膜１０
０６をパターンエッチングして、ゲート電極配線を形成
する。この工程までを図１０（ｅ）に示す。

【００１０】

【発明が解決しようとする課題】上記した特開平６−６
１１７５号公報の半導体用電極配線の製造方法に記載の
実施例に基づいて、本発明者らは、チタンシリサイド膜
の形成を試みた。本発明者らが特開平６−６１１７５号
公報に基づいてチタンシリサイド膜の形成を試みた時の
工程断面図を図１１に示す。

【００１１】まず、シリコン半導体基板１１０１上にシ
リコン酸化膜１１０２を形成した後、通常用いられるＬ
ＰＣＶＤ（減圧化学気相成長法）により、ＳｉＨ₄ガ
ス、６２０℃の温度で３０Ｐａの圧力下で多結晶シリコ
ン膜１１０３を２５ｎｍの厚さで積層する。この工程ま
でを図１１（ａ）に示す。

【００１２】次に、多結晶シリコン膜１１０３の上にア
モルファスシリコン膜１１０４をＬＰＣＶＤ法により原
料ガスとしてＳｉＨ₄ガス、５００℃の温度で３０Ｐａ
の圧力下で７５ｎｍの厚さに積層した。この後、スパッ
タ法により、厚さ５０ｎｍのチタン膜１１０５を堆積す
る。この工程までを図１１（ｂ）に示す。

【００１３】次に、第１の熱処理として７００℃程度の
熱処理を加えて、アモルファスシリコン膜１１０４とチ
タン膜１１０５とを反応させ、チタンシリサイド膜１１
０６を形成する。この時チタンシリサイド膜１１０６の
上には、未反応部分であるチタン膜１１０７が残る。こ
の工程までを図１１（ｃ）に示す。

【００１４】次に、硫酸及び過酸化水素水の混合溶液に
より、反応せずに残ったチタン膜１１０７を除去する。
続いて、第２の熱処理として８００℃程度の熱処理を行
うことにより、チタンシリサイド膜１１０６を十分に低
抵抗化する。この工程までを図１１（ｄ）に示す。

【００１５】最後に、多結晶シリコン膜１１０３、アモ
ルファスシリコン膜１１０４及びチタンシリサイド膜１
１０６をパターンエッチングしてゲート電極配線をシリ
コン酸化膜１１０２上に形成する。

【００１６】以上のように本発明者等がチタンシリサイ
ド膜の形成を行った結果、以下の問題点が明らかになっ
た。

【００１７】多結晶シリコン膜１１０３を形成する時、
特開平６−６１１７５号公報には多結晶シリコン膜１１
０３の形成条件について記載がないが、通常用いられて
いるＬＰＣＶＤ法により、ＳｉＨ₄ガス、６２０℃の温
度で、３０Ｐａの圧力で成膜すると、均一で連続した膜
は形成できずに、島状でしかも表面の凹凸が大きい多結
晶シリコン膜となった。これは、多結晶シリコン膜のシ
リコンの粒径は、成膜条件によって多少差はあるものの
通常５０ｎｍ程度であり、成膜した多結晶シリコンの膜
厚が２５ｎｍ程度の厚さではあまりにも薄いためである
と考えられる。また、スパッタ法でゲート酸化膜上に多
結晶シリコンを形成すると、スパッタ時のダメージによ
りゲート酸化膜に多大なる電気特性の劣化を生じ、ま
た、ＬＰＣＶＤ法に比較して段差被覆性が劣るなどの問
題がある。

【００１８】この多結晶シリコン膜上に厚さ７５ｎｍの
アモルファスシリコン膜を積層した後も、表面の凹凸が
解消されることなく、結果として、そのアモルファスシ
リコン膜上に形成したチタンシリサイド膜は、非常に不
均一で表面に凹凸を有する膜となるという問題があっ
た。

【００１９】また、アモルファスシリコン膜とチタン膜
を反応させて、チタンシリサイド膜を形成する第１の熱
処理、及びチタンシリサイド膜を低抵抗化させる第２の
熱処理において、特に高温処理である第２の熱処理の際
に、未反応のアモルファスシリコン膜の結晶化が起こっ
た。アモルファスシリコン膜の多結晶化は、６００℃程
度から生じ、多結晶シリコン膜に転移するときは圧縮応
力が発生する。一方、チタンシリサイド膜は熱処理によ
って引張り応力が生じるので、その結果、チタンシリサ
イド膜に大きな応力が働くことによって、チタンシリサ
イド膜は耐熱性が劣化し、第２の熱処理のときにチタン
シリサイド膜が凝集するという問題があった。

【００２０】従って、本発明の目的は、表面が平坦で均
一なチタンシリサイド膜を容易な方法で形成する方法を
提供することである。

【００２１】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にアモルファスシリコン膜を堆
積する工程と、該アモルファスシリコン膜上に硫酸と過
酸化水素水の混合液に浸すことにより絶縁膜を形成する
工程と、前記アモルファスシリコン膜を第１の熱処理と
して６００℃から６５０℃の温度で多結晶シリコン膜に
する工程と、前記絶縁膜を除去する工程と、前記多結晶
シリコン膜上に高融点金属膜を堆積する工程と、第２の
熱処理により前記多結晶シリコン膜と前記高融点金属膜
とを反応させて、金属シリサイド膜を形成する工程とを
含むことを特徴とする。

【００２２】

【００２３】また、前記高融点金属膜がチタンであるこ
とを特徴とする。

【００２４】また、本発明はＭＯＳトランジスタに適用
して、第１の導電型のシリコン半導体基板上に、ゲート
酸化膜を形成する工程と、該ゲート酸化膜上にアモルフ
ァスシリコン膜を形成する工程と、該アモルファスシリ
コン膜上に硫酸と過酸化水素水の混合液に浸すことによ
り絶縁膜を形成する工程と、６００℃から６５０℃の温
度で第１の熱処理を行うことによって、前記アモルファ
スシリコン膜を多結晶シリコン膜にする工程と、前記絶
縁膜を除去する工程と、前記多結晶シリコン膜のパター
ニングを行い、ゲート電極を形成する工程と、シリコン
窒化膜を全面に形成する工程と、第２の導電型の不純物
を注入し、ソース・ドレイン領域を形成する工程と、前
記シリコン窒化膜のうち上記ゲート電極の側面を覆う部
分を残すように、前記シリコン窒化膜のうち上記ゲート
電極の側面を覆う部分以外の部分を除去する工程と、チ
タン膜を全面に堆積する工程と、第２の熱処理を施すこ
とで、前記多結晶シリコン膜及び前記ソース・ドレイン
領域の前記シリコン基板と、前記チタン膜とを反応させ
て前記ゲート電極及び前記ソース、ドレイン領域にチタ
ンシリサイド膜を形成する工程と、第２の熱処理により
形成されたチタンシリサイド膜以外の膜及び未反応チタ
ン膜を除去する工程とを含むことを特徴とする。

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【発明の実施の形態】

（実施の形態１）図１に、本発明に係る半導体装置の製
造工程を示す。シリコン半導体基板１０１上に熱酸化膜
もしくはＣＶＤ法によりシリコン酸化膜１０２を形成
後、ＬＰＣＶＤ法によりアモルファスシリコン膜１０３
を５０〜２００ｎｍ程度堆積する。ここまでの工程での
断面図を図１（ａ）に示す。

【００３０】次に、アモルファスシリコン膜１０３の表
面に硫酸と過酸化水素水の混合液により、２ｎｍ程度の
化学酸化膜１０４を形成する。また、アモルファスシリ
コン膜１０３は、非常に自然酸化され易いので大気にさ
らすことによって、１から２ｎｍの自然酸化膜を形成し
てもよい。次に、アモルファスシリコン膜１０３を６０
０℃〜６５０℃の低温で６〜１２時間程度の熱処理を施
すことにより、多結晶シリコン膜１０５に転移させた。
ここまでの工程での断面図を図１（ｂ）に示す。

【００３１】次に、化学酸化膜１０４を希フッ酸により
除去したあと、チタン膜１０６を２０〜５０ｎｍ程度堆
積した。チタン膜は、ロードロック室、アルゴン逆スッ
パタクリーニングチャンバ−及びチタンスッパタチャン
バーを有するクラスタ型スパッタ装置を使用し、アモル
ファスシリコン上の自然酸化膜をアルゴンスパッタエッ
チングにより除去した後、真空状態（１〜３×１０^-8Ｔ
ｏｒｒ）のままチタンスパッタチャンバーまで搬送し、
チタン膜１０６を２０〜５０ｎｍ堆積した。ここまでの
工程の断面図を図１（ｃ）に示す。

【００３２】次に、窒素雰囲気中、６７５℃で１０秒程
度の急速熱処理を行い、チタン膜１０６と多結晶シリコ
ン１０５とを反応させ、Ｃ４９結晶型のチタンシリサイ
ド膜１０７を形成すると共に、チタン膜１０６の表面側
にチタン膜１０６と窒素との反応によって、窒化チタン
膜１０８を形成する。ここまでの工程の断面図を図１
（ｄ）に示す。

【００３３】次に、硫酸と過酸化水素水の混合溶液で窒
化チタン膜１０８及び（図示はしていないが）未反応の
チタン膜を除去した。この後、８００℃〜１０００℃で
１０秒間の急速熱処理を行い、チタンシリサイド膜１０
７は化学量論的に安定で低抵抗な、Ｃ５４結晶型チタン
シリサイド膜に転移させた。

【００３４】（実施の形態２）本発明に係る半導体装置
の製造工程を示す断面図を図２に示す。

【００３５】まず、シリコン半導体基板２０１上に熱酸
化膜もしくはＣＶＤ法によりシリコン酸化膜２０２を形
成後、ＬＰＣＶＤ法によりアモルファスシリコン膜２０
３を５０〜２００ｎｍ程度堆積し、ぞの上にシリコン窒
化膜２０４を１０ｎｍ〜３０ｎｍの厚さで形成する。こ
こまでの工程での断面図を図２（ａ）に示す。

【００３６】上記の膜を形成した装置の概略図を図３に
示す。膜を形成した装置の平面図を図３（ａ）に示し、
平面図Ａ−Ａ’方向の断面図を図３（ｂ）に示す。本発
明で使用した装置は、予備真空排気室と、ロードロック
窒素パージ室と、それぞれの炉予備室と炉を有するシリ
コン窒化膜堆積炉とからなり、それぞれが窒素でパージ
された搬送系で接続された構造になっている。この装置
では、まず半導体基板を予備真空室にいれた後、予備真
空排気室を０．１Ｐａ程度に真空引きし、表面に吸着し
ている水成分や酸素成分をある程度除去する。

【００３７】次に、予備真空室を窒素により充満させた
後、半導体基板は、露点が−１００℃以下に保たれたロ
ードロック窒素パージ室に、窒素雰囲気下で予備真空排
気室から搬送し、窒素パージにより完全に半導体基板表
面に吸着している水分子や酸素分子を除去する。

【００３８】次に、シリコン膜堆積炉→ロードロック窒
素パージ室→シリコン窒化膜堆積室の順に半導体基板を
搬送することにより、アモルファスシリコン膜とシリコ
ン窒化膜の２層を連続で形成する。

【００３９】このように本実施の形態で使用した装置
は、アモルファスシリコン膜とシリコン窒化膜の形成途
中で、大気に暴露しない構造になっているので、アモル
ファスシリコン膜とシリコン窒化膜との界面に自然酸化
膜が成長することなく、シリサイド膜にとって耐熱性等
の特性に悪影響を及ぼす酸素による汚染を抑制すること
ができ、良質の積層膜の形成が可能となる。アモルファ
スシリコン膜とシリコン窒化膜との界面の酸素濃度をオ
ージェ電子分光法により分析すると、ロードロック室を
持たない通常のＬＰＣＶＤ装置を用いた場合、界面付近
に急峻な酸素のピークが見られたが、本発明で使用した
ロードロック室を有するＬＰＣＶＤ装置の場合、酸素ピ
ークはほとんど見られなかった。

【００４０】次に、シリコン窒化膜の堆積直後に、シリ
コン窒化膜堆積炉内で連続的に６００℃〜６５０℃の低
温で６〜１２時間程度の熱処理を施すことにより、アモ
ルファスシリコン膜２０３を多結晶シリコン膜２０５に
転移させた。ここまでの工程での断面図を図２（ｂ）に
示す。

【００４１】この時、同一装置内で熱処理を行う方が、
スループット及びコストの点から好ましいが、別の装置
にて熱処理を行っても構わない。熱処理を低温で行うの
は、例えば、８００℃以上の高温で熱処理を行うと、多
結晶化時にアモルファスシリコン膜の急激な収縮が起こ
り、下層膜のシリコン酸化膜２０２に対して応力が働
き、その結果、シリコン酸化膜２０２の特性劣化の原因
となるからである。

【００４２】シリコン窒化膜２０４を除去したあと、実
施の形態１と同様の条件でチタン膜２０６を２０〜５０
ｎｍ程度堆積した。ここまでの工程の断面図を図２
（ｃ）に示す。

【００４３】次に、窒素雰囲気中、６７５℃で１０秒程
度の急速熱処理を行い、チタン膜２０６と多結晶シリコ
ン膜２０５とを反応させ、Ｃ４９結晶型のチタンシリサ
イド膜２０７を形成すると共に、チタン膜２０６の表面
側にチタン膜２０６と窒素との反応によって、窒化チタ
ン膜２０８を形成する。ここまでの工程の断面図を図２
（ｄ）に示す。

【００４４】次に、硫酸と過酸化水素水の混合溶液で窒
化チタン膜２０８及び（図示はしていないが）未反応の
チタン膜を除去した。この後、８００℃〜１０００℃で
１０秒間の急速熱処理を行い、チタンシリサイド膜２０
７は化学量論的に安定で低抵抗な、Ｃ５４結晶型チタン
シリサイド膜に転移させた。ここまでの工程での断面図
を図２（ｅ）に示す。

【００４５】（実施の形態３）図４に、本発明に係る半
導体装置の製造工程を示す。シリコン半導体基板４０１
上に熱酸化膜もしくはＣＶＤ法によりシリコン酸化膜４
０２を形成後、ＬＰＣＶＤ法により同一装置内で、大気
に暴露しないように多結晶シリコン膜４０３とアモルフ
ァスシリコン膜４０４を連続的に形成する。アモルファ
スシリコン膜４０４の形成条件は、実施の形態１と同条
件とし、形成膜厚を５０〜１５０ｎｍ程度堆積する。ま
た、多結晶シリコン膜４０３の形成条件は、温度条件を
６２０℃とし、他の条件はアモルファスシリコン膜の形
成条件と同じにして、５０〜１５０ｎｍ程度堆積する。
ここまでの工程での断面図を図４（ａ）に示す。

【００４６】次に、アモルファスシリコン膜４０４の表
面に硫酸と過酸化水素水の混合液により、２ｎｍ程度の
化学酸化膜４０５を形成する。次に、アモルファスシリ
コン膜４０４を８００℃〜９００℃の高温で１０〜３０
分程度の熱処理を施すことにより、多結晶シリコン膜４
０６に転移させた。ここまでの工程での断面図を図４
（ｂ）に示す。

【００４７】次に、化学酸化膜４０５を希フッ酸により
除去したあと、チタン膜４０７を２０〜５０ｎｍ程度堆
積した。チタン膜４０７は、上述したクラスタ型スパッ
タ装置を使用し、多結晶シリコン膜４０６上の自然酸化
膜をアルゴンスパッタエッチングにより除去した後、真
空状態（１〜３×１０^-8Ｔｏｒｒ）のままチタンスパッ
タチャンバーまで搬送し、チタン膜４０７を２０〜５０
ｎｍ堆積した。ここまでの工程の断面図を図４（ｃ）に
示す。

【００４８】次に、窒素雰囲気中、６７５℃で１０秒程
度の急速熱処理を行い、チタン膜４０７と多結晶シリコ
ン膜４０６とを反応させ、Ｃ４９結晶型のチタンシリサ
イド膜４０８を形成すると共に、チタン膜４０７の表面
側にチタン膜４０７と窒素との反応によって、窒化チタ
ン膜４０９を形成する。ここまでの工程の断面図を図４
（ｄ）に示す。

【００４９】次に、硫酸と過酸化水素水の混合溶液で窒
化チタン膜４０９及び（図示はしていないが）未反応の
チタン膜を除去した。この後、８００℃〜１０００℃で
１０秒間の急速熱処理を行い、チタンシリサイド膜４０
８は化学量論的に安定で低抵抗な、Ｃ５４結晶型チタン
シリサイド膜に転移させた。ここまでの工程での断面図
を図４（ｅ）に示す。

【００５０】本実施の形態では、アモルファスシリコン
から多結晶シリコンへの熱処理の温度が８００℃以上
で、好ましくは８００℃から９００℃の高温で処理して
も、シリコン酸化膜４０２上に多結晶シリコン膜４０３
があるため、アモルファスシリコン膜４０４が多結晶シ
リコン膜４０６に転移する時の発生する応力の影響がシ
リコン酸化膜４０２に及ばない。また、８００℃以上の
高温で熱処理できる為、非常に短時間で多結晶化が行
え、スループットが向上する。

【００５１】（実施の形態４）図５、６、７に、本発明
に係るｐチャンネルトランジスタの半導体装置の製造工
程を示す。シリコン半導体基板５０１上に、ｎ−ウェル
５０２及びフィールド酸化膜（素子分離領域）５０３を
形成した。

【００５２】次に、図示はしていないが、しきい値電圧
制御及び短チャンネル効果防止のために、燐の不純物イ
オンの注入を行った。次に、膜厚５ｎｍのゲート酸化膜
５０４を形成後、ＬＰＣＶＤ法によりアモルファスシリ
コン膜５０５を１００〜２００ｎｍ程度堆積する。次
に、アモルファスシリコン膜５０５の表面に実施の形態
１と同様の方法で、化学酸化膜５０６を形成する。ここ
までの工程での断面図を図５（ａ）に示す。

【００５３】次に、アモルファスシリコン膜５０５の実
施の形態１と同様の条件で熱処理を施すことにより、多
結晶シリコン膜５０７に転移させた後、化学酸化膜５０
６を希フッ酸により除去した。ここまでの工程での断面
図を図５（ｂ）に示す。

【００５４】次に、フォトリソグラフィー及びエッチン
グを含む周知のパターンニング工程を経て、多結晶シリ
コン膜５０７を所望のパターンにパターニングした。こ
の後、シリコン半導体基板５０１及び多結晶シリコン膜
５０７との界面に自然酸化膜が形成されないようにし
て、シリコン窒化膜５０８を５〜３０ｎｍ程度を形成し
た。この後、チャネル領域近傍に浅い接合を形成するた
めに、シリコン半導体中でアクセプタとして振る舞う不
純物イオン５０９としてインジウムイオンを４０〜８０
ｋｅＶのエネルギー、注入量１〜５×１０¹⁵／ｃｍ²程
度でイオン注入を行った。不純物イオンとしてＢＦ₂の
場合は、２０〜４０ｋｅＶのエネルギー、注入量１〜５
×１０¹⁵／ｃｍ²程度で注入する。ここまでの工程での
断面図を図５（ｃ）に示す。

【００５５】次に、シリコン酸化膜を１００〜２００ｎ
ｍ程度形成したあと、シリコン酸化膜のシリコン窒化膜
に対する選択比が５０〜１００程度あるＣ₄Ｆ₈＋ＣＯガ
ス系反応性イオンエッチング（ＲＩＥ）によりシリコン
窒化膜が露出するまでエッチバックを行うことによって
サイドウオールスペーサー５１０を形成した。この後、
チャンネリング効果を防ぐため、注入エネルギー３０ｋ
ｅＶ、注入量１×１０¹⁵／ｃｍ²の条件でシリコンイオ
ンの注入を行っている。次に、ソース及びドレイン領域
を形成するために、シリコン半導体基板中のアクセプタ
イオン５１１としてボロンを、注入エネルギー１０〜２
０ｋｅＶ、注入量１〜５×１０¹⁵／ｃｍ²で行った。

【００５６】シリコン窒化膜５０８を除去した後、チタ
ン膜５１２を実施の形態１と同様に約３０ｎｍ堆積し
た。ここまでの工程の断面図を図６（ｄ）に示す。

【００５７】次に、チタン膜５１２と、活性化領域（ソ
ースとドレイン領域）及びゲート電極の多結晶シリコン
膜との界面に、濃度のピークがくるようにシリコンイオ
ンをエネルギー４０ｋｅＶ、注入量５×１０¹⁵／ｃｍ²
の条件下でイオン注入を行った。シリコンイオンを注入
することで、界面付近のシリコンとチタンが混合され、
シリサイド化の初期反応をスムーズに行うことができ
る。

【００５８】次に、窒素雰囲気中、６７５℃で１０秒程
度の急速熱処理を行い、チタン膜５１２と多結晶シリコ
ン膜とを反応させ、Ｃ４９結晶型のチタンシリサイド膜
５１３を形成すると共に、チタン膜５１２の表面側にチ
タン膜５１２と窒素との反応によって、窒化チタン膜５
１４を形成する。この時、サイドウオールスペーサー５
１０及びフィールド酸化膜５０３上には供給されるシリ
コンがないので、チタンシリサイド膜５１３は形成され
ない。従って、ソース、ドレイン及びゲート電極のみに
自己整合的にチタンシリサイド膜５１３を形成した。こ
こまでの工程の断面図を図６（ｆ）に示す。

【００５９】次に、硫酸と過酸化水素水の混合溶液で窒
化チタン膜５１４及び（図示はしていないが）未反応の
チタン膜を除去した。この後、活性化アニールも兼ねて
１０００℃で１０秒間の急速熱処理を行い、チタンシリ
サイド膜５１３は化学量論的に安定で低抵抗な、Ｃ５４
結晶型チタンシリサイド膜に転移させると共に、ｎ型ソ
ース、ドレイン領域５１５に注入した不純物イオンを活
性化した。この後、ＬＤＤ領域形成等の周知の工程を経
て、所望のｐチャンネルトランジスタを形成することが
できた。ここまでの工程での断面図を図７（ｇ）に示
す。

【００６０】本実施の形態で形成されたチタンシリサイ
ド膜は、非常に高耐熱性有しており、ゲート電極幅が小
さくなってもシート抵抗が増加することなく、非常に低
い値のままである。また、本実施の形態のようにゲート
酸化膜が非常に薄い場合、アモルファスシリコン膜を６
００℃〜６５０℃の低温で６〜１２時間程度の時間をか
けてゆっくり熱処理を行うことで多結晶化させるので、
多結晶化の際の応力によるゲート電極絶縁膜の特性劣化
を抑制できる。また、本実施の形態のようにトランジス
タのゲート電極にｐ型を用いた場合、ゲート電極中の不
純物であるボロンがゲート電極の多結晶シリコン膜の粒
界に沿って拡散することでゲート絶縁膜を突き抜けて、
トランジスタの特性を劣化させるという大きな問題があ
るが、アモルファスシリコン膜を７００℃以下という低
温で多結晶化させることによって多結晶シリコン膜の粒
径を大きくできるので、ゲート電極中の不純物ボロンが
ゲート電極中の不純物ボロンがゲート電極中を拡散しに
くくなり、トランジスタの特性劣化を抑制できる。

【００６１】図１２に本発明に係る製造方法で製造した
トランジスタと従来の製造方法によるトランジスタとの
特性を比較した図を示す。横軸は、ゲート電極の配線の
幅を示し、縦軸はシート抵抗を示す。図から見られるよ
うに、ゲート電極の配線幅が微細化しても、本発明に係
る製造方法で作られた半導体装置はシート抵抗、言い換
えると配線抵抗が大きくならないという効果を示してい
る。

【００６２】（実施の形態５）図８に、本発明に係る半
導体装置の製造工程を示す。シリコン半導体基板８０１
上に熱酸化膜もしくはＣＶＤ法によりシリコン酸化膜８
０２を形成後、ＬＰＣＶＤ法により多結晶シリコン膜８
０３を７０〜３００ｎｍ程度堆積する。ここまでの工程
での断面図を図８（ａ）に示す。

【００６３】次に、多結晶シリコン膜８０３の表面を化
学機械的研磨法（ＣＭＰ法）の通常の条件でエッチング
して表面を平坦化させた後、実施の形態１と同様にチタ
ン膜８０４を堆積する。ここまでの工程での断面図を図
８（ｂ）に示す。

【００６４】次に、窒素雰囲気中で、６７５℃で１０秒
程度の急速熱処理を行い、チタン膜８０４と多結晶シリ
コン膜８０３の反応により、Ｃ４９結晶型のチタンシリ
サイド膜８０５を形成するとともに、チタン膜の表面側
にチタン膜と窒素との反応により窒化チタン膜８０６を
形成する。ここまでの工程での断面図を図８（ｃ）に示
す。

【００６５】次に、硫酸と過酸化水素水の混合溶液で窒
化チタン膜８０６及び（図示はしていないが）未反応の
チタン膜を除去した。この後、８００℃〜１０００℃で
１０秒間の急速熱処理を行い、チタンシリサイド膜８０
５は化学量論的に安定で低抵抗な、Ｃ５４結晶型チタン
シリサイド膜に転移させた。本実施の形態では、エッチ
ング方法として、化学機械的研磨法を用いたが、代わり
に化学ドライエッチング法を用いても同様な効果が得ら
れる。

【００６６】

【発明の効果】本願発明の半導体装置の製造方法によれ
ば、表面の凹凸の少ない平坦性のよい多結晶シリコン膜
を形成することができる。従って、高融点金属膜と平坦
性のよい多結晶シリコン膜とを反応させることにより金
属シリサイド膜が形成できるので、均一性が非常に良好
で、低抵抗な高耐熱性の金属シリサイド膜が形成でき
る。 また、アモルファスシリコンを酸化するだけで、
容易にアモルファスシリコンの平坦化のための絶縁膜を
形成することができる。

【００６７】また、絶縁膜としてシリコン窒化膜を用い
た場合には、熱処理時にアモルファスシリコン中に酸素
原子が拡散しないために、より低抵抗、高耐熱性のシリ
サイド膜が形成できる。

【００６８】本発明の半導体装置の製造方法によれば、
高融点金属膜としてチタンを用いた場合に、より低抵抗
な金属シリサイド膜の金属配線が得られる。

【００６９】本発明の半導体装置によれば、トランジス
タのゲート電極のような非常に薄い膜がアモルファスシ
リコン膜の下層膜であっても、転移の時に生じる応力の
影響が小さいので、ゲート絶縁膜の特性劣化を抑制する
ことができる。また、トランジスタのゲート電極にＰ型
を用いた場合、通常Ｐ型化するのにボロンを用いるた
め、ゲート電極中の不純物ボロンがゲート電極の多結晶
シリコン膜の粒界に沿ってゲート電極を突き抜け、トラ
ンジスタの特性劣化させる問題があったが、アモルファ
スシリコン膜を７００℃以下の低温で多結晶化させるこ
とによって、多結晶シリコンの粒径を大きくできるの
で、ゲート電極中の不純物ボロンがゲート電極中を拡散
しにくくなり、トランジスタの特性劣化を抑制できる。

【００７０】

【００７１】

【００７２】

【００７３】

【図面の簡単な説明】

【図１】本発明に係る半導体装置の製造方法を示す図で
ある。

【図２】本発明に係る半導体装置の製造方法を示す図で
ある。

【図３】本発明で用いた気相成長装置を示す図である。

【図４】本発明に係る多結晶シリコン膜とアモルファス
シリコン膜を積層したする半導体装置の製造方法を示す
図である。

【図５】本発明に係るＭＯＳトランジスタの半導体装置
の製造方法を示す図である。

【図６】本発明に係るＭＯＳトランジスタの半導体装置
の製造方法を示す図である。

【図７】本発明に係るＭＯＳトランジスタの半導体装置
の製造方法を示す図である。

【図８】本発明に係る化学機械的研磨法を用いた半導体
装置の製造方法を示す図である。

【図９】従来の半導体装置の製造方法を示す図である。

【図１０】従来の半導体装置の製造方法を示す図であ
る。

【図１１】従来の半導体装置の製造方法での問題点を示
す図である。

【図１２】従来の半導体装置と本発明の半導体装置との
抵抗の特性を示す図である。

【符号の説明】

１０１，２０１，４０１，５０１ シリコン半導体基板 １０２，２０２，４０２ シリコン酸化膜 １０３，２０３，４０４，５０５ アモルファスシリコ
ン膜 １０４，４０５，５０６ 化学酸化膜 １０５，２０５，４０３，４０６，５０７ 多結晶シリ
コン膜 １０６，２０６，４０７，５１２ チタン膜 １０７，２０７，４０８，５１３ チタンシリサイド膜 １０８，２０８，４０９，５１４ 窒化チタン膜 ２０４，５０８ シリコン窒化膜 ４０３ 多結晶シリコン膜 ５０２ ｎウェル ５０３ フィールド酸化膜 ５０４ ゲート酸化膜 ５０９，５１１ 不純物注入 ５１０ サイドウオールスペーサー ５１５ ｎ型ソース、ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−14987（ＪＰ，Ａ) 特開 平４−245442（ＪＰ，Ａ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上にアモルファスシリコン膜
   を堆積する工程と、 該アモルファスシリコン膜上に硫酸と過酸化水素水の混
   合液に浸すことにより絶縁膜を形成する工程と、 前記アモルファスシリコン膜を第１の熱処理として６０
   ０℃から６５０℃の温度で多結晶シリコン膜にする工程
   と、 前記絶縁膜を除去する工程と、 前記多結晶シリコン膜上に高融点金属膜を堆積する工程
   と、 第２の熱処理により前記多結晶シリコン膜と前記高融点
   金属膜とを反応させて、金属シリサイド膜を形成する工
   程とを含むことを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記高融点金属膜がチタンであることを
   特徴とする請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 第１の導電型のシリコン半導体基板上
   に、ゲート酸化膜を形成する工程と、 該ゲート酸化膜上にアモルファスシリコン膜を形成する
   工程と、 該アモルファスシリコン膜上に硫酸と過酸化水素水の混
   合液に浸すことにより絶縁膜を形成する工程と、 ６００℃から６５０℃の温度で第１の熱処理を行うこと
   によって、前記アモルファスシリコン膜を多結晶シリコ
   ン膜にする工程と、 前記絶縁膜を除去する工程と、 前記多結晶シリコン膜のパターニングを行い、ゲート電
   極を形成する工程と、 シリコン窒化膜を全面に形成する工程と、 第２の導電型の不純物を注入し、ソース・ドレイン領域
   を形成する工程と、 前記シリコン窒化膜のうち上記ゲート電極の側面を覆う
   部分を残すように、前記シリコン窒化膜のうち上記ゲー
   ト電極の側面を覆う部分以外の部分を除去する工程と、 チタン膜を全面に堆積する工程と、 第２の熱処理を施すことで、前記多結晶シリコン膜及び
   前記ソース・ドレイン領域の前記シリコン基板と、前記
   チタン膜とを反応させて前記ゲート電極及び前記ソー
   ス、ドレイン領域にチタンシリサイド膜を形成する工程
   と、 第２の熱処理により形成されたチタンシリサイド膜以外
   の膜及び未反応チタン膜を除去する工程とを含むことを
   特徴とする半導体製造装置の製造方法。