KR20200014253A - 용융 어닐링 소스 및 드레인 영역 - Google Patents

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리-헹 첸
리-팅 왕
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후이쳉 창
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Abstract

방법은 반도체 기판의 제1 부분 상에 게이트 스택을 형성하는 단계, 리세스를 형성하도록 상기 게이트 스택의 측부 상의 상기 반도체 기판의 제2 부분을 제거하는 단계, 상기 리세스로부터 시작하여 반도체 영역을 성장시키는 단계, 상기 반도체 영역에 불순물을 주입하는 단계, 및 상기 반도체 영역에 용융 어닐링을 수행하는 단계를 포함한다. 상기 반도체 영역의 적어도 일부는 상기 용융 어닐링 중에 용융된다.

Description

용융 어닐링 소스 및 드레인 영역{MELT ANNEAL SOURCE AND DRAIN REGIONS}
우선권 주장 및 상호 참조
본 출원은 2018 년 7월 31일자로 출원되고 여기에 참조로 포함된, "용융 어닐링 소스 및 드레인 영역"이라는 명칭의 미국 특허 가출원 제62/712,603호의 이익을 주장한다.
집적 회로에서, 소스/드레인 접촉 플러그는 에피택시를 통해 형성될 수 있는 소스 및 드레인 영역에 전기적으로 결합하도록 사용된다. 소스/드레인 접촉 플러그는 일반적으로 소스/드레인 실리사이드 영역에 접속된다. 소스/드레인 실리사이드 영역의 형성은 소스/드레인 영역을 덮는 유전체 층을 에칭함으로써 접촉 개구부를 형성하는 단계를 포함하며, 에칭된 유전체 층은 실리콘 질화물 층 및 실리콘 질화물 층 위의 산화물 층을 포함할 수 있다. 따라서, 소스/드레인 영역은 접촉 개구부에 노출된다. 추가적인 실리콘 질화물 층이 접촉 개구부의 측벽 및 하부를 피복하도록 컨포멀하게(conformally) 형성된다. 이어서, 실리콘 질화물 층의 하부를 제거하여 에피택셜 소스/드레인 영역을 노출시키도록 제2 에칭 단계가 수행된다. 그런 다음, 금속층이 접촉 개구부로 연장되도록 형성되고, 어닐링 공정이 수행되어 금속층과 소스/드레인 영역을 반응시켜 소스/드레인 실리사이드 영역이 형성되게 한다. 이어서, 접촉 개구부의 나머지 부분이 금속(들)으로 채워져 소스/드레인 접촉 플러그를 형성한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성되지 않고 단지 예시를 위해 사용된다는 것이 강조된다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1~도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 7, 도 8, 도 9a, 도 9b, 도 9c, 도 10~도 13, 도 14a, 도 14b, 도 14c 및 도 15는 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 형성에서의 중간 단계의 사시도 및 단면도이다.
도 16a, 도 16b, 도 16c 및 도 16d는 일부 실시예에 따른 용융된 실리콘 게르마늄 영역의 응고 과정을 예시한다.
도 17은 일부 실시예에 따라 성막된 실리콘 게르마늄 영역의 깊이의 함수로서 게르마늄 퍼센티지를 예시한다.
도 18은 일부 실시예에 따른 게르마늄 퍼센티지의 비교를 예시한다.
도 19는 일부 실시예에 따른 붕소 농도의 비교를 예시한다.
도 20은 일부 실시예에 따라 크라운 형상의 반도체 영역 상에 형성된 FinFET의 단면도를 예시한다.
도 21은 일부 실시예에 따른 FinFET을 형성하기 위한 공정 흐름을 예시한다.
다음의 개시 내용은 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
트랜지스터 및 그 형성 방법이 다양한 실시예에 따라 제공된다. 트랜지스터를 형성하는 중간 단계가 일부 실시예에 따라 예시된다. 일부 실시예의 일부 변형례가 논의된다. 다양한 도면 및 예시적인 실시예 전체에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하는 데 사용된다. 예시된 실시예에서, 핀 전계 효과 트랜지스터(FinFET)의 형성은 본 개시 내용의 개념을 설명하기 위한 예로서 사용된다. 평면형 트랜지스터도 역시 본 개시 내용의 개념을 채용할 수 있다. 본 개시 내용의 일부 실시예에 따르면, 소스/드레인 영역의 적어도 일부분이 용융되는 용융 어닐링이 FinFET의 소스 및 드레인 영역의 어닐링에 사용된다. 용융 어닐링으로 인하여, 소스/드레인 영역과 상부의 실리사이드 영역 사이의 계면은 만곡되며, 따라서 소스 및 드레인 영역에 대한 접촉 저항이 감소된다.
도 1~도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 7, 도 8, 도 9a, 도 9b, 도 9c, 도 10~도 13, 도 14a, 도 14b, 도 14c 및 도 15는 본 개시 내용의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 형성에서의 중간 단계의 사시도 및 단면도를 예시한다. 이들 도면에 예시된 공정은 도 21에 예시된 공정 흐름(200)에도 개략적으로 반영된다.
도 1은 웨이퍼(10) 상에 형성된 초기 구조체의 사시도를 예시한다. 웨이퍼(10)는 기판(20)을 포함한다. 기판(20)은 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료로 형성된 기판일 수 있는 반도체 기판일 수 있다. 기판(20)은 p형 또는 n형 불순물로 도핑될 수 있다. 얕은 트렌치 소자 격리(STI) 영역과 같은 격리 영역(22)이 기판(20)의 상부 표면으로부터 기판(20) 내로 연장되도록 형성될 수 있다. 인접한 STI 영역(22) 사이의 기판(20)의 부분은 반도체 스트립(24)으로 지칭된다. 반도체 스트립(24)의 상부 표면 및 STI 영역(22)의 상부 표면은 일부 실시예에 따르면 서로 실질적으로 동일할 수 있다. 본 개시 내용의 일부 실시예에 따르면, 반도체 스트립(24)은 원래의 기판(20)의 일부이며, 따라서 반도체 스트립(24)의 재료는 기판(20)의 재료와 동일하다. 본 개시 내용의 대안적인 실시예에 따르면, 반도체 스트립(24)은 리세스를 형성하도록 STI 영역(22) 사이의 기판(20)의 부분을 에칭하고 리세스 내의 다른 반도체 재료를 재성장시키도록 에피택시를 수행하는 것에 의해 형성된 대체 스트립이다. 따라서, 반도체 스트립(24)은 기판(20)과 다른 반도체 재료로 형성된다. 일부 실시예에 따르면, 반도체 스트립(24)은 실리콘 게르마늄, 실리콘 탄소 또는 III-V족 화합물 반도체 재료로 형성된다.
STI 영역(22)은 기판(20)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 산화물(미도시)을 포함할 수 있다. 라이너 산화물은 예컨대, 원자층 증착(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학적 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD) 또는 화학적 기상 증착(Chemical Vapor Deposition; CVD)을 이용하여 형성된 성막된 실리콘 산화물일 수도 있다. STI 영역(22)은 라이너 산화물 위에 유전체 재료를 포함할 수 있으며, 해당 유전체 재료는 유동성 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀-온(spin-on) 등을 이용하여 형성될 수 있다.
도 2를 참조하면, 반도체 스트립(24)의 상부가 STI 영역(22)의 나머지 부분의 상부 표면(22A)보다 높이 돌출하여 돌출핀(24')을 형성하도록 STI 영역 (22)이 오목화된다. 상기 개별 공정은 도 21에 예시된 공정 흐름(200)에서 202 공정으로서 예시된다. 에칭은 HF3 및 NH3가 에칭 가스로서 사용되는 건식 에칭 공정을 이용하여 수행될 수 있다. 에칭 공정 동안에, 플라즈마가 발생될 수 있다. 아르곤도 포함될 수 있다. 본 개시 내용의 대안적인 실시예에 따르면, STI 영역(22)의 오목화는 습식 에칭 공정을 이용하여 수행된다. 에칭 화학제는 예를 들어 HF를 포함할 수 있다.
전술한 실시예에서, 핀은 임의의 적절한 방법에 의해 패턴화 될 수 있다. 예를 들어, 핀은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어 단일의 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 형성되게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되어, 포토리소그래피 공정을 이용하여 패턴화된다. 스페이서는 자기 정렬 공정을 이용하여 패턴화된 희생층과 함께 형성된다. 이어서, 희생층이 제거되고, 나머지 스페이서 또는 맨드렐이 핀의 패턴화에 사용될 수 있다.
도 3을 참조하면, 더미 게이트 스택(30)이 (돌출) 핀(24')의 상부 표면 및 측벽 상에서 연장되도록 형성된다. 상기 개별 공정은 도 21에 예시된 공정 흐름(200)에서 204 공정으로서 예시된다. 더미 게이트 스택(30)은 더미 게이트 유전체(32) 및 더미 게이트 유전체(32) 위의 더미 게이트 전극(34)을 포함할 수 있다. 더미 게이트 전극(34)은 예를 들어 폴리 실리콘을 사용하여 형성될 수 있으며, 다른 재료가 또한 사용될 수 있다. 더미 게이트 스택(30) 각각은 더미 게이트 전극(34) 위에 하나의(또는 복수의) 하드 마스크 층(36)도 포함할 수 있다. 하드 마스크 층(36)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물 또는 이들의 다중층으로 형성될 수 있다. 더미 게이트 스택(30)은 단일 또는 다수의 돌출 핀(24') 및/또는 STI 영역(22) 위을 가로지를 수 있다. 더미 게이트 스택(30)은 돌출 핀(24')의 길이 방향에 수직인 길이 방향을 가진다.
다음에, 게이트 스페이서(38)가 더미 게이트 스택(30)의 측벽 상에 형성된다. 본 개시 내용의 일부 실시예에 따르면, 게이트 스페이서(38)는 실리콘 질화물, 실리콘 탄질화물 등과 같은 유전체 재료(들)로 형성되며, 단일층 구조 또는 복수의 유전체 층을 포함하는 다층 구조를 가질 수 있다.
이후, 에칭 단계가 수행되어 더미 게이트 스택(30) 및 게이트 스페이서(38)에 의해 피복되지 않은 돌출 핀(24')의 부분을 에칭함으로써 도 4에 예시된 구조가 형성된다. 오목화는 이방성일 수 있으므로, 더미 게이트 스택(30) 및 게이트 스페이서(38) 바로 아래에 있는 핀(24')의 부분은 보호되어 에칭되지 않는다. 오목화된 반도체 스트립(24)의 상부 표면은 일부 실시예에 따라 STI 영역(22)의 상부 표면(22A)보다 낮을 수 있다. 따라서, 리세스(40)는 STI 영역(22) 사이에 형성된다. 리세스(40)는 더미 게이트 스택(30)의 대향 측부 상에 위치된다.
다음에, 제1 에피택시 공정이 수행되어 리세스(40)로부터 선택적으로 성장된 에피택시 부분(42A)을 형성함으로써 도 5a의 구조가 형성된다. 에피택시 부분(42A)은 에피택시 영역(42)의 하부일 수 있다. 상기 개별 공정은 도 21에 예시된 공정 흐름(200)에서 206 공정으로서 예시된다. 일부 실시예에 따르면, 에피택시 부분(42A)은 실리콘 게르마늄 또는 실리콘을 포함한다. 본 개시 내용의 일부 실시예에 따르면, 붕소 또는 인듐 또는 갈륨과 같은 p형 불순물이 에피택시의 진행에 따라 에피택시 부분(42A)에 인-시츄 도핑된다. 에피택시 부분(42A)이 리세스(40)를 완전히 채운 후에, 에피택시 부분(42A)은 수평으로 확장하기 시작하여, 면취부(facet)가 형성될 수 있다. 이웃하는 에피택시 부분(42A)은 서로 병합하기 시작한다. 그 결과, 통합된 에피택시 부분(42A)이 형성되되, 해당 통합된 에피택시 부분(42A)의 상부 표면은 파형을 가진다. 에피택시 부분(42A)은 때로 에피택시 영역(42)의 제1 레이어(L1) 부분으로 지칭된다.
본 개시 내용의 일부 실시예에 따르면, 에피택시 부분(42A)은 약 0% 내지 약 40%의 범위일 수 있는 제1 게르마늄 원자 퍼센티지의 실리콘 게르마늄을 포함한다. 게르마늄 퍼센티지는 에피택시 영역(42)의 바닥에서 상부까지 일정하거나, 점진적으로 증가하는 구배를 가질 수 있다. 예를 들어, 도 17은 에피택시 영역(42)의 깊이의 함수로서 에피택시 영역(42)의 게르마늄 퍼센티지를 예시한다. 깊이는 도 6b에 예시된다. 도 17의 X-축은 에피택시 영역(42) 내로의 깊이를 나타내며, X-축의 제로의 값은 에피택시 영역(42)의 상부 표면에 대응한다(도 6B). 본 개시 내용의 일부 실시예에 따르면, 에피택시 영역(42) 내의 게르마늄 퍼센티지(임의의 후속 어닐링을 거치지 않고 성막된)는 라인(150)으로 나타내는 데, 해당 라인은 L1(및 후술되는 L2)에서의 게르마늄이 일정한 원자 퍼센티지를 가진다는 것을 보여주고 있다. 본 개시 내용의 대안적인 실시예에 따르면, 에피택시 영역(42)의 게르마늄 퍼센티지(임의의 후속 어닐링을 거치지 않고 성막된)는 라인(152)으로 나타내는 데, 해당 라인은 에피택시 영역(42)의 L1 부분의 상부가 각각의 하부보다 점진적으로 증가된 게르마늄 퍼센티지를 가진다는 것을 보여주고 있다.
도 5b는 도 5a에 예시된 구조의 단면도를 예시하며, 해당 단면도는 도 5a의 5B-5B 라인을 포함하는 수직면으로부터 얻어진다. 도 5b에서, 예시된 평면에 없는 돌출 핀(24')의 위치는 일부 실시예에 따라 돌출 핀(24')과 에피택시 부분(42A)의 상대 위치를 나타내기 위해 점선을 사용하여 예시된다.
에피택시의 진행에 따라, 인접한 리세스로부터 성장된 에피택시 부분(42A)은 서로 합쳐져서 통합된 에피택시 부분(42A)을 형성한다. 공극(에어 갭)(43)이 발생될 수 있다. 본 개시 내용의 일부 실시예에 따르면, 에피택시 부분(42A)의 형성은 에피택시 부분(42A)의 상부 표면이 여전히 파형인 경우에 완료된다. 본 개시 내용의 다른 실시예에 따르면, 에피택시 부분(42A)의 형성은 에피택시 부분(42A)의 상부 표면이 평탄해질 때 완료된다.
도 6a는 에피택시 영역(42)의 연속적인 성장을 예시한다. 상기 개별 공정은 도 21에 예시된 공정 흐름(200)의 208 공정으로서 예시된다. 에피택시 영역(42)은 하부 에피택시 부분(42A) 이외에 상부 에피택시 부분(42B)을 포함한다. 에피택시 영역(42)은 실리콘 게르마늄을 포함할 수 있고, 에피택시 동안에 붕소, 인듐, 갈륨 등과 같은 p형 불순물로 도핑되거나 도핑되지 않을 수 있다. 상부 에피택시 부분(42B)은 에피택시 영역(42)의 제2 레이어(L2)로서 지칭된다. 본 개시 내용의 일부 실시예에 따르면, 상부 에피택시 부분(42B)은 하부 에피택시 부분(42A)의 제1 게르마늄 퍼센티지보다 높은 제2 게르마늄 퍼센티지를 가진다. 예를 들어, 제2 게르마늄 퍼센티지는 약 40% 내지 약 100%의 범위일 수 있다. 상부 에피택시 부분(42B)과 하부 에피택시 부분(42A)의 원자 퍼센티지의 차이는 예를 들어 약 20%보다 클 수 있다. 제2 게르마늄 퍼센티지는 에피택시 영역(42B)의 바닥에서 상부까지 일정하거나 또는 점진적으로 증가하는 구배일 수 있다. 예를 들어, 도 17은 L2 부분(42B)이 점진적으로 증가된 게르마늄 퍼센티지 또는 일정한 게르마늄 퍼센티지를 가지는 것을 나타내는, 본 개시 내용의 일부 실시예에 따른 에피택시 부분(42B)의 퍼센티지를 예시한다. 상부 에피택시 부분(42B)의 상부 표면은 도 6a에 예시된 바와 같이 평면일 수 있다. 상세한 설명 전반에 걸쳐, 에피택시 영역(42)은 대안적으로 소스/드레인 영역(42)으로 지칭된다.
도 6b는 도 6a에 예시된 구조의 단면도를 예시하며, 해당 단면도는 도 6a의 6B-6B 라인을 포함하는 수직면으로부터 얻어진다. 도 6b에서, 예시된 평면에 없는 돌출 핀(24')의 위치는 일부 실시예에 따라 돌출 핀(24')과 에피택시 부분(42A, 42B)의 상대 위치를 나타내도록 예시된다.
도 7은 접촉 에칭 정지층(CESL)(46) 및 층간 유전체(ILD)(48)의 형성 이후의 구조의 사시도를 예시한다. 상기 개별 공정은 도 21에 예시된 공정 흐름(200)에서 210 공정으로서 예시된다. CESL(46)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있고, CVD, ALD 등을 이용하여 형성될 수 있다. ILD(48)는 예를 들어 FCVD, 스핀-온 코팅, CVD 또는 다른 성막 방법을 이용하여 형성된 유전체 재료를 포함할 수 있다. ILD(48)는 테트라에틸오르소실리케이트(TEOS) 산화물, 플라즈마 증강된 CVD(PECVD) 산화물(SiO2), 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트(BPSG) 등과 같은 실리콘 산화물 계열일 수 있는 산소 함유 유전채 재료로 형성될 수 있다. ILD(48), 더미 게이트 스택(30) 및 게이트 스페이서(38)의 상부 표면을 서로 평탄화시키기 위해 화학적 기계적 연마(CMP) 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 수행될 수 있다.
다음으로, 하드 마스크 층(36), 더미 게이트 전극(34) 및 더미 게이트 유전체(32)를 포함하는 더미 게이트 스택(30)이 도 8에 예시된 바와 같이 금속 게이트(54) 및 게이트 유전체(52)를 포함하는 대체 게이트 스택(56)으로 대체된다. 대체 게이트 스택(56)을 형성할 때, 도 7에 예시된 바와 같은 하드 마스크 층(36), 더미 게이트 전극(34) 및 더미 게이트 유전체(32)가 하나 또는 다수의 에칭 단계로 먼저 제거되어 게이트 스페이서(38) 사이에 트렌치/개구부가 형성된다. 돌출 반도체 핀(24')의 상부 표면 및 측벽이 상기 형성된 트렌치에 노출된다.
다음에, 게이트 스페이서(38) 사이의 트렌치 내로 연장되는 (대체) 게이트 유전체 층(52)이 형성된다. 본 개시 내용의 일부 실시예에 따르면, 각각의 게이트 유전체 층(52)은 그 하부로서 계면층(IL)을 포함하고, 해당 계면층은 대응하는 돌출 핀(24')의 노출된 표면과 접촉한다. IL은 돌출 핀(24')의 열 산화, 화학적 산화 공정 또는 성막 공정을 통해 형성되는 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있다. 게이트 유전체 층(52)은 IL 위에 형성된 하이-k 유전체 층을 역시 포함할 수 있다. 하이-k 유전체 층은 하프늄 산화물, 란탄 산화물, 알루미늄 산화물, 지르코늄 산화물, 실리콘 질화물 등과 같은 하이-k 유전체 재료를 포함할 수 있다. 하이-k 유전체 재료의 유전율(k-값)은 3.9보다 높고, 약 7.0보다 높을 수 있다. 하이-k 유전체 층은 컨포멀 층(conformal layer)으로서 형성되고 돌출 핀(24')의 측벽과 게이트 스페이서(38)의 측벽 상에서 연장된다. 본 개시 내용의 일부 실시예에 따르면, 하이-k 유전체 층은 ALD 또는 CVD를 이용하여 형성된다.
도 8을 더 참조하면, 게이트 전극(54)은 게이트 유전체(52) 위에 형성되고, 게이트 전극(54)은 도전 서브 층을 포함한다. 서브 층은 개별적으로 도시되지 않았지만, 서브 층은 서로 구별 가능하다. 서브 층의 성막은 ALD 또는 CVD와 같은 컨포멀 성막 방법(들)을 이용하여 수행될 수 있다.
적층된 도전층은 확산 장벽층 및 확산 장벽층 위의 하나의(또는 그 이상의) 일함수 층을 포함할 수 있다. 확산 장벽층은 실리콘으로 도핑될 수 있거나(또는 도핑되지 않을 수 있는) 티타늄 질화물(TiN)로 형성될 수 있다. 일함수 층은 게이트의 일함수를 결정하고, 다른 재료로 형성된 적어도 하나의 층 또는 복수의 층을 포함한다. 일함수 층의 재료는 각각의 FinFET가 n형 FinFET인지 또는 p형 FinFET인지 여부에 따라 선택된다. 예를 들어, FinFET가 n형 FinFET인 경우, 상기 일함수 층은 TaN 층 및 해당 TaN 층 위의 티타늄 알루미늄(TiAl) 층을 포함할 수 있다. FinFET가 p형 FinFET인 경우, 일함수 층은 TaN 층, TaN 층 위의 TiN 층 및 TiN 층 위의 TiAl 층을 포함할 수 있다. 일함수 층(들)의 성막 후에, 다른 TiN 층일 수 있는 장벽층이 형성된다.
성막된 게이트 유전체 층 및 도전층은 트렌치 내로 연장되는 컨포멀 층으로서 형성되고, ILD(48) 위에 일부 부분을 포함한다. 다음으로, 금속 재료가 성막되어 게이트 스페이서(38) 사이의 나머지 트렌치를 채운다. 금속 재료는 예를 들어 텅스텐 또는 코발트로 형성된다. 후속 단계에서, CMP 공정 또는 기계적 연삭 공정과 같은 평탄화 단계가 수행되어, ILD(48) 상의 게이트 유전체 층, 도전 서브 층 및 금속 재료의 부분이 제거된다. 그 결과, 금속 게이트 전극(54) 및 게이트 유전체(52)가 형성된다. 게이트 전극(54) 및 게이트 유전체(52)는 조합하여 대체 게이트 스택(56)으로 지칭된다. 대체 게이트 스택(56), 게이트 스페이서(38), CESL(46) 및 ILD(48)의 상부 표면은 이때 실질적으로 동평면일 수 있다.
도 8은 일부 실시예에 따른 하드 마스크(58)의 형성을 예시한다. 하드 마스크(58)의 형성은 게이트 스페이서(38) 사이에 리세스가 형성되도록 게이트 스택(56)을 오목화하는 에칭 단계를 수행하고, 리세스를 유전체 재료로 충전한 다음, 유전체 재료의 잉여 부분을 제거하도록 CMP 공정 또는 기계적 연삭 공정과 같은 평탄화 공정을 수행하는 것을 포함할 수 있다. 하드 마스크(58)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물 등으로 형성될 수 있다.
도 9a는 접촉 개구부(60)의 형성을 예시한다. 상기 개별 공정은 도 21에 예시된 공정 흐름(200)에서 212 공정으로서 예시된다. 접촉 개구부(60)의 형성은 CESL(46)의 하부 부분을 노출시키도록 ILD(48)를 에칭한 후, 에피택시 영역(42)을 노출시키도록 CESL(46)의 노출된 부분을 에칭하는 단계를 포함한다. 본 개시 내용의 일부 실시예에 따르면, 도 9a에 예시된 바와 같이, 접촉 개구부(60)의 길이는 에피택시 영역(42)의 평면 상부 표면의 길이와 실질적으로 동일하다. 본 개시 내용의 다른 실시예에 따르면, 접촉 개구부(60)는 예시된 것보다 크며, 점선(46')으로 표시된 위치로 확장될 수 있다. 그 결과, CESL(46)의 대응하는 부분이 에칭된 후에 에피택시 영역(42)의 상부 및 하부 면취부가 노출될 수 있다. 또한, 도 9a에 예시된 바와 같이, 본 개시 내용의 일부 실시예에 따르면, 게이트 스페이서(38)는 ILD(48)의 일부 나머지 부분에 의해 가장 가까운 접촉 개구부(60)로부터 이격된다. 다른 실시예에 따르면, 접촉 개구부(60)의 측벽은 접촉 개구부(60)에 노출된다.
도 9b는 도 9a의 9B-9B 라인을 포함하는 수직면으로부터 얻어진 접촉 개구부(60)의 단면도를 예시한다. 도 9c는 도 9a의 9C-9C 라인을 포함하는 수직면으로부터 얻어진 접촉 개구부(60)의 단면도를 예시한다. 도 9c에서, STI 영역(22)의 상부 표면(22A) 및 하부 표면(22B)의 높이가 예시되어 있고, 반도체 핀(24')은 상부 표면(22A) 위에 있다.
도 10을 참조하면, 에피택시 영역(42)에 예비-비정질화 주입(PAI, 예비-비정질 주입으로도 지칭됨) 영역(62)을 형성하도록 예비-비정질화 주입(PAI)이수행된다. 상기 개별 공정은 도 21에 예시된 공정 흐름(200)에서 214 공정으로서 예시된다. 일부 실시예에 따르면, 실리콘 또는 게르마늄이 주입된다. 다른 실시예에 따르면, 네온, 아르곤, 크세논 및 라돈과 같은 불활성 화학종이 주입된다. PAI 영역(62)은 에피택시 부분(42B)에 있을 수 있고, 에피택시 부분(42A) 내로 연장되지 않을 수 있다. 대안적으로, PAI 영역(62)은 에피택시 부분(42A) 내로 약간 연장될 수 있다. 에피택시 부분(42B)은 PAI 영역(62)과 동일한 높이에 있고 주입되지 않은 부분을 포함하거나 포함하지 않을 수 있다. 에피택시 부분(42B)의 격자 구조는 PAI에 의해 파괴되고, PAI 영역(62)은 비정질 영역으로 변환된다.
다음으로, p형 불순물(도펀트) 주입이 수행된다. 상기 개별 공정도 역시 도 21에 예시된 공정 흐름(200)에서 214 공정으로서 예시된다. 예를 들어, 붕소, 갈륨 및/또는 인듐이 주입될 수 있다.
도 11은 화살표(64)로 나타낸 바와 같이 후속하는 어닐링 공정 이후의 구조를 예시한다. 상기 개별 공정은 도 21에 예시된 공정 흐름(200)에서 216 공정으로서 예시된다. 일부 실시예에 따르면, 어닐링 공정은 용융 어닐링 공정을 포함한다. 용융 어닐링 공정에서, 에피택시 영역(42)의 적어도 일부가 용융된다. 용융 공정에 부가하여, 어닐링 공정은 한정되는 것은 아니지만, 레이저, UV 광, 플래시 램프 등을 사용하여 수행될 수 있는 밀리세컨드(millisecond) 어닐링 공정과 같은 다른 비-용융 어닐링 공정을 포함할 수도 있고 포함하지 않을 수도 있다. 비-용융 어닐링 공정에서, 에피택시 영역(42)은 어떤 부분도 용융되지 않는다. 비-용융 어닐링 공정은 소스/드레인 영역의 용융된 부분 이외에 소스/드레인 영역의 용융되지 않은 부분 내의 도펀트를 활성화시키는 효과를 가진다. 용융 어닐링 공정을 통해, PAI 영역(62)은 재결정화된다.
본 개시 내용의 일부 실시예에 따르면, 용융 어닐링은 레이저 어닐링을 통해 수행되며, 여기서 어닐링될 웨이퍼(10)의 부분에 레이저 빔이 투사(project)된다. 본 개시 내용의 대안적인 실시예에 따르면, UV 빔이 용융 어닐링에 사용된다. 레이저 빔이 사용될 때, 레이저 빔은 하나의 다이 또는 복수의 다이의 크기를 가질 수 있거나, 전체 웨이퍼의 크기를 가질 수 있고, 다이 전체, 복수의 다이, 또는 전체 웨이퍼가 동시에 어닐링되도록 레이저 펄스가 생성된다. 레이저 빔의 크기는 디바이스 다이의 일부(예, 1/4, 1/3, 1/2 등)일 수 있다. 어떤 경우에, 디바이스 다이는 조합으로 전체 다이를 커버하는 몇 개의 레이저 펄스를 통해 어닐링된다. 레이저 빔의 지속 시간은 약 10 나노초 내지 약 1 마이크로초의 범위일 수 있다. 레이저 빔은 작을 수도 있으며, 레이저 어닐링은 레이저 빔을 사용하여 웨이퍼를 스캐닝함으로써 수행된다. 본 개시 내용의 일부 실시예에 따르면, 레이저 소스는 (레이저 빔의 입사면에 평행하거나 수직인 대응하는 전기장을 갖는) 편광된 광원을 생성하는 편광 기능을 가진다. 레이저 소스는 어닐링된 소스/드레인 영역의 온도를 상온으로부터 용융 온도 미만(예, 약 1,000℃)으로 상승시키는 예열 기능도 가질 수 있다. 예열은 소스/드레인 영역을 용융시키는 단계로 진행되도록 수행된다. 예열은 각각의 투사가 복수의 투사의 다른 입사각과는 상이한 입사각을 가지는 복수의 투사를 통해 투사되는 레이저 빔을 사용하여 웨이퍼를 어닐링하는 것으로 수행될 수도 있으므로, 에너지 및 얻어지는 용융 깊이 및 영역이 제어될 수 있다.
본 개시 내용의 일부 실시예에 따르면, 에피택시 영역(42)의 상부 에피택시 부분(42B)이 용융되고 하부 에피택시 부분(42A)이 용융되지 않도록, 용융 어닐링의 전력 및 지속 시간이 조정된다. 공극(43)이 존재할 수 있기 때문에(도 9b), 하부 에피택시 부분(42A)이 용융되면, 에피택시 영역(42)은 바람직하게 않게 공극(43)으로 붕괴될 수 있으므로, 하부 에피택시 부분(42A)의 적어도 일부가 용융되지 않는 것이 바람직하다.
실리콘 게르마늄의 융점은 에피택시 영역(42) 내의 게르마늄의 원자 퍼센티지와 관련되며, 게르마늄 퍼센티지가 높을수록 융점은 낮아질 것이다. 예를 들어, 실리콘은 1,415℃의 융점을 가지며, 게르마늄은 937℃의 융점을 가진다. 실리콘 게르마늄의 융점은 게르마늄의 원자 퍼센티지에 따라 937℃ 내지 1,415℃의 범위일 수 있다. 하부 에피택시 부분(42A)은 낮은 게르마늄 퍼센티지를 가지기 때문에, 그 융점은 상부 에피택시 부분(42B)의 융점보다 높다. 따라서, 전력 및 레이저 지속 시간을 조정함으로써, 어닐링된 부분의 온도는 상부 에피택시 부분(42B)이 용융되는 반면 하부 에피택시 부분(42A)은 용융되지 않도록 하부 에피택시 부분(42A)의 융점보다 높고 상부 에피택시 부분(42B)의 융점보다 낮게 선택될 수 있다.
또한, 비정질화 영역(62)은 상부 에피택시 부분(42B)의 비정질화되지 않은 부분보다 낮은 융점을 가진다. 따라서, 용융 어닐링은 PAI 영역(62)이 용융되지만 상부 및 하부 에피택시 부분(42B, 42A)의 비정질화되지 않은 부분은 용융되지 않도록 PAI 영역(62)의 융점보다 높고 상부 에피택시 부뷴(42B)의 비정질화되지 않은 부분의 융점보다 온도가 낮아지도록 제어될 수 있다.
에피택시 영역(42)에 공극이 형성되지 않은 본 개시 내용의 일부 실시예에 따르면, 어닐링된 부분의 온도가 실리콘의 융점보다 낮고 전체 에피택시 영역(42)의 융점보다 높도록 전력 및 어닐링 지속 시간이 조정된다. 따라서, 에피택시 영역(42)의 전체가 용융 어닐링에서 용융된다. 또한, p형 FinFET 및 n형 FinFET의 에피택시(소스/드레인) 영역은 동시에 어닐링될 수 있다. 그러나, 용융 어닐링에서, p형 FinFET의 에피택시(소스/드레인) 영역은 용융되고, n형 FinFET의 에피택시(소스/드레인) 영역은 n형 FinFET의 에피택시(소스/드레인) 영역이 더 높은 융점을 가지기 때문에 용융되지 않도록 제어될 수 있다.
용융 어닐링의 결과로서, 게르마늄은 에피택시 영역(42)의 용융된 부분 및 그 근처 부분에 재분배되고, 후속 응고 후에 용융된 부분의 상부 표면에 집중될 것이다. 또한, 도 11에 예시된 바와 같은 웨이퍼(10)는 한정되는 것은 아니지만, 접촉 개구부(60)의 형성 이후의 세정 공정을 포함하는 다수의 공정을 거칠 수 있다. 상기 개별 공정은 도 21에 예시된 공정 흐름(200)에서 218 공정으로서 예시된다. 도 12는 용융 어닐링 및 세정 공정 후의 에피택시 영역(42)의 상부 표면 프로파일을 예시한다. 에피택시 영역(42)의 표면에 대한 게르마늄의 집중으로 인해, 에피택시 영역(42)의 표면 부분은 공기 중의 산소 및 세정 공정의 화학 물질 중의 산화제로 인해 산화되기 쉽다. 결국, 에피택시 영역(42)의 상부 표면(42S)은 오목화되고, 연속적으로 만곡되고 연속적으로 원형화된다.
도 12는 점선(66)을 사용하여 에피택시 영역(42)의 상부 표면을 예시하고, 점선(66)은 어닐링이 임의의 용융 어닐링을 포함하지 않을 때의 에피택시 영역(42)의 상부 표면 프로파일을 나타낸다. 점선 표면(66)은 대향하는 경사부 및 직선부에 연결된 평면부를 가진다. 비교로서, 표면(42S)은 연속적으로 만곡되어 있다. 따라서, 용융 어닐링은 비-용융 어닐링보다 에피택시 영역(42)의 표면이 더 만곡되도록 하며, 비-용융 어닐링이 사용되는 경우보다 표면적이 증가되게 한다. 예시된 단면도에서, 만곡된 표면(42S)의 최하점은 만곡된 표면(42S)의 중앙에 있을 수 있다.
도 13을 참조하면, 예컨대, 컨포멀 성막 공정을 이용하여 금속층(68) 및 금속 질화물 층(70)이 성막된다. 상기 개별 공정은 도 21에 예시된 공정 흐름(200)에서 220 공정으로서 예시된다. 일부 실시예에 따르면, 금속층(68)은 티타늄 층이다. 금속 질화물 층(70)은 티타늄 질화물 층일 수 있고, ALD, CVD 등을 이용하여 형성될 수 있다. 금속 질화물 층(70)은 금속층(68)의 상부를 질화하고, 질화되지 않은 금속층(68)의 하부를 남기는 것으로 형성될 수도 있다.
다음에, 도 14a에 예시된 바와 같이, 금속층(68)과 소스/드레인 영역(42)의 상부 부분을 반응시켜 실리사이드 영역(72)을 형성하도록 어닐링(급속 가열 어닐링일 수 있음)이 수행된다. 실리사이드 영역(72)은 하부의 소스/드레인 영역(42)과 함께 만곡된 상부 표면(42S')을 형성한다. 상기 개별 공장은 도 21에 예시된 공정 흐름(200)에서 222 공정으로서 예시된다. ILD(48)의 측벽상의 금속층(68)의 부분은 반응되지 않는다. 다음에, 이전에 형성된 금속 질화물 층(70)이 제거되지 않은 상태로 남거나, 이전에 형성된 금속 질화물 층(7)이 제거된 후, 제거된 금속 질화물 층보다 얇은 새로운 금속 질화물 층(예, 티타늄 질화물 층)의 성막이 이어진다. 이어서, 텅스텐, 코발트 등의 금속 재료(71)가 접촉 개구부(60)에 채워진 다음, 평탄화에 의해 잉여의 재료가 제거됨으로써, 소스/드레인 접촉 플러그(74)가 형성된다. 따라서, 소스/드레인 접촉 플러그(74)는 금속층(68), 금속 질화물 층(70) 및 금속 재료(71)의 나머지 부분을 포함한다. 소스/드레인 영역(42)의 만곡된 상부 표면에 의해, 실리사이드 영역(72)과 소스/드레인 영역(42) 사이의 계면이 만곡되어 계면 면적이 증가된다. 따라서, 소스/드레인 접촉 저항이 감소된다. 따라서, FinFET(76)가 형성된다.
도 14b 및 도 14c는 FinFET(76)의 단면도 및 사시도를 예시한다. 도 14a에 예시된 단면도는 도 14c의 14A-14A 라인을 포함하는 수직면으로부터 얻어진다. 도 14b에 예시된 단면도는 도 14c의 14B-14B 라인을 포함하는 수직면으로부터 얻어진다.
도 15를 참조하면, 본 개시 내용의 일부 실시예에 따르면, 에칭 정지층(80)이 형성된다. 에칭 정지층(80)은 SiN, SiCN, SiC, SiOCN 또는 다른 유전체 재료로 형성될 수 있다. 형성 방법은 PECVD, ALD, CVD 등을 포함할 수 있다. 다음에, ILD(82)가 에칭 정지층(80) 위에 형성된다. ILD(82)의 재료는 ILD(48)를 형성하기 위한 동일한 후보 재료(및 방법)로부터 선택될 수 있다. 일부 실시예에 따르면, ILD(82)는 PECVD, FCVD, 스핀-온 코팅 등을 이용하여 형성된다.
ILD(82) 및 에칭 정지층(80)은 에칭되어 개구부를 형성한다. 에칭은 예를 들어, 반응성 이온 에칭(RIE)을 이용하여 수행될 수 있다. 후속 단계에서, 소스/드레인 접촉 플러그(86) 및 게이트 접촉 플러그(88)가 형성된다. 본 개시 내용의 일부 실시예에 따르면, 접촉 플러그(86, 88)는 장벽층 및 대응하는 장벽층 위의 금속 함유 재료를 포함한다.
전술한 바와 같이, 게르마늄은 소스/드레인 영역의 상부 표면에 집중된다. 도 16a, 도 16b, 도 16c 및 도 16d는 게르마늄 집중의 메카니즘을 설명하기 위해 개략적으로 예시된다. 도 16a, 도 16b, 도 16c 및 도 16d 각각에서, X-축은 에피택시 영역(42)의 수직 위치를 나타내고, Y-축은 게르마늄 원자 퍼센티지의 정규화된 값을 나타낸다. 도 16a, 도 16b, 도 16c 및 도 16d는 용융된 부분으로의 깊이의 함수로서 게르마늄 퍼센티지를 나타낸다. 위치(TS 및 BS)는 각각 에피택시 영역의 용융된 부분의 상부 표면 및 하부 표면을 나타낸다. 예를 들어, 도 11을 참조하면, 에피택시 부분(42A)이 용융되지 않고 에피택시 부분(42B)이 용융된 것으로 가정하면, 위치(TS 및 BS)는 도 11에 표시된 바와 같다.
도 16a, 도 16b, 도 16c 및 도 16d는 용융 어닐링 후에 일어나는 응고 공정 도중의 게르마늄 퍼센티지의 변화를 예시한다. 도 16a를 참조하면, 전체 용융 부분은 아직 응고되지 않은 액상이다. 용융된 부분은 102A 라인으로 표시된 바와 같이 균일한 게르마늄 농도를 가지는 것으로 가정된다. 용융 어닐링 후에, 응고는 바닥면(BS)에서 시작하여 상부 표면(TS)으로 전파된다. 라인(104)(도 16b, 도 16c 및 도 16d)은 용융된 부분과 고체 부분 사이의 계면을 나타낸다. 도 16a, 도 16b 및 도 16c의 라인(102B, 102C 및 102D)은 각각 깊이의 함수로서 대응하는 게르마늄 퍼센티지를 나타낸다. 게르마늄은 응고된 실리콘 게르마늄의 표면 부분으로부터 액체 부분으로 유인되는 경향이 있다. 따라서, 방금 응고된 실리콘 게르마늄 영역의 표면 부분에는 게르마늄 퍼센티지의 피크가 있다. 피크 부분에서의 게르마늄은 가장 근접한 액상의 부분으로 확산됨으로써, 응고가 진행됨에 따라 피크가 상부 표면으로 이동하게 된다. 응고의 진행에 따라 용융된 부분과 용융되지 않은 부분 사이의 계면(104)은 도 16b, 도 16c 및 도 16d에 나타낸 바와 같이, BS 위치로부터 TS 위치로 점진적으로 이동한다. 따라서, 도 16d에 예시된 바와 같이, 게르마늄은 점차적으로 BS로부터 TS로 확산되어, 모든 용융된 부분이 응고될 때 TS에 가까운 위치에 게르마늄 피크가 생긴다.
도 18은 일부 실시예에 따른 게르마늄의 게르마늄 분포의 실험 결과를 나타내며, 여기서 게르마늄 퍼센티지는 에피택시 실리콘 게르마늄 영역 내로의 깊이의 함수로서 나타낸다. 제로의 X-축 값은 에피택시 실리콘 게르마늄 영역의 상부 표면에 대응하고, X-축 값의 증가는 실리콘 게르마늄 영역으로의 깊이 증가에 대응한다. 라인(110)은 PAI 및 어닐링 공정 이전의 게르마늄 퍼센티지를 나타낸다. 라인(112)은 비-용융 어닐링이 수행된 상태의 게르마늄 퍼센티지를 나타낸다. 라인(112)은 실질적으로 라인(110)과 겹쳐지며, 이는 비-용융 어닐링이 게르마늄의 재분배를 유발하지 않음을 나타낸다. 라인(114)은 더 낮은 전력(및 더 낮은 온도)으로 용융 어닐링이 수행된 후의 게르마늄 퍼센티지를 나타낸다. 라인(116)은 더 높은 전력(및 더 높은 온도)으로 용융 어닐링이 수행된 후의 게르마늄 퍼센티지를 나타낸다. 라인(114)에서, 도 18에 예시된 위치(120) 및 제2 서브-범위는 용융된 부분의 바닥을 나타낸다. 제2 서브-범위의 일부에서, 액체와 고체의 혼합이 발생한다. 따라서, 라인(114)은 게르마늄이 (X-축) 위치(120)의 인접 영역으로부터 인출되어, 게르마늄 퍼센티지의 2개의 피크 사이에 있는 위치(120)에 밸리를 야기함을 보여준다. 라인(116)의 경우, 실리콘 게르마늄의 예시된 부분 모두가 용융된다. 따라서, 전체 에피택시 영역의 게르마늄은 실리콘 게르마늄 영역의 상부 표면에서 하부 표면으로 점진적으로 감소하도록 재분배된다.
도 19는 붕소 퍼센티지가 에피택시 실리콘 게르마늄 영역 내 깊이의 함수로서 나타낸 일부 실시예에 따른 게르마늄의 붕소 분포를 예시한다. 제로의 X-축 값은 에피택시 실리콘 게르마늄 영역의 상부 표면에 대응하고, X-축 값의 증가는 실리콘 게르마늄 영역으로의 깊이 증가에 대응한다. 라인(130)은 PAI 및 어닐링 공정 이전의 붕소 농도를 나타낸다. 라인(132)은 비-용융 어닐링이 수행된 붕소 농도를 나타낸다. 라인(130 및 132)에 의해 나타낸 바와 같이, 비-용융 어닐링은 실리콘 게르마늄 영역의 표면으로의 붕소의 재분배를 야기한다. 라인(134)은 더 낮은 전력(및 더 낮은 온도)으로 수행된 용융 어닐링 후의 붕소 농도를 나타낸다. 라인(136)은 더 높은 전력(및 더 높은 온도)으로 수행된 용융 어닐링 후의 붕소 농도를 나타낸다. 라인(134 및 136) 중요한 현상을 노출시키는 데, 즉, 실리콘 게르마늄의 용융의 결과로서 게르마늄 퍼센티지가 높은 위치에서 붕소 농도가 낮아지는 경향이 있고, 그 반대의 경우도 있다. 따라서, 붕소 농도는 상부 표면에 가까운 게르마늄 퍼센티지의 피크로 인해 (X-축) 위치(140 및 142)에 밸리를 가진다. 달리 말하면, 라인(134 및 136) 각각의 경우, 깊이가 증가하면, 대응하는 붕소 농도가 먼저 떨어지고 다시 증가한다. 이것은 게르마늄 농도(도 17)가 지속적으로 떨어지는 깊이 범위에서 발생한다. 또한, 도 17의 라인(114)과 도 18의 라인(134)을 비교하면, 라인(144)으로 표시된 것과 동일한 깊이에서 저점(120)(도 17) 및 고점(140)(도 18)이 발생한다. 도 18 및 도 19에서 TR로 표시된 깊이 범위는 라인(144)의 좌측에 제1 서브-범위 및 라인(144)의 우측에 제2 서브-범위를 가진다. 제1 서브-범위에서, 게르마늄 농도는 연속적으로 감소하고 붕소 농도는 연속적으로 증가하고, 제2 서브-범위에서, 게르마늄 농도는 연속적으로 증가하고 붕소 농도는 연속적으로 감소한다. 따라서, 용융 어닐링은 게르마늄 농도 및 붕소 퍼센티지에 일부 특징적인 변화를 가져온다.
도 14a에 예시된 FinFET에서, 핀(24')은 복수의 핀과 하부의 반도체 스트립이 기판(20)의 벌크 부분에 직접 연결되는 비-크라운 구조를 가진다. 도 20은 반도체 베이스(146)를 포함하고 해당 반도체 베이스 위에 돌출 핀(24') 및 하부의 반도체 스트립이 제공되는 크라운 구조로 핀이 존재하는 본 개시 내용의 일부 실시예에 따른 FinFET(76')를 예시한다.
본 개시 내용의 실시예는 일부 유리한 특징을 가진다. 용융 어닐링을 통해, 용융된 실리콘 게르마늄에서 붕소가 고체상 도핑에서 달성될 수 있는 최대 농도보다 훨씬 높은 농도를 달성할 수 있기 때문에 높은 레벨의 활성화가 달성될 수 있다. 용융 어닐링은 매우 짧은 시간 내에 달성되기 때문에, 용융되지 않은 실리콘 게르마늄의 부분에서 불순물(예, 붕소)의 확산이 최소화되어 쇼트-채널 효과(short-channel effect) 및 DIBL(Drain Induced Barrier Lowering) 성능이 개선된다. 또한, 액화 및 재결정으로 인해 소스/드레인 영역애서의 결함이 제거될 수 있다.
본 개시 내용의 일부 실시예에 따르면, 방법은 반도체 기판의 제1 부분 상에 게이트 스택을 형성하는 단계; 리세스를 형성하도록 상기 게이트 스택의 측부 상의 상기 반도체 기판의 제2 부분을 제거하는 단계; 상기 리세스로부터 시작하여 반도체 영역을 성장시키는 단계; 상기 반도체 영역에 불순물을 주입하는 단계; 및 상기 반도체 영역에 용융 어닐링을 수행하는 단계를 포함하고, 상기 반도체 영역의 적어도 일부는 상기 용융 어닐링 중에 용융된다. 일 실시예에서, 상기 반도체 영역을 성장시키는 단계는 실리콘 게르마늄 영역을 성장시키는 단계를 포함한다. 일 실시예에서, 상기 실리콘 게르마늄 영역은 p형 핀 전계 효과 트랜지스터(FinFET)에 포함되고, 상기 용융 어닐링이 수행될 때, n형 FinFET의 소스/드레인 영역이 동시에 어닐링되고, 상기 n형 FinFET의 상기 소스/드레인 영역은 용융되지 않는다. 일 실시예에서, 상기 반도체 영역은 하부 부분 및 해당 하부 부분 위의 상부 부분을 포함하고, 상기 용융 어닐링에서, 상기 하부 부분은 용융되지 않고 상기 상부 부분은 용융된다. 일 실시예에서, 상기 하부 부분은 상기 상부 부분의 제2 게르마늄 퍼센티지보다 낮은 제1 게르마늄 퍼센티지를 가진다. 일 실시예에서, 상기 반도체 영역의 제1 부분은 주입되고, 상기 반도체 영역의 제2 부분은 주입으로부터 마스킹되고, 상기 용융 어닐링에서, 상기 반도체 영역의 상기 주입된 제1 부분은 용융되고, 상기 반도체 영역의 상기 주입되지 않은 제2 부분은 용융되지 않는다. 일 실시예에서, 용융되지 않은 상기 반도체 영역의 상기 주입되지 않은 제2 부분은 상기 주입된 제1 부분과 동일한 높이이고, 상기 주입된 제1 부분과 접촉하는 측부 엣지를 가진다. 일 실시예에서, 상기 반도체 영역의 아래에 공극이 존재하고, 상기 공극에 노출된 상기 반도체 영역의 부분은 용융되지 않는다. 일 실시예에서, 상기 방법은 상기 반도체 영역 위에 접촉 에칭 정지층을 성막하는 단계; 상기 접촉 에칭 정지층 위에 층간 유전체를 형성하는 단계; 및 접촉 개구부를 형성하도록 상기 층간 유전체 및 상기 접촉 에칭 정지층을 에칭하는 단계를 포함하고, 상기 주입 및 상기 용융 어닐링은 상기 접촉 개구부를 통해 수행된다.
본 개시 내용의 일부 실시예에 따르면, 방법은 리세스를 형성하도록 게이트 스택의 측부 상의 반도체 핀의 일부를 에칭하는 단계; 제1 실리콘 게르마늄 층을 에피택셜 성장시키는 단계 - 상기 제1 실리콘 게르마늄 층은 상기 리세스로부터 시작하여 성장되고, 상기 제1 실리콘 게르마늄 층은 제1 게르마늄 퍼센티지를 가짐 - ; 상기 제1 실리콘 게르마늄 층 위에 제2 실리콘 게르마늄 층을 에피택셜 성장시키는 단계 - 상기 제2 실리콘 게르마늄 층은 상기 제1 게르마늄 퍼센티지보다 높은 제2 게르마늄 퍼센티지를 가짐 - ; 어닐링을 수행하는 단계 - 상기 어닐링 동안에, 상기 제2 실리콘 게르마늄 층은 용융됨 - ; 및 상기 제2 실리콘 게르마늄 층 위에 접촉되게 실리사이드 층을 형성하는 단계를 포함한다. 일 실시예에서, 상기 어닐링은 레이저 어닐링을 포함한다. 일 실시예에서, 상기 어닐링은 약 10 나노초와 약 1 마이크로초 사이의 범위의 지속시간을 가진다. 일 실시예에서, 상기 어닐링 동안에, 상기 제1 실리콘 게르마늄 층은 고체로서 남는다. 일 실시예에서, 상기 방법은 상기 제2 실리콘 게르마늄 층 위에 접촉 에칭 정지층을 성막하는 단계; 상기 접촉 에칭 정지층 위에 층간 유전체를 형성하는 단계; 및 접촉 개구부를 형성하도록 상기 층간 유전체 및 상기 접촉 에칭 정지층을 에칭하는 단계를 포함하며, 상기 어닐링은 상기 접촉 개구부를 통해 수행되고, 상기 어닐링은 상기 접촉 개구부 내로 레이저 빔을 투사하는 것에 의해 수행된다. 일 실시예에서, 상기 방법은 상기 제2 실리콘 게르마늄 층의 제1 부분을 비정질화시키는 단계를 더 포함하며, 상기 제2 실리콘 게르마늄 층의 제2 부분은 비정질화되지 않으며, 상기 어닐링 동안에, 상기 제2 실리콘 게르마늄 층의 상기 제1 부분은 용융되고, 상기 제2 실리콘 게르마늄 층의 상기 제2 부분은 고체로서 남는다.
본 개시 내용의 일부 실시예에 따르면, 디바이스는 격리 영역의 상부 표면보다 높이 돌출되는 제1 반도체 핀 및 제2 반도체 핀 - 상기 격리 영역은 상기 제1 반도체 핀 및 상기 제2 반도체 핀 각각의 대향 측부 상의 부분을 포함함 -; 상기 제1 반도체 핀 및 상기 제2 반도체 핀 각각의 상부 표면 및 측벽 상의 게이트 스택; 상기 게이트 스택의 측부 상의 소스/드레인 영역 - 상기 소스/드레인 영역은 실리콘 게르마늄을 포함하고, 상기 소스/드레인 영역은 상기 제1 반도체 핀 및 상기 제2 반도체 핀과 접촉하는 측벽을 가짐 - ; 및 상기 소스/드레인 영역 위에 상기 소스/드레인 영역과의 계면을 형성하는 실리사이드 층 - 상기 계면의 단면도에서, 상기 계면은 만곡되고, 상기 계면의 최저점이 상기 계면의 중간에 있음 - 을 포함한다. 일 실시예에서, 상기 소스/드레인 영역의 최고 게르마늄 퍼센티지는 상기 계면에 가까운 레벨에 있다. 일 실시예에서, 상기 소스/드레인 영역의 상부 표면으로부터 상기 소스/드레인 영역 내로의 방향으로, 상기 소스/드레인 영역의 게르마늄 퍼센티지는 2개의 피크 및 해당 2개의 피크 사이의 밸리를 가진다. 일 실시예에서, 상기 소스/드레인 영역은 붕소를 포함하고, 상기 소스/드레인 영역의 깊이 범위에서, 게르마늄 농도는 붕소 농도와 반대 경향을 가진다. 일 실시예에서, 상기 깊이 범위는 제1 서브-범위 및 상기 제1 서브-범위에 결합된 제2 서브-범위를 가지며, 상기 제1 서브-범위에서, 게르마늄 농도는 연속적으로 감소하고 붕소 농도는 연속적으로 증가하며, 상기 제2 서브-범위에서, 게르마늄 농도는 연속적으로 증가하고 붕소 농도는 연속적으로 감소한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예
실시예 1. 반도체 기판의 제1 부분 상에 게이트 스택을 형성하는 단계;
리세스를 형성하도록 상기 게이트 스택의 측부 상의 상기 반도체 기판의 제2 부분을 제거하는 단계;
상기 리세스로부터 시작하여 반도체 영역을 성장시키는 단계;
상기 반도체 영역에 불순물을 주입하는 단계; 및
상기 반도체 영역에 용융 어닐링을 수행하는 단계
를 포함하고,
상기 반도체 영역의 적어도 일부는 상기 용융 어닐링 중에 용융되는 것인 방법.
실시예 2. 실시예 1에 있어서, 상기 반도체 영역을 성장시키는 단계는 실리콘 게르마늄 영역을 성장시키는 단계를 포함하는 것인 방법.
실시예 3. 실시예 2에 있어서, 상기 실리콘 게르마늄 영역은 p형 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)에 포함되고, 상기 용융 어닐링이 수행될 때, n형 FinFET의 소스/드레인 영역이 동시에 어닐링되고, 상기 n형 FinFET의 상기 소스/드레인 영역은 용융되지 않는 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 반도체 영역은 하부 부분 및 상기 하부 부분 위의 상부 부분을 포함하고, 상기 용융 어닐링에서, 상기 하부 부분은 용융되지 않고 상기 상부 부분은 용융되는 것인 방법.
실시예 5. 실시예 4에 있어서, 상기 하부 부분은 상기 상부 부분의 제2 게르마늄 퍼센티지보다 낮은 제1 게르마늄 퍼센티지를 가지는 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 반도체 영역의 제1 부분은 주입되고, 상기 반도체 영역의 제2 부분은 주입으로부터 마스킹되고, 상기 용융 어닐링에서, 상기 반도체 영역의 주입된 상기 제1 부분은 용융되고, 상기 반도체 영역의 주입되지 않은 상기 제2 부분은 용융되지 않는 것인 방법.
실시예 7. 실시예 6에 있어서, 용융되지 않은 상기 반도체 영역의 주입되지 않은 상기 제2 부분은 상기 주입된 제1 부분과 동일한 높이이고, 주입된 상기 제1 부분과 접촉하는 측부 엣지를 가지는 것인 방법.
실시예 8. 실시예 1에 있어서, 상기 반도체 영역의 아래에 공극(void)이 존재하고, 상기 공극에 노출된 상기 반도체 영역의 부분은 용융되지 않는 것인 방법.
실시예 9. 실시예 1에 있어서,
상기 반도체 영역 위에 접촉 에칭 정지층을 성막하는 단계;
상기 접촉 에칭 정지층 위에 층간 유전체를 형성하는 단계; 및
접촉 개구부를 형성하도록 상기 층간 유전체 및 상기 접촉 에칭 정지층을 에칭하는 단계
를 더 포함하고,
상기 주입 및 상기 용융 어닐링은 상기 접촉 개구부를 통해 수행되는 것인 방법.
실시예 10. 리세스를 형성하도록 게이트 스택의 측부 상의 반도체 핀의 일부를 에칭하는 단계;
제1 실리콘 게르마늄 층을 에피택셜 성장시키는 단계 - 상기 제1 실리콘 게르마늄 층은 상기 리세스로부터 시작하여 성장되고, 상기 제1 실리콘 게르마늄 층은 제1 게르마늄 퍼센티지를 가짐 - ;
상기 제1 실리콘 게르마늄 층 위에 제2 실리콘 게르마늄 층을 에피택셜 성장시키는 단계 - 상기 제2 실리콘 게르마늄 층은 상기 제1 게르마늄 퍼센티지보다 높은 제2 게르마늄 퍼센티지를 가짐 - ;
어닐링을 수행하는 단계 - 상기 어닐링 동안에, 상기 제2 실리콘 게르마늄 층은 용융됨 - ; 및
상기 제2 실리콘 게르마늄 층 위에 있고 상기 제2 실리콘 게르마늄 층와 접촉하는 실리사이드 층을 형성하는 단계
를 포함하는 방법.
실시예 11. 실시예 10에 있어서, 상기 어닐링은 레이저 어닐링을 포함하는 것인 방법.
실시예 12. 실시예 11에 있어서, 상기 어닐링은 약 10 나노초와 약 1 마이크로초 사이의 범위 내의 지속시간을 가지는 것인 방법.
실시예 13. 실시예 10에 있어서, 상기 어닐링 동안에, 상기 제1 실리콘 게르마늄 층은 고체로서 남아 있는 것인 방법.
실시예 14. 실시예 10에 있어서,
상기 제2 실리콘 게르마늄 층 위에 접촉 에칭 정지층을 성막하는 단계;
상기 접촉 에칭 정지층 위에 층간 유전체를 형성하는 단계; 및
접촉 개구부를 형성하도록 상기 층간 유전체 및 상기 접촉 에칭 정지층을 에칭하는 단계
를 더 포함하며,
상기 어닐링은 상기 접촉 개구부를 통해 수행되고, 상기 어닐링은 상기 접촉 개구부로 레이저 빔을 투사하는 것에 의해 수행되는 것인 방법.
실시예 15. 실시예 14에 있어서,
상기 제2 실리콘 게르마늄 층의 제1 부분을 비정질화시키는 단계
를 더 포함하며, 상기 제2 실리콘 게르마늄 층의 제2 부분은 비정질화되지 않으며, 상기 어닐링 동안에, 상기 제2 실리콘 게르마늄 층의 상기 제1 부분은 용융되고, 상기 제2 실리콘 게르마늄 층의 상기 제2 부분은 고체로서 남아 있는 것인 방법.
실시예 16. 격리 영역의 상부 표면보다 높이 돌출되는 제1 반도체 핀 및 제2 반도체 핀 - 상기 격리 영역은 상기 제1 반도체 핀 및 상기 제2 반도체 핀 각각의 대향 측부 상의 부분을 포함함 -;
상기 제1 반도체 핀 및 상기 제2 반도체 핀 각각의 상부 표면 및 측벽 상의 게이트 스택;
상기 게이트 스택의 측부 상의 소스/드레인 영역 - 상기 소스/드레인 영역은 실리콘 게르마늄을 포함하고, 상기 소스/드레인 영역은 상기 제1 반도체 핀 및 상기 제2 반도체 핀과 접촉하는 측벽을 가짐 - ; 및
상기 소스/드레인 영역 위에 상기 소스/드레인 영역과의 계면을 형성하는 실리사이드 층 - 상기 계면의 단면도에서, 상기 계면은 연속적으로 만곡되고, 상기 계면의 최저점은 상기 계면의 중간에 있음 -
을 포함하는 디바이스.
실시예 17. 실시예 16에 있어서, 상기 소스/드레인 영역의 최고 게르마늄 퍼센티지는 상기 계면에 가까운 레벨에서 있는 것인 디바이스.
실시예 18. 실시예 16에 있어서, 상기 소스/드레인 영역의 상부 표면으로부터 상기 소스/드레인 영역 내로의 방향으로, 상기 소스/드레인 영역의 게르마늄 퍼센티지는 2개의 피크 및 상기 2개의 피크 사이의 밸리를 가지는 것인 디바이스.
실시예 19. 실시예 16에 있어서, 상기 소스/드레인 영역은 붕소를 포함하고, 상기 소스/드레인 영역의 깊이 범위에서, 게르마늄 농도는 붕소 농도와 반대 경향을 가지는 것인 디바이스.
실시예 20. 실시예 19에 있어서, 상기 깊이 범위는 제1 서브-범위 및 상기 제1 서브-범위에 결합된 제2 서브-범위를 가지며, 상기 제1 서브-범위에서, 게르마늄 농도는 연속적으로 감소하고 붕소 농도는 연속적으로 증가하며, 상기 제2 서브-범위에서, 게르마늄 농도는 연속적으로 증가하고 붕소 농도는 연속적으로 감소하는 것인 디바이스.

Claims (10)

  1. 반도체 기판의 제1 부분 상에 게이트 스택을 형성하는 단계;
    리세스를 형성하도록 상기 게이트 스택의 측부 상의 상기 반도체 기판의 제2 부분을 제거하는 단계;
    상기 리세스로부터 시작하여 반도체 영역을 성장시키는 단계;
    상기 반도체 영역에 불순물을 주입하는 단계; 및
    상기 반도체 영역에 용융 어닐링을 수행하는 단계
    를 포함하고,
    상기 반도체 영역의 적어도 일부는 상기 용융 어닐링 중에 용융되는 것인 방법.
  2. 제1항에 있어서, 상기 반도체 영역은 하부 부분 및 상기 하부 부분 위의 상부 부분을 포함하고, 상기 용융 어닐링에서, 상기 하부 부분은 용융되지 않고 상기 상부 부분은 용융되는 것인 방법.
  3. 제1항에 있어서, 상기 반도체 영역의 제1 부분은 주입되고, 상기 반도체 영역의 제2 부분은 주입으로부터 마스킹되고, 상기 용융 어닐링에서, 상기 반도체 영역의 주입된 상기 제1 부분은 용융되고, 상기 반도체 영역의 주입되지 않은 상기 제2 부분은 용융되지 않는 것인 방법.
  4. 제1항에 있어서, 상기 반도체 영역의 아래에 공극(void)이 존재하고, 상기 공극에 노출된 상기 반도체 영역의 부분은 용융되지 않는 것인 방법.
  5. 제1항에 있어서,
    상기 반도체 영역 위에 접촉 에칭 정지층을 성막하는 단계;
    상기 접촉 에칭 정지층 위에 층간 유전체를 형성하는 단계; 및
    접촉 개구부를 형성하도록 상기 층간 유전체 및 상기 접촉 에칭 정지층을 에칭하는 단계
    를 더 포함하고,
    상기 주입 및 상기 용융 어닐링은 상기 접촉 개구부를 통해 수행되는 것인 방법.
  6. 리세스를 형성하도록 게이트 스택의 측부 상의 반도체 핀의 일부를 에칭하는 단계;
    제1 실리콘 게르마늄 층을 에피택셜 성장시키는 단계 - 상기 제1 실리콘 게르마늄 층은 상기 리세스로부터 시작하여 성장되고, 상기 제1 실리콘 게르마늄 층은 제1 게르마늄 퍼센티지를 가짐 - ;
    상기 제1 실리콘 게르마늄 층 위에 제2 실리콘 게르마늄 층을 에피택셜 성장시키는 단계 - 상기 제2 실리콘 게르마늄 층은 상기 제1 게르마늄 퍼센티지보다 높은 제2 게르마늄 퍼센티지를 가짐 - ;
    어닐링을 수행하는 단계 - 상기 어닐링 동안에, 상기 제2 실리콘 게르마늄 층은 용융됨 - ; 및
    상기 제2 실리콘 게르마늄 층 위에 있고 상기 제2 실리콘 게르마늄 층와 접촉하는 실리사이드 층을 형성하는 단계
    를 포함하는 방법.
  7. 격리 영역의 상부 표면보다 높이 돌출되는 제1 반도체 핀 및 제2 반도체 핀 - 상기 격리 영역은 상기 제1 반도체 핀 및 상기 제2 반도체 핀 각각의 대향 측부 상의 부분을 포함함 -;
    상기 제1 반도체 핀 및 상기 제2 반도체 핀 각각의 상부 표면 및 측벽 상의 게이트 스택;
    상기 게이트 스택의 측부 상의 소스/드레인 영역 - 상기 소스/드레인 영역은 실리콘 게르마늄을 포함하고, 상기 소스/드레인 영역은 상기 제1 반도체 핀 및 상기 제2 반도체 핀과 접촉하는 측벽을 가짐 - ; 및
    상기 소스/드레인 영역 위에 상기 소스/드레인 영역과의 계면을 형성하는 실리사이드 층 - 상기 계면의 단면도에서, 상기 계면은 연속적으로 만곡되고, 상기 계면의 최저점은 상기 계면의 중간에 있음 -
    을 포함하는 디바이스.
  8. 제7항에 있어서, 상기 소스/드레인 영역의 최고 게르마늄 퍼센티지는 상기 계면에 가까운 레벨에서 있는 것인 디바이스.
  9. 제7항에 있어서, 상기 소스/드레인 영역의 상부 표면으로부터 상기 소스/드레인 영역 내로의 방향으로, 상기 소스/드레인 영역의 게르마늄 퍼센티지는 2개의 피크 및 상기 2개의 피크 사이의 밸리를 가지는 것인 디바이스.
  10. 제7항에 있어서, 상기 소스/드레인 영역은 붕소를 포함하고, 상기 소스/드레인 영역의 깊이 범위에서, 게르마늄 농도는 붕소 농도와 반대 경향을 가지는 것인 디바이스.
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