KR20210149571A - 반도체 디바이스 및 방법 - Google Patents

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구안런 왕
칭펑 푸
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Abstract

일 실시예에서, 구조물은: 기판의 채널 영역 위의 게이트 스택; 채널 영역에 인접한 소스/드레인 영역; 소스/드레인 영역 위의 제 1 층간 유전체(ILD) 층; 제 1 ILD 층과 소스/드레인 영역 사이의 실리사이드 - 실리사이드는 소스/드레인 영역의 상부 표면 및 소스/드레인 영역의 하부 표면과 접촉함 - ; 및 제 1 부분 및 제 2 부분을 갖는 제 1 소스/드레인 콘택트 - 제 1 소스/드레인 콘택트의 제 1 부분은 실리사이드와 제 1 ILD 층 사이에 배치되고, 제 1 소스/드레인 콘택트의 제 2 부분은 제 1 ILD 층을 통해 연장되고 실리사이드와 접촉함 - 을 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
본 발명은 반도체 디바이스 및 방법에 관한 것이다.
반도체 디바이스는, 예를 들어, 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자 애플리케이션에 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 절연 층 또는 유전체 층, 전도성 층 및 반도체 물질 층을 순차적으로 성막하고, 회로 컴포넌트들 및 요소들을 형성하기 위해 리소그래피를 사용하여 다양한 물질 층들을 패턴화함으로써 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 향상시키고, 이는 주어진 영역 내에 더욱 많은 컴포넌트들이 통합될 수 있도록 한다. 그러나 최소 피처 크기가 감소됨에 따라, 해결해야 할 추가 문제가 발생한다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따라, FinFET의 3 차원 도면의 예를 도시한다.
도 2 및 도 3은 일부 실시예들에 따라, FinFET의 제조에서 중간 단계들의 3 차원 도면이다.
도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a 및 도 14b는 일부 실시예들에 따라, FinFET의 제조에서 추가 중간 단계들의 단면도이다.
도 15a 및 도 15b는 일부 다른 실시예들에 따라, FinFET의 단면도이다.
도 16a 및 도 16b는 일부 다른 실시예들에 따라, FinFET의 단면도이다.
도 17a 및 도 17b는 일부 다른 실시예들에 따라, FinFET의 단면도이다.
도 18a 및 도 18b는 일부 다른 실시예들에 따라, FinFET의 단면도이다.
도 19a 및 도 19b는 일부 다른 실시예들에 따라, FinFET의 단면도이다.
도 20a 및 도 20b는 일부 다른 실시예들에 따라, FinFET의 단면도이다.
도 21a 및 도 21b는 일부 다른 실시예들에 따라, FinFET의 단면도이다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배치들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
일부 실시예들에 따르면, 콘택트 에칭 정지 층(contact etch stop layer; CESL)에 언더컷이 형성되고, 언더컷은 소스/드레인 영역과 상부 층간 유전체(inter-layer dielectric; ILD) 층(들) 사이에 배치된다. 언더컷을 형성하면 소스/드레인 영역의 표면이 노출되므로, 소스/드레인 영역에 대한 실리사이드 및 콘택트가 소스/드레인 영역의 더 큰 표면적과 접촉할 수 있도록 한다. 따라서, 소스/드레인 영역에 대한 콘택트 저항이 감소되어 결과적인 트랜지스터의 성능이 향상될 수 있다.
도 1은 일부 실시예들에 따라, 간략화된 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 3 차원 도면의 예를 도시한다. FinFET의 일부 다른 피처들(아래에서 논의됨)은 설명의 명료함을 위해 생략된다. 도시된 FinFET는, 예를 들어, 하나의 트랜지스터 또는 4 개의 트랜지스터와 같은 다수의 트랜지스터로서 동작하는 방식으로 전기적으로 결합될 수 있다.
FinFET는 기판(50)으로부터 연장되는 핀(52)을 포함한다. 기판(50) 위에 얕은 트렌치 격리(shallow trench isolation; STI) 영역(56)이 배치되고, 핀(52)은 이웃하는 STI 영역(56) 사이에서 위로 돌출된다. STI 영역(56)이 기판(50)으로부터 분리된 것으로 설명/도시되어 있지만, 본 명세서에서 사용되는 용어 "기판"은 격리 영역을 포함하는 반도체 기판 또는 반도체 기판만을 지칭하기 위해 사용될 수 있다. 또한, 핀(52)은 기판(50)의 단일 연속적인 물질인 것으로 도시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 물질 또는 복수의 물질을 포함할 수 있다. 이와 관련하여, 핀(52)은 이웃하는 STI 영역(56) 사이에서 연장되는 부분을 지칭한다.
핀(52)의 채널 영역 위에 게이트 구조물(80)이 있다. 게이트 구조물(80)은 게이트 유전체(82) 및 게이트 전극(84)을 포함한다. 게이트 유전체(82)는 핀(52)의 측벽을 따르고 핀(52)의 상부 표면 위에 있으며, 게이트 전극(84)은 게이트 유전체(82) 위에 있다. 게이트 유전체(82) 및 게이트 전극(84)에 대해 핀(52)의 대향 측에 소스/드레인 영역(70)이 배치된다. 게이트 스페이서(66)가 게이트 구조물(80)로부터 소스/드레인 영역(70)을 분리한다. 다수의 트랜지스터가 형성되는 실시예들에서, 소스/드레인 영역(70)은 다양한 트랜지스터 사이에 공유될 수 있다. 하나의 트랜지스터가 다수의 핀(52)으로 형성되는 실시예들에서, 이웃하는 소스/드레인 영역(70)은, 예컨대, 에피택셜 성장에 의해 소스/드레인 영역(70)을 병합하는 것, 또는 소스/드레인 영역(70)을 동일한 소스/드레인 콘택트와 결합하는 것을 통해 전기적으로 결합될 수 있다. 하나 이상의 층간 유전체(ILD) 층(들)(아래에서 더 논의됨)이 소스/드레인 영역(70) 및/또는 게이트 전극(84) 위에 있으며, 이를 통해 소스/드레인 영역(70) 및 게이트 전극(84)에 대한 콘택트(아래에서 더 논의됨)이 형성된다.
도 1은 여러 기준 단면을 추가로 도시한다. 단면(A-A)은 핀(52)의 길이 방향 축을 따르고, 예를 들어, FinFET의 소스/드레인 영역(70) 사이의 전류 흐름 방향으로 있다. 단면(B-B)은 단면(A-A)에 수직이고, FinFET의 소스/드레인 영역(70)을 통해 연장된다. 후속 도면들은 명료함을 위해 이러한 기준 단면을 참조한다.
본 명세서에서 논의된 일부 실시예들은 게이트 라스트 공정을 사용하여 형성된 FinFET의 맥락에서 논의된다. 다른 실시예들에서, 게이트 퍼스트 공정이 사용될 수 있다. 또한, 일부 실시예들은 평면 FET와 같은 평면 디바이스에 사용되는 측면을 고려한다.
도 2 및 도 3은 일부 실시예들에 따라, FinFET의 제조에서 중간 단계들의 3 차원 도면이다. 도 2 및 도 3은 3 개의 게이트 구조물이 도시된 것을 제외하고는, 도 1과 유사한 도면을 도시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 벌크 반도체, 절연체 상의 반도체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있고, (예를 들어, p 형 또는 n 형 도펀트로) 도핑되거나 비도핑될 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 물질 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판 상에, 전형적으로는 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소 인화물을 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은 NMOS 트랜지스터와 같은 n 형 디바이스, 예를 들어, n 형 FinFET를 형성하기 위한 것일 수 있다. 영역(50P)은 PMOS 트랜지스터와 같은 p 형 디바이스, 예를 들어, p 형 FinFET를 형성하기 위한 것일 수 있다. 영역(50N)은 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처(예를 들어, 다른 능동 디바이스, 도핑 영역, 격리 구조물 등)가 영역(50N)과 영역(50P) 사이에 배치될 수 있다.
핀(52)이 기판(50)으로부터 연장되어 형성된다. 핀(52)은 반도체 스트립이다. 일부 실시예들에서, 핀(52)은 기판(50)에 트렌치를 에칭함으로써 기판(50) 내에 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE) 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
핀은 임의의 적합한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀은 이중 패턴화 또는 다중 패턴화 공정을 비롯하여 하나 이상의 포토 리소그래피 공정을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토 리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어, 단일의 직접 포토 리소그래피 공정을 사용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있도록 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고, 포토 리소그래피 공정을 사용하여 패턴화된다. 스페이서가 자기 정렬 공정을 사용하여 패턴화된 희생 층 옆에 형성된다. 그런 다음, 희생 층은 제거되고, 나머지 스페이서는 핀을 패턴화하기 위해 사용될 수 있다. 일부 실시예들에서, 스페이서(또는 다른 마스크)는 핀(52) 상에 남아있을 수 있다.
STI 영역(56)이 기판(50) 위에 그리고 이웃하는 핀(52) 사이에 형성된다. STI 영역(56)을 형성하기 위한 예로서, 절연 물질이 중간 구조물 위에 형성된다. 절연 물질은 실리콘 산화물과 같은 산화물, 질화물 또는 이들의 조합 등일 수 있고, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동성 화학적 기상 증착(flowable chemical vapor deposition; FCVD)(예를 들어, 원격 플라즈마 시스템에서 화학적 기상 증착(CVD) 기반 물질 증착 및 후 경화하여 산화물과 같은 다른 물질로 변환) 또는 이들의 조합 등에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수 있다. 도시된 실시예에서, 절연 물질은 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 물질이 형성되면, 어닐링 공정이 수행될 수 있다. 일 실시예에서, 절연 물질은 초과 절연 물질이 핀(52)을 커버하도록 형성된다. STI 영역(56)이 단일 층으로 도시되어 있지만, 일부 실시예들은 다수의 층을 사용할 수 있다. 예를 들어, 일부 실시예들에서, 라이너가 먼저 기판(50) 및 핀(52)의 표면을 따라 형성될 수 있다. 그 후에, 위에서 논의된 것과 같은 충전 물질이 라이너 위에 형성될 수 있다. 핀(52) 위의 초과 절연 물질을 제거하기 위해 제거 공정이 절연 물질에 적용된다. 일부 실시예들에서, 화학적 기계적 연마(chemical mechanical polish; CMP), 에치 백 공정 또는 이들의 조합 등과 같은 평탄화 공정이 사용될 수 있다. 평탄화 공정은 평탄화 공정이 완료된 후 핀(52) 및 절연 물질의 상부 표면이 동일 평면 상에 있도록 핀(52)을 노출시킨다. 마스크가 핀(52) 상에 남아있는 실시예들에서, 평탄화 공정은 평탄화 공정이 완료된 후 마스크 또는 핀(52)의 상부 표면 각각 그리고 절연 물질이 동일 평면 상에 있도록 마스크를 노출시키거나 마스크를 제거할 수 있다. 그런 다음, 절연 물질은 리세싱되고, 절연 물질의 나머지 부분은 STI 영역(56)을 형성한다. 절연 물질은 영역(50N) 및 영역(50P)에서 핀(52)의 상부 부분이 이웃하는 STI 영역(56) 사이에서 돌출되도록 리세싱된다. 핀(52)의 노출된 부분은 결과적인 FinFET의 채널 영역이 될 부분을 포함한다.
또한, STI 영역(56)의 상부 표면은 도시된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(예컨대, 디싱) 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 상부 표면은 적절한 에칭에 의해 평평하게, 볼록하게 및/또는 오목하게 형성될 수 있다. STI 영역(56)은 절연 물질의 물질에 선택적인 것과 같은 허용 가능한 에칭 공정을 사용하여 리세싱될 수 있다(예를 들어, 핀(52)의 물질보다 빠른 속도로 절연 물질의 물질을 에칭함). 예를 들어, 묽은 불산(dHF)을 사용한 산화물 제거가 사용될 수 있다.
위에서 설명된 공정은 핀(52)이 형성될 수 있는 방법의 단지 하나의 예일 뿐이다. 일부 실시예들에서, 핀(52)은 에피택셜 성장 공정에 의해 형성될 수 있다. 예를 들어, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 유전체 층을 통해 에칭되어 밑에 있는 기판(50)을 노출시킬 수 있다. 호모 에피택셜 구조물이 트렌치에서 에피택셜 성장될 수 있고, 호모 에피택셜 구조물이 유전체 층으로부터 돌출되어 핀(52)을 형성하도록 유전체 층은 리세싱될 수 있다. 또한, 일부 실시예들에서, 헤테로 에피택셜 구조물이 핀(52)에 사용될 수 있다. 예를 들어, STI 영역(56)의 절연 물질이 핀(52)과 함께 평탄화된 후, 핀(52)은 리세싱될 수 있고, 핀(52)과는 상이한 물질이 리세싱된 핀(52) 위에 에피택셜 성장될 수 있다. 이러한 실시예들에서, 핀(52)은 리세싱된 물질뿐만 아니라 리세싱된 물질 위에 배치된 에피택셜 성장된 물질을 포함한다. 또 다른 실시예에서, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 유전체 층을 통해 에칭될 수 있다. 그런 다음, 헤테로 에피택셜 구조물이 기판(50)과는 상이한 물질을 사용하여 트렌치에서 에피택셜 성장될 수 있고, 헤테로 에피택셜 구조물이 유전체 층으로부터 돌출되어 핀(52)을 형성하도록 유전체 층은 리세싱될 수 있다. 호모 에피택셜 구조물 또는 헤테로 에피택셜 구조물이 에피택셜 성장되는 일부 실시예들에서, 에피택셜 성장된 물질은 성장 동안 인시츄(in situ) 도핑되어 사전 및 후속 주입을 제거할 수 있지만, 인시츄 도핑 및 주입이 함께 사용될 수 있다.
여전히 또한, 영역(50P)(예를 들어, PMOS 영역)의 물질과는 상이한 영역(50N)(예를 들어, NMOS 영역)의 물질을 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예들에서, 핀(52)의 상부 부분은 실리콘-게르마늄(SixGe1 -x, 여기서 x는 0 내지 1의 범위일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위해 사용 가능한 물질은 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하지만 이에 제한되지는 않는다.
또한, 적절한 웰이 핀(52) 및/또는 기판(50)에 형성될 수 있다. 일부 실시예들에서, 영역(50N)에 P 웰이 형성될 수 있고, 영역(50P)에 N 웰이 형성될 수 있다. 일부 실시예들에서, P 웰 또는 N 웰이 영역(50N) 및 영역(50P) 모두에 형성된다.
상이한 웰 타입을 갖는 실시예들에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계는 포토 레지스트 또는 다른 마스크를 사용하여 달성될 수 있다. 예를 들어, 영역(50N)에서 핀(52) 및 STI 영역(56) 위에 포토 레지스트가 형성될 수 있다. 포토 레지스트는 PMOS 영역과 같은 기판(50)의 영역(50P)을 노출시키도록 패턴화된다. 포토 레지스트는 스핀 온 기술을 사용함으로써 형성될 수 있고, 허용 가능한 포토 리소그래피 기술을 사용하여 패턴화될 수 있다. 포토 레지스트가 패턴화되면, n 형 불순물 주입이 영역(50P)에서 수행되고, 포토 레지스트는 n 형 불순물이 NMOS 영역과 같은 영역(50N)으로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n 형 불순물은 인, 비소, 안티몬 등일 수 있으며, 약 1018 cm-3 이하, 예컨대, 약 1016 cm-3 내지 약 1018 cm-3의 범위의 농도로 영역에 주입될 수 있다. 주입 후, 포토 레지스트는 예를 들어 허용 가능한 애싱 공정에 의해 제거된다.
영역(50P)의 주입 공정 이후, 영역(50P)에서 핀(52) 및 STI 영역(56) 위에 포토 레지스트가 형성된다. 포토 레지스트는 NMOS 영역과 같은 기판(50)의 영역(50N)을 노출시키도록 패턴화된다. 포토 레지스트는 스핀 온 기술을 사용함으로써 형성될 수 있고, 허용 가능한 포토 리소그래피 기술을 사용하여 패턴화될 수 있다. 포토 레지스트가 패턴화되면, p 형 불순물 주입이 영역(50N)에서 수행될 수 있고, 포토 레지스트는 p 형 불순물이 PMOS 영역과 같은 영역(50P)으로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p 형 불순물은 붕소, 불화 붕소, 인듐 등일 수 있으며, 약 1018 cm-3 이하, 예컨대, 약 1016 cm-3 내지 약 1018 cm-3의 범위의 농도로 영역에 주입될 수 있다. 주입 후, 포토 레지스트는 예를 들어 허용 가능한 애싱 공정에 의해 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입 공정 후, 주입 손상을 복구하고 주입된 p 형 및/또는 n 형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예들에서, 에피택셜 핀의 성장된 물질은 성장 동안 인시츄 도핑되어 주입을 제거할 수 있지만, 인시츄 도핑 및 주입이 함께 사용될 수 있다.
도 3에서, 더미 유전체(60)가 핀(52) 위에 형성되고, 더미 게이트(62)가 더미 유전체(60) 위에 형성된다. 더미 유전체(60) 및 더미 게이트(62)는 집합적으로 "더미 게이트 스택"으로 지칭될 수 있으며, 각각의 더미 게이트 스택은 더미 유전체(60) 및 더미 게이트(62)를 포함한다. 더미 게이트 스택은 핀(52)의 측벽을 따라 연장된다.
더미 유전체(60) 및 더미 게이트(62)를 형성하기 위한 예로서, 더미 유전체 층이 핀(52) 상에 형성된다. 더미 유전체 층은, 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 성막되거나 열적으로 성장될 수 있다. 더미 유전체 층 위에 더미 게이트 층이 형성되고, 더미 게이트 층 위에 마스크 층이 형성된다. 더미 게이트 층은 더미 유전체 층 위에 성막된 후, 예를 들어, CMP에 의해 평탄화될 수 있다. 마스크 층은 더미 게이트 층 위에 성막될 수 있다. 더미 게이트 층은 전도성 또는 비전도성 물질일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리 실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층은 물리적 기상 증착(physical vapor deposition; PVD), CVD, 스퍼터링 증착, 또는 선택된 물질을 성막하기 위한 당 업계에 공지되고 사용되는 다른 기술에 의해 성막될 수 있다. 더미 게이트 층은 STI 영역(56)의 에칭으로부터 높은 에칭 선택도를 갖는 다른 물질로 제조될 수 있다. 마스크 층은, 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층 및 단일 마스크 층이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 그런 다음, 마스크 층은 마스크(64)를 형성하기 위해 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 패턴화된다. 그런 다음, 마스크(64)의 패턴은 허용 가능한 에칭 기술에 의해 더미 게이트 층으로 전사되어 더미 게이트(62)를 형성한다. 마스크(64)의 패턴은 선택적으로 더미 유전체 층으로 추가 전사되어 더미 유전체(60)를 형성할 수 있다. 더미 게이트(62)는 핀(52)의 개개의 채널 영역(58)을 커버한다. 마스크(64)의 패턴은 각각의 더미 게이트(62)를 인접한 더미 게이트로부터 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트(62)는 또한 (공정 제한 내에서) 개개의 핀(52)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 더미 유전체(60)가 STI 영역(56)을 커버하는 것으로 도시되어 있지만, 더미 유전체(60)는 다른 방식으로 형성될 수 있다는 것을 이해해야 한다. 일부 실시예들에서, 예컨대, 더미 유전체 층이 열적으로 성장될 때, 더미 유전체(60)는 핀(52)만을 커버하도록 형성된다.
도 4a 내지 도 14b는 일부 실시예들에 따라, FinFET의 제조에서 추가 중간 단계들의 단면도이다. 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a 및 도 14a는 3 개의 게이트 구조물이 도시된 것을 제외하고는, 도 1의 기준 단면(A-A)을 따라 도시된 단면도이다. 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b 및 도 14b는 2 개의 핀만 도시된 것을 제외하고는, 도 1의 기준 단면(B-B)을 따라 도시된 단면도이다. 도 4a 내지 도 14b는 영역(50N) 및 영역(50P) 중 하나의 피처를 도시한다. 예를 들어, 도 4a 내지 도 14b에 도시된 구조물은 영역(50N) 및 영역(50P) 모두에 적용 가능할 수 있다. 영역(50N) 및 영역(50P)의 구조물에서의 차이점(있는 경우)이 본 명세서에 설명된다.
도 4a 및 도 4b에서, 게이트 스페이서(66)가 더미 게이트(62), 마스크(64) 및/또는 핀(52)의 노출된 표면 상에 형성될 수 있다. 게이트 스페이서(66)는 절연 물질을 형성하고 이어서 절연 물질을 에칭함으로써 형성될 수 있다. 게이트 스페이서(66)의 절연 물질은 실리콘 질화물, 실리콘 탄질화물, 실리콘 산탄질화물 또는 이들의 조합 등일 수 있으며, 열 산화, 성막 또는 이들의 조합 등에 의해 형성될 수 있다. 일부 실시예들에서, 게이트 스페이서(66)는 다층 절연 물질로 형성되고, 다수의 층을 포함한다. 예를 들어, 게이트 스페이서(66)는 다수의 실리콘 탄질화물 층을 포함하거나, 다수의 실리콘 산탄질화물 층을 포함하거나, 2 개의 실리콘 질화물 층 사이에 배치된 하나의 실리콘 산화물 층을 포함할 수 있다. 게이트 스페이서(66)의 에칭은 이방성일 수 있다. 에칭 후, 게이트 스페이서(66)는 직선 측벽 또는 곡선 측벽을 가질 수 있다.
게이트 스페이서(66)의 형성 전 또는 형성 동안, 저농도 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역(명확하게 도시되지 않음)을 위한 주입이 수행될 수 있다. 상이한 디바이스 타입을 갖는 실시예들에서, 논의된 주입과 유사하게, 영역(50P)을 노출시키면서 영역(50N) 위에 포토 레지스트와 같은 마스크가 형성될 수 있고, 적절한 타입(예를 들어, p 형) 불순물이 영역(50P)의 노출된 핀(52)에 주입될 수 있다. 그런 다음, 마스크는 제거될 수 있다. 이어서, 영역(50N)을 노출시키면서 영역(50P) 위에 포토 레지스트와 같은 마스크가 형성될 수 있고, 적절한 타입(예를 들어, n 형) 불순물이 영역(50N)의 노출된 핀(52)에 주입될 수 있다. 그런 다음, 마스크는 제거될 수 있다. n 형 불순물은 전술한 n 형 불순물 중 임의의 불순물일 수 있으며, p 형 불순물은 전술한 p 형 불순물 중 임의의 불순물일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1015 cm-3 내지 약 1019 cm-3의 불순물 농도를 가질 수 있다. 주입 손상을 복구하고 주입된 불순물을 활성화시키기 위해 어닐링이 사용될 수 있다.
그런 다음, 에피택셜 소스/드레인 영역(70)이 핀(52) 내에 형성된다. 에피택셜 소스/드레인 영역(70)은 각각의 더미 게이트(62)가 에피택셜 소스/드레인 영역(70)의 개개의 이웃하는 쌍 사이에 배치되도록 핀(52) 내에 형성된다. 일부 실시예들에서, 에피택셜 소스/드레인 영역(70)은 STI 영역(56)의 상부 표면 아래의 핀(52)의 부분으로 연장될 수 있다. 일부 실시예들에서, 게이트 스페이서(66)는 에피택셜 소스/드레인 영역(70)이 결과적인 FinFET의 후속적으로 형성된 게이트를 단락시키지 않도록 적절한 측 방향 거리만큼 더미 게이트(62)로부터 에피택셜 소스/드레인 영역(70)을 분리하기 위해 사용된다. 에피택셜 소스/드레인 영역(70)은 핀(52)의 채널 영역(58)에 응력을 가하여 성능을 향상시킬 수 있다.
영역(50N), 예를 들어, NMOS 영역의 에피택셜 소스/드레인 영역(70)은 영역(50P), 예를 들어, PMOS 영역을 마스킹하고, 영역(50N)에서의 핀(52)의 소스/드레인 영역을 에칭하여 핀(52) 내에 리세스를 형성함으로써 형성될 수 있다. 그런 다음, 영역(50N)의 에피택셜 소스/드레인 영역(70)은 리세스에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(70)은 n 형 FinFET에 적합한 것과 같은 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 영역(50N)의 에피택셜 소스/드레인 영역(70)은 채널 영역(58)에 인장 변형을 가하는 물질, 예를 들어, 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은 물질을 포함할 수 있다. 영역(50N)의 에피택셜 소스/드레인 영역(70)은 핀(52)의 개개의 표면으로부터 상승된 표면을 가질 수 있고, 패싯을 가질 수 있다.
영역(50P), 예를 들어, PMOS 영역의 에피택셜 소스/드레인 영역(70)은 영역(50N), 예를 들어, NMOS 영역을 마스킹하고, 영역(50P)에서의 핀(52)의 소스/드레인 영역을 에칭하여 핀(52) 내에 리세스를 형성함으로써 형성될 수 있다. 그런 다음, 영역(50P)의 에피택셜 소스/드레인 영역(70)은 리세스에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(70)은 p 형 FinFET에 적합한 것과 같은 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 영역(50P)의 에피택셜 소스/드레인 영역(70)은 채널 영역(58)에 압축 변형을 가하는 물질, 예를 들어, 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같은 물질을 포함할 수 있다. 영역(50P)의 에피택셜 소스/드레인 영역(70)은 또한 핀(52)의 개개의 표면으로부터 상승된 표면을 가질 수 있고, 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(70) 및/또는 핀(52)은 저농도 도핑된 소스/드레인 영역을 형성하기 위해 앞서 논의된 공정과 유사하게, 소스/드레인 영역을 형성하기 위해 도펀트로 주입되고, 어닐링이 이어질 수 있다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3 범위의 불순물 농도를 가질 수 있다. 소스/드레인 영역을 위한 n 형 및/또는 p 형 불순물은 앞서 논의된 불순물 중 임의의 불순물일 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역(70)은 성장 동안 인시츄 도핑될 수 있다.
에피택셜 소스/드레인 영역(70)을 형성하기 위해 사용된 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역(70)의 상부 표면은 핀(52)의 측벽을 넘어 측 방향으로 외측으로 확장되는 패싯을 갖는다. 일부 실시예들에서, 이러한 패싯은 도 4b에 도시된 바와 같이 동일한 FinFET의 인접한 에피택셜 소스/드레인 영역(70)이 병합되게 한다. 예를 들어, 하나의 트랜지스터가 다수의 핀(52)으로 형성될 때, 병합된 에피택셜 소스/드레인 영역(70)이 형성될 수 있다. 다른 실시예들에서, 에피택시 공정이 완료된 후, 인접한 에피택셜 소스/드레인 영역(70)은 분리된 상태로 유지된다. 예를 들어, 하나의 트랜지스터가 단일 핀(52)으로 형성될 때 또는 하나의 트랜지스터가 다수의 핀(52)으로 형성될 때, 병합되지 않은 에피택셜 소스/드레인 영역(70)이 형성될 수 있다. 도시된 실시예들에서, 게이트 스페이서(66)는 STI 영역(56) 위로 연장되는 핀(52)의 측벽의 일부를 커버하도록 형성되어 에피택셜 성장을 차단한다. 일부 다른 실시예들에서, 게이트 스페이서(66)를 형성하기 위해 사용된 스페이서 에칭은 스페이서 물질을 제거하여 에피택셜 성장된 영역이 STI 영역(56)의 표면으로 연장될 수 있도록 조정될 수 있다.
상기 개시는 일반적으로 스페이서, LDD 영역 및 소스/드레인 영역을 형성하는 공정을 설명하는 것임을 유념한다. 다른 공정 및 순서가 사용될 수 있다. 예를 들어, 더 적거나 추가의 스페이서가 사용될 수 있고, 상이한 순서의 단계가 사용 될 수 있고, 스페이서가 형성 및 제거될 수 있으며, 기타 등등이 가능하다. 일부 실시예들에서, 게이트 스페이서(66)는 에피택셜 소스/드레인 영역(70) 후에 형성될 수 있다. 또한, n 형 및 p 형 디바이스는 상이한 구조물 및 단계를 사용하여 형성될 수 있다. 일부 실시예들에서, 영역(50N)에 에피택셜 소스/드레인 영역(70)을 형성하는 동안 영역(50N)에 더미 스페이서가 형성될 수 있다. 그런 다음, 영역(50N)의 더미 스페이서는 제거될 수 있다. 그런 다음, 영역(50P)에 에피택셜 소스/드레인 영역(70)을 형성하는 동안 영역(50P)에 더미 스페이서가 형성될 수 있다. 그런 다음, 영역(50P)의 더미 스페이서는 제거될 수 있다. 그런 다음, 게이트 스페이서(66)는 에피택셜 소스/드레인 영역(70)이 영역(50N) 및 영역(50P) 모두에 형성된 후에 형성될 수 있다.
도 5a 및 도 5b에서, CESL(72)이 에피택셜 소스/드레인 영역(70), 게이트 스페이서(66), 마스크(64)(존재하는 경우) 또는 더미 게이트(62) 및 STI 영역(56) 위에 성막된다. CESL(72)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 물질로 형성된다. 일 실시예에서, CESL(72)은 실리콘 질화물로 형성된다.
그런 다음, CESL(72) 위에 제 1 ILD 층(74)이 성막된다. 제 1 ILD 층(74)은 CESL(72)의 물질과는 상이한 에칭 속도를 갖는 유전체 물질로 형성되고, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD) 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 물질은 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass; BPSG), 비도핑된 실리케이트 유리(undoped Silicate Glass; USG) 등과 같은 산화물; 실리콘 질화물과 같은 질화물; 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수 있다. 형성 후, 제 1 ILD 층(74)은 예를 들어 CMP에 의해 평탄화될 수 있다.
CESL(72)은 큰 두께(T1)로, 예컨대, 약 3 nm 내지 약 10 nm 범위의 두께(T1)로 형성된다. 아래에서 더 논의되는 바와 같이, 언더컷이 에피택셜 소스/드레인 영역(70)과 제 1 ILD 층(74) 사이의 CESL(72)에 형성될 것이다. 후속적으로 형성된 소스/드레인 콘택트가 언더컷으로 연장되어 형성될 것이며, 이에 의해 에피택셜 소스/드레인 영역(70)의 콘택트 표면적을 증가시킬 것이다. CESL(72)을 큰 두께(T1)로 형성하는 것은 소스/드레인 콘택트의 후속 형성을 위한 충분한 공간을 제공하는 것을 돕는다.
도 6a 및 도 6b에서, 마스크(64)(존재하는 경우) 또는 더미 게이트(62)의 상부 표면과 제 1 ILD 층(74)의 상부 표면을 대등하게 하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정은 더미 게이트(62) 상의 마스크(64) 및 마스크(64)의 측벽을 따른 게이트 스페이서(66)의 일부를 제거할 수 있다. 평탄화 공정은 또한 더미 게이트(62) 및 게이트 스페이서(66) 위의 CESL(72)의 일부를 제거할 수 있다. 평탄화 공정 후, 더미 게이트(62), 게이트 스페이서(66), CESL(72) 및 제 1 ILD 층(74)의 상부 표면은 동일 평면 상에 있다. 따라서, 더미 게이트(62)의 상부 표면은 제 1 ILD 층(74)을 통해 노출된다. 일부 실시예들에서, 마스크(64)는 남아있을 수 있으며, 이 경우에 평탄화 공정은 마스크(64)의 상부 표면과 제 1 ILD 층(74)의 상부 표면을 대등하게 한다.
도 7a 및 도 7b에서, 더미 게이트(62) 및 선택적으로 더미 유전체(60)는 제거되고 게이트 구조물(80)로 대체된다. 게이트 구조물(80)은 게이트 유전체(82) 및 게이트 전극(84)을 포함한다. 게이트 구조물(80)을 형성하기 위한 예로서, 더미 게이트(62) 및 마스크(64)(존재하는 경우)는 하나 이상의 에칭 단계(들)에서 제거되어 리세스가 형성된다. 리세스 내의 더미 유전체(60)의 일부가 또한 제거될 수 있다. 일부 실시예들에서, 더미 게이트(62)만 제거되고, 더미 유전체(60)는 남아있어 리세스에 의해 노출된다. 일부 실시예들에서, 더미 유전체(60)는 다이의 제 1 영역(예를 들어, 코어 로직 영역)에서 리세스로부터 제거되고, 다이의 제 2 영역(예를 들어, 입력/출력 영역)에서 리세스에 남아있다. 일부 실시예들에서, 더미 게이트(62)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제 1 ILD 층(74), CESL(72) 또는 게이트 스페이서(66)를 에칭하지 않으면서 더미 게이트(62)를 선택적으로 에칭하는 반응 가스(들)를 사용한 건식 에칭 공정을 포함할 수 있다. 각각의 리세스는 개개의 핀(52)의 채널 영역(58)을 노출 및/또는 위에 놓인다. 각각의 채널 영역(58)은 에피택셜 소스/드레인 영역(70)의 이웃하는 쌍 사이에 배치된다. 제거 동안, 더미 유전체(60)는 더미 게이트(62)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그런 다음, 더미 유전체(60)는 더미 게이트(62)의 제거 후에 선택적으로 제거될 수 있다. 제거 후, 게이트 유전체(82)는 리세스 내에 컨포멀하게, 예컨대, 핀(52)의 상부 표면 및 측벽 상에 그리고 게이트 스페이서(66)의 측벽 상에 성막된다. 게이트 유전체(82)는 또한 제 1 ILD 층(74)의 상부 표면 상에 형성될 수 있다. 일부 실시예들에 따라, 게이트 유전체(82)는 실리콘 산화물, 실리콘 질화물 또는 이들의 다층을 포함한다. 일부 실시예들에서, 게이트 유전체(82)는 하이-k 유전체 물질을 포함하고, 이러한 실시예들에서, 게이트 유전체(82)는 약 7.0보다 큰 k 값을 가질 수 있고, 하프늄, 알루미늄, 지르코늄, 란타넘, 망간, 바륨, 티타늄, 납 및 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체(82)의 형성 방법은 분자 빔 증착(molecular-beam deposition; MBD), 원자 층 증착(atomic layer deposition; ALD), PECVD 등을 포함할 수 있다. 더미 유전체(60)의 일부가 리세스에 남아있는 실시예들에서, 게이트 유전체(82)는 더미 유전체(60)의 물질(예를 들어, 실리콘 산화물)을 포함한다. 게이트 전극(84)은 게이트 유전체(82) 위에 각각 성막되고, 리세스의 나머지 부분을 충전한다. 게이트 전극(84)은 티타늄 질화물, 티타늄 산화물, 탄탈럼 질화물, 탄탈럼 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 물질을 포함할 수 있다. 예를 들어, 단일 층의 게이트 전극(84)이 도시되어 있지만, 각각의 게이트 전극(84)은 임의의 수의 라이너 층, 임의의 수의 일 함수 조정 층 및 충전 물질을 포함할 수 있다. 게이트 전극(84)의 충전 후, 게이트 유전체(82) 및 게이트 전극(84)의 초과 물질 부분을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있으며, 이러한 초과 부분은 제 1 ILD 층(74)의 상부 표면 위에 있다. 게이트 전극(84) 및 게이트 유전체(82)의 나머지 물질 부분은 결과적인 FinFET의 게이트 구조물(80)을 형성한다. 게이트 구조물(80)은 또한 "게이트 스택" 또는 "금속 게이트"로서 지칭될 수 있다. 게이트 구조물(80)은 핀(52)의 채널 영역(58)의 측벽을 따라 연장될 수 있다.
영역(50N) 및 영역(50P)에서 게이트 구조물(80)의 형성은 각각의 영역의 게이트 유전체(82)가 동일한 물질로 형성되고 각각의 영역의 게이트 전극(84)이 동일한 물질로 형성되도록 동시에 일어날 수 있다. 일부 실시예들에서, 각각의 영역의 게이트 구조물(80)은 별개의 공정에 의해 형성될 수 있어서, 각각의 영역의 게이트 유전체(82)는 상이한 물질일 수 있고 각각의 영역의 게이트 전극(84)은 상이한 물질일 수 있다. 별개의 공정을 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계가 사용될 수 있다.
도 8a 및 도 8b에서, 제 1 ILD 층(74) 위에 제 2 ILD 층(90)이 성막된다. 제 2 ILD 층(90)은 유전체 물질로 형성될 수 있으며, CVD, 플라즈마 강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 물질은 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass; BPSG), 비도핑된 실리케이트 유리(undoped Silicate Glass; USG) 등과 같은 산화물; 실리콘 질화물과 같은 질화물; 등을 포함할 수 있다. 형성 후, 제 2 ILD 층(90)은 예를 들어 CMP에 의해 평탄화될 수 있다. 일부 실시예들에서, 제 1 ILD 층(74)과 제 2 ILD 층(90) 사이에 에칭 정지 층이 형성된다. 에칭 정지 층은 제 2 ILD 층(90)의 물질과는 상이한 에칭 속도를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 물질을 포함할 수 있다. 일부 실시예들에서, 제 2 ILD 층(90)의 형성 전에, 게이트 마스크가 게이트 유전체(82) 및 게이트 전극(84) 위에 형성될 수 있으며, 이는 콘택트 형성 동안 게이트 유전체(82) 및 게이트 전극(84)을 보호할 수 있다.
도 9a 및 도 9b에서, ILD 층(74, 90)을 통해 소스/드레인 콘택트 개구부(92)가 형성된다. 개구부는 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 에칭은 ILD 층(74, 90)의 물질에 선택적인 건식 에칭일 수 있다(예를 들어, CESL(72)의 물질보다 빠른 속도로 ILD 층(74, 90)의 물질을 에칭함). 따라서, CESL(72)은 소스/드레인 콘택트 개구부(92)의 에칭을 정지시킨다. 예를 들어, ILD 층(74, 90)이 실리콘 산화물로 형성되는 경우, 에칭은 반응성 이온 에칭(RIE)과 같은 건식(예를 들어, 플라즈마) 에칭일 수 있으며, 헥사플루오로-1,3-부타디엔(C4F6), 옥타플루오로사이클로펜텐(C5F8), 옥타플루오로사이클로부탄(C4F8) 등과 같은 하나 이상의 반응 가스(들)를 사용하여 수행될 수 있다. 플라즈마는 에칭 동안 H2, O2, CO2 등으로 생성될 수 있다. 도 9b의 단면에 도시된 바와 같이, 소스/드레인 콘택트 개구부(92)는 제 1 CESL 부분(72A), 예를 들어, 에피택셜 소스/드레인 영역(70) 위의 부분을 노출하지만, 제 2 CESL 부분(72B), 예를 들어, 에피택셜 소스/드레인 영역(70) 아래 및 STI 영역(56) 상의 부분을 노출하지 않는다. 특히, 제 1 ILD 층(74)의 일부 부분이 제 2 CESL 부분(72B) 위에 남아있다. 제 2 CESL 부분(72B) 위에 남아있는 제 1 ILD 층(74)의 부분은 약 0 nm 내지 약 50 nm 범위에 있을 수 있는 두께(T2)를 갖는다. 소스/드레인 콘택트 개구부(92)의 하부에 제 1 ILD 층(74)의 일부를 남겨 두는 것은 CESL(72)에 언더컷을 형성하기 위한 후속 공정 동안 STI 영역(56)을 보호하는 것을 도울 수 있다.
도 10a 및 도 10b에서, CESL(72)은 개방되어 에피택셜 소스/드레인 영역(70)을 노출시킨다. CESL(72)은 에칭 공정으로 CESL(72)을 통해 소스/드레인 콘택트 개구부(92)를 연장함으로써 개방된다. 도 10a의 단면에 도시된 바와 같이, 에칭 후, CESL(72) 내의 소스/드레인 콘택트 개구부(92)는 약 8 nm 내지 약 200 nm 범위에 있을 수 있는 폭(W1)을 갖는다. 도 10b의 단면에 도시된 바와 같이, 제 2 CESL 부분(72B)은 에칭에 의해 제거되지 않지만, 제 1 CESL 부분(72A)(도 9b 참조)은 제거된다. 따라서, 에칭 후, 에피택셜 소스/드레인 영역(70)의 상부 표면은 노출되지만, 에피택셜 소스/드레인 영역(70)의 하부 표면은 노출되지 않는다.
CESL(72)을 개방하기 위한 에칭 공정은 도 9a 및 도 9b와 관련하여 논의된 ILD 층(74, 90)을 통해 소스/드레인 콘택트 개구부(92)를 형성하기 위한 에칭 공정과는 상이하다(예를 들어, 상이한 에칭 파라미터, 상이한 에천트 및/또는 상이한 유형의 에칭으로 수행됨). 에칭은 CESL(72)의 물질에 선택적인 습식 또는 건식 에칭일 수 있다(예를 들어, ILD 층(74, 90)의 물질보다 빠른 속도로 CESL(72)의 물질을 에칭함). 위에서 언급한 바와 같이, CESL(72)은 큰 두께(T1)로 형성된다(도 5a 참조). 이와 같이, 일부 실시예들에서, 에칭은 이방성 에칭일 수 있다. 예를 들어, CESL(72)이 실리콘 질화물로 형성되는 경우, 에칭은 반응성 이온 에칭(RIE)과 같은 건식(예를 들어, 플라즈마) 에칭일 수 있으며, 플루오로메탄(CH3F) 등과 같은 하나 이상의 반응 가스(들)를 사용하여 수행될 수 있다. 플라즈마는 에칭 동안 H2, O2, CO2 등으로 생성될 수 있다.
도 11a 및 도 11b에서, 소스/드레인 콘택트 개구부(92)의 하부 부분은 측 방향으로 확장되어(예를 들어, 넓어짐), 에피택셜 소스/드레인 영역(70)과 제 1 ILD 층(74) 사이에 언더컷(94)(예를 들어, 공극)을 형성한다. 따라서, 소스/드레인 콘택트 개구부(92)에 의해 노출된 에피택셜 소스/드레인 영역(70)의 표면적은 증가된다. 후속적으로 형성된 소스/드레인 콘택트가 적어도 부분적으로 언더컷(94)으로 연장되어 형성될 것이며, 이에 의해 에피택셜 소스/드레인 영역(70)의 콘택트 표면적을 증가시킬 것이다. 도 11a의 단면에 도시된 바와 같이, 언더컷(94)은 게이트 스페이서(66)의 측벽의 일부를 노출시킬 수 있다. 도 11b의 단면에 도시된 바와 같이, 제 2 CESL 부분(72B)은 에피택셜 소스/드레인 영역(70) 아래에 적어도 부분적으로 언더컷(94)을 형성하도록 에칭된다. 따라서, 에칭 후, 에피택셜 소스/드레인 영역(70)의 하부 표면의 일부가 노출된다.
소스/드레인 콘택트 개구부(92)의 하부 부분을 측 방향으로 확장하기 (예를 들어, 넓히기) 위한 에칭 공정은 도 10a 및 도 10b와 관련하여 논의된 CESL(72)을 개방하기 위한 에칭 공정과는 상이하다(예를 들어, 상이한 에칭 파라미터, 상이한 에천트 및/또는 상이한 유형의 에칭으로 수행됨). 에칭은 CESL(72)의 물질에 선택적인 습식 또는 건식 에칭일 수 있다(예를 들어, ILD 층(74, 90)의 물질보다 빠른 속도로 CESL(72)의 물질을 에칭함). 일부 실시예들에서, 에칭은 등방성 에칭이다(또는 적어도 CESL(72)을 개방하기 위한 에칭 공정보다 더 큰 등방성으로 CESL(72)을 에칭한다). 예를 들어, CESL(72)이 실리콘 질화물로 형성되는 경우, 에칭은 화학적 습식 에칭과 같은 습식 에칭일 수 있으며, 인산(H3PO4), 예를 들어, 인산 용액(예를 들어, H3PO4:H2O)과 같은 하나 이상의 에칭 화학 물질을 사용하여 수행될 수 있다. 에칭은 약 10 초 내지 약 30 초 범위의 지속 시간과 같은 긴 지속 시간 동안 그리고 약 100 ℃ 내지 약 180 ℃ 범위의 온도와 같은 고온에서 수행될 수 있으며, 이는 언더컷(94)이 약 5 nm 내지 약 10 nm 범위의 거리만큼 제 1 ILD 층(74) 아래로 연장되도록 한다. 언더컷(94)을 큰 치수로 형성하는 것은 소스/드레인 콘택트의 후속 형성을 위한 충분한 공간을 제공하는 것을 돕는다.
언더컷(94)이 형성된 후, 에피택셜 소스/드레인 영역(70)의 에칭된 부분은 감소된 높이를 가질 수 있다. 에피택셜 소스/드레인 영역(70)의 높이는 CESL(72)(도 10a 및 10b 참조)을 개방 및/또는 언더컷(94)(도 11a 및 11b 참조)을 형성하는 데 사용되는 하나 이상의 에칭 공정에 의해 감소될 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(70)의 높이는 에피택셜 소스/드레인 영역(70)의 원래 높이의 약 1 % 내지 약 6 % 일 수 있는 거리(D1)만큼 감소될 수 있다. 일부 실시예들에서, 거리(D1)는 약 0.5 nm 내지 약 3 nm 일 수 있다. 따라서, 언더컷(94)의 치수(예를 들어, 높이)는 증가될 수 있으며, 이는 언더컷(94)에 소스/드레인 콘택트의 후속 형성을 위한 충분한 공간을 제공하는 것을 도울 수 있다.
도 12a 및 도 12b에서, 실리사이드(96)가 소스/드레인 콘택트 개구부(92) 및 언더컷(94)에, 예컨대, 소스/드레인 콘택트 개구부(92) 및 언더컷(94)에 의해 노출된 에피택셜 소스/드레인 영역(70)의 부분 상에 형성된다. 실리사이드(96)는 소스/드레인 콘택트 개구부(92)에 금속을 성막하고 어닐링을 수행함으로써 형성될 수 있다. 금속은, 예를 들어, 티타늄, 코발트, 니켈 등일 수 있고, 예를 들어, ALD, CVD, PVD 등에 의해 성막될 수 있다. 실리사이드(96)는 에피택셜 소스/드레인 영역(70)에 물리적으로 그리고 전기적으로 결합된다. 도 12a의 단면에 도시된 바와 같이, 실리사이드(96)는 언더컷(94)에 의해 노출된 게이트 스페이서(66)의 측벽 부분과 접촉한다. 도 12b의 단면에 도시된 바와 같이, 실리사이드(96)는 또한 언더컷(94)에 의해 노출된 제 2 CESL 부분(72B) 및 에피택셜 소스/드레인 영역(70)의 하부 표면과 접촉한다. 따라서, 실리사이드(96)의 적어도 일부는 에피택셜 소스/드레인 영역(70)과 제 1 ILD 층(74) 사이에 배치된다.
언더컷(94)에 실리사이드(96)를 형성하는 것은 실리사이드(96)에 의해 접촉되는 에피택셜 소스/드레인 영역(70)의 표면적을 증가시키는 것을 돕는다. 또한, 위에서 언급한 바와 같이, 에피택셜 소스/드레인 영역(70)의 높이는 CESL(72)(도 10a 및 10b 참조)을 개방 및/또는 언더컷(94)(도 11a 및 11b 참조)을 형성하는 데 사용되는 하나 이상의 에칭 공정에 의해 감소될 수 있다. 따라서, 실리사이드(96)는 큰 두께(T3), 예컨대, 약 2 nm 내지 약 5 nm(예를 들어, 약 1 nm) 범위의 두께(T3)를 가질 수 있다. 실리사이드(96)의 표면적 및 두께를 증가시키는 것은 에피택셜 소스/드레인 영역(70)에 대한 콘택트 저항을 감소시키는 것을 도울 수 있다.
도 13a 및 도 13b에서, 소스/드레인 콘택트(102)가 소스/드레인 콘택트 개구부(92) 및 언더컷(94)(도 12a 참조)에 형성된다. 확산 장벽 층, 접착 층 등과 같은 라이너 및 전도성 물질이 실리사이드(96) 상의 소스/드레인 콘택트 개구부(92) 및 언더컷(94)에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제 2 ILD 층(90)의 표면으로부터 초과 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 전도성 물질은 소스/드레인 콘택트 개구부(92) 및 언더컷(94)에 소스/드레인 콘택트(102)를 형성한다. 소스/드레인 콘택트(102)는 실리사이드(96)에 물리적으로 그리고 전기적으로 결합되고, 따라서 에피택셜 소스/드레인 영역(70)에 연결된다. 형성 후, 소스/드레인 콘택트(102)는 ILD 층(74, 90)을 통해 연장된다. 도 13a의 단면에 도시된 바와 같이, 소스/드레인 콘택트(102)는 게이트 스페이서(66)의 측벽 부분, 예를 들어, 언더컷(94)(도 12a 참조)에 의해 노출된 부분과 접촉한다. 마찬가지로, 소스/드레인 콘택트(102)는 게이트 스페이서(66)의 측벽을 따라 연장되는 CESL(72)의 나머지 부분과 접촉한다. 또한, 제 1 ILD 층(74)은 소스/드레인 콘택트(102)의 하부 부분의 상부 표면과 접촉하고, 제 1 ILD 층(74)은 또한 소스/드레인 콘택트(102)의 상부 부분을 둘러싼다.
언더컷(94)에 실리사이드(96) 및 소스/드레인 콘택트(102)를 형성하는 것은 에피택셜 소스/드레인 영역(70)의 콘택트 표면적을 증가시키는 것을 돕는다. 콘택트 표면적을 증가시키는 것은 특히 결과적인 FinFET가 소형 기술 노드에서 형성될 때, 에피택셜 소스/드레인 영역(70)에 대한 콘택트 저항을 감소시키는 것을 도울 수 있다. 또한, 위에서 언급한 바와 같이, 에피택셜 소스/드레인 영역(70)의 높이는 CESL(72)(도 10a 및 10b 참조)을 개방 및/또는 언더컷(94)(도 11a 및 11b 참조)을 형성하는 데 사용되는 하나 이상의 에칭 공정에 의해 감소될 수 있다. 따라서, 에피택셜 소스/드레인 영역(70)의 표면을 따라 연장되는 소스/드레인 콘택트(102)의 부분(예를 들어, 언더컷(94) 내의 부분)은 큰 두께(T4), 예컨대, 약 1 nm 내지 약 5 nm 범위의 두께(T4)를 가질 수 있다. 소스/드레인 콘택트(102)의 두께를 증가시키는 것은 에피택셜 소스/드레인 영역(70)에 대한 콘택트 저항을 감소시키는 것을 도울 수 있다. 마지막으로, 게이트 전극(84)과 소스/드레인 콘택트(102) 사이의 기생 커패시턴스는 감소될 수 있다. 따라서, FinFET의 성능은 향상될 수 있다.
도 14a 및 도 14b에서, 제 2 ILD 층(90)을 통해 게이트 콘택트(104)가 형성된다. 제 2 ILD 층(90)을 통해 게이트 콘택트(104)를 위한 개구부가 형성된다. 개구부는 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 장벽 층, 접착 층 등과 같은 라이너 및 전도성 물질이 개구부에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제 2 ILD 층(90)의 표면으로부터 초과 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 전도성 물질은 개구부에 게이트 콘택트(104)를 형성한다. 게이트 콘택트(104)는 게이트 전극(84)에 물리적으로 그리고 전기적으로 결합되고, 따라서 이에 연결된다. 게이트 콘택트(104)는 게이트 전극(84) 위의 게이트 마스크(존재하는 경우)를 관통할 수 있다.
위에서 논의된 일부 단계의 순서는 다른 실시예들에서 변경될 수 있다. 예를 들어, 소스/드레인 콘택트(102) 및 게이트 콘택트(104)는 상이한 공정으로 형성될 수 있거나, 동일한 공정으로 형성될 수 있다. 일부 실시예들에서, 게이트 콘택트(104)는 소스/드레인 콘택트(102)와 동시에 형성되며, 예를 들어, 게이트 콘택트(104)를 위한 개구부는 소스/드레인 콘택트(102)를 위한 개구부와 동시에 형성된다. 게이트 전극(84)은 CESL(72)(도 10a 및 도 10b 참조)을 개방 및/또는 언더컷(94)(도 11a 및 도 11b 참조)을 형성하는 데 사용되는 에칭 공정에 의해 실질적으로 에칭되지 않을 수 있다. 또한, 소스/드레인 콘택트(102) 및 게이트 콘택트(104)는 동일한 단면에 도시되어 있지만, 소스/드레인 콘택트(102) 및 게이트 콘택트(104) 각각은 상이한 단면에 형성될 수 있으며, 이는 콘택트들의 단락을 방지할 수 있다.
도 15a 및 도 15b는 일부 다른 실시예들에 따라, FinFET의 단면도이다. 이 실시예는 소스/드레인 콘택트(102)가 별도의 하부 소스/드레인 콘택트(102A) 및 상부 소스/드레인 콘택트(102B)를 포함하는 것을 제외하고는, 도 14a 및 도 14b와 관련하여 설명된 실시예와 유사하다. 하부 소스/드레인 콘택트(102A)는 제 1 ILD 층(74)을 통해 연장되고, 상부 소스/드레인 콘택트(102B)는 제 2 ILD 층(90)을 통해 연장된다. 따라서, 하부 소스/드레인 콘택트(102A)는 상부 소스/드레인 콘택트(102B)와 실리사이드(96) 사이에 배치된다.
하부 소스/드레인 콘택트(102A)를 형성하기 위한 예로서, 제 2 ILD 층(90)을 형성하기 전에, 하부 소스/드레인 콘택트(102A)를 위한 개구부 및 언더컷이 제 1 ILD 층(74) 및 CESL(72)에 형성될 수 있다. 개구부는 도 9a 내지 도 11b와 관련하여 논의된 것과 유사한 공정을 사용하여 형성될 수 있다. 실리사이드(96) 및 하부 소스/드레인 콘택트(102A)는 도 12a 내지 도 13b와 관련하여 논의된 것과 유사한 공정을 사용하여 개구부 및 언더컷에 형성된다. 형성 후, 게이트 스페이서(66), CESL(72), 제 1 ILD 층(74), 게이트 전극(84) 및 하부 소스/드레인 콘택트(102A)의 상부 표면은 동일 평면 상에 있다.
상부 소스/드레인 콘택트(102B)를 형성하기 위한 예로서, 제 2 ILD 층(90)을 형성한 후, 상부 소스/드레인 콘택트(102B)를 위한 개구부가 제 2 ILD 층(90)을 통해 형성된다. 개구부는 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 장벽 층, 접착 층 등과 같은 라이너 및 전도성 물질이 개구부에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제 2 ILD 층(90)의 표면으로부터 초과 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 전도성 물질은 개구부에 상부 소스/드레인 콘택트(102B)를 형성한다. 상부 소스/드레인 콘택트(102B)는 하부 소스/드레인 콘택트(102A)에 연결되고, 하부 소스/드레인 콘택트(102A)는 에피택셜 소스/드레인 영역(70)에 연결된다. 상부 소스/드레인 콘택트(102B) 및 게이트 콘택트(104)는 상이한 공정으로 형성될 수 있거나, 동일한 공정으로 형성될 수 있다. 형성 후, 제 2 ILD 층(90), 상부 소스/드레인 콘택트(102B) 및 게이트 콘택트(104)의 상부 표면은 동일 평면 상에 있다.
일부 실시예들은 도 14a 내지 도 15b에 도시된 실시예들의 피처를 결합할 수 있다는 것을 이해해야 한다. 예를 들어, 다이의 제 1 영역(예를 들어, 입력/출력 영역)의 소스/드레인 콘택트는 다수의 ILD 층을 통해 연장되는 연속 전도성 피처일 수 있는 반면(도 14a 및 도 14b에 도시됨), 다이의 제 2 영역(예를 들어, 코어 로직 영역)의 소스/드레인 콘택트는 개개의 ILD 층에 별도의 상부 및 하부 전도성 피처를 가질 수 있다(도 15a 및 도 15b에 도시됨).
도 16a 및 도 16b는 일부 다른 실시예들에 따라, FinFET의 단면도이다. 이 실시예는 소스/드레인 콘택트(102)의 형성 후에 언더컷(94)의 일부 부분이 남아있다는 것을 제외하고는, 도 14a 및 도 14b와 관련하여 설명된 실시예와 유사하다. 실리사이드(96) 및/또는 소스/드레인 콘택트(102)의 물질이 낮은 스텝 커버리지를 갖는 증착 공정에 의해 형성될 때 언더컷(94)의 일부가 남아있을 수 있다. 예를 들어, CVD가 실리사이드(96)를 위한 금속을 성막하는 데 사용될 때, 언더컷(94)의 일부 부분이 충전되지 않을 수 있다. 도 16a의 단면에 도시된 바와 같이, 언더컷(94)의 일부 부분이 게이트 스페이서(66)와 각각의 실리사이드(96) 및 소스/드레인 콘택트(102) 사이에 남아 노출될 수 있다. 도 16b의 단면에 도시된 바와 같이, 언더컷(94)의 다른 부분이 에피택셜 소스/드레인 영역(70)과 제 1 ILD 층(74) 사이에 남아 노출될 수 있다. 각각의 단면의 언더컷(94)은 연속적이거나 불연속적일 수 있다. 나머지 언더컷(94)은 에어 갭 또는 공극으로 지칭될 수 있다. 공극은 공기, 진공 등으로 충전되어 낮은 k 값을 가지므로, 소스/드레인 콘택트(102)와 게이트 전극(84) 사이의 커패시턴스를 감소시킨다.
일부 실시예들은 도 14a, 도 14b, 도 16a 및 도 16b에 도시된 실시예들의 피처를 결합할 수 있다는 것을 이해해야 한다. 예를 들어, 언더컷(94)의 일부 부분이 에피택셜 소스/드레인 영역(70) 위에 남아있을 수 있는 반면(도 16a 참조), 어떠한 언더컷도 에피택셜 소스/드레인 영역(70) 및 제 1 ILD 층(74) 아래에 남아있지 않는다(도 14b 참조). 마찬가지로, 언더컷(94)의 일부 부분이 에피택셜 소스/드레인 영역(70) 아래에 남아있을 수 있는 반면(도 16b 참조), 어떠한 언더컷도 에피택셜 소스/드레인 영역(70) 및 제 1 ILD 층(74) 위에 남아있지 않는다(도 14a 참조).
도 17a 및 도 17b는 일부 다른 실시예들에 따라, FinFET의 단면도이다. 이 실시예는 소스/드레인 콘택트(102)가 별도의 하부 소스/드레인 콘택트(102A) 및 상부 소스/드레인 콘택트(102B)를 포함하는 것을 제외하고는, 도 16a 및 도 16b와 관련하여 설명된 실시예와 유사하다.
도 18a 및 도 18b는 일부 다른 실시예들에 따라, FinFET의 단면도이다. 이 실시예는 실리사이드(96)가 에피택셜 소스/드레인 영역(70)의 더 적은 표면적과 접촉하는 것을 제외하고는, 도 14a 및 도 14b와 관련하여 설명된 실시예와 유사하다. 다시 도 11a 및 도 11b를 참조하면, 실리사이드(96)는 언더컷(94)의 치수를 감소시킴으로써 에피택셜 소스/드레인 영역(70)의 더 적은 표면적과 접촉하도록 형성될 수 있다. 구체적으로, 언더컷(94)은 더 짧은 거리만큼 제 1 ILD 층(74) 아래로 연장되도록 형성될 수 있어서, 언더컷(94)은 게이트 스페이서(66)의 측벽 부분을 노출시키지 않고 CESL(72)의 일부가 제 1 ILD 층(74)과 에피택셜 소스/드레인 영역(70) 사이에 남아있다. 따라서, 에피택셜 소스/드레인 영역(70) 위의 CESL(72)의 측벽은 언더컷(94)에 의해 노출된다. 언더컷(94)의 폭은 언더컷(94)을 형성하는 데 사용되는 에칭 파라미터를 변경함으로써 감소될 수 있다. 예를 들어, 에칭은 약 2 초 내지 약 10 초 범위의 지속 시간과 같은 짧은 지속 시간 동안 그리고 약 25 ℃ 내지 약 100 ℃ 범위의 온도와 같은 저온에서 수행될 수 있으며, 이는 언더컷(94)이 약 1 nm 내지 약 5 nm 범위의 거리만큼 제 1 ILD 층(74) 아래로 연장되도록 한다. 더 작은 치수의 언더컷(94)을 형성하는 것은 FinFET의 제조 비용을 감소시키는 것을 돕는다.
도 19a 및 도 19b는 일부 다른 실시예들에 따라, FinFET의 단면도이다. 이 실시예는 소스/드레인 콘택트(102)가 별도의 하부 소스/드레인 콘택트(102A) 및 상부 소스/드레인 콘택트(102B)를 포함하는 것을 제외하고는, 도 18a 및 도 18b와 관련하여 설명된 실시예와 유사하다.
도 20a 및 도 20b는 일부 다른 실시예들에 따라, FinFET의 단면도이다. 이 실시예는 소스/드레인 콘택트(102)의 형성 후에 언더컷(94)의 일부 부분이 남아있다는 것을 제외하고는, 도 19a 및 도 19b와 관련하여 설명된 실시예와 유사하다. 실리사이드(96) 및/또는 소스/드레인 콘택트(102)의 물질이 낮은 스텝 커버리지를 갖는 증착 공정에 의해 형성될 때 언더컷(94)의 일부가 남아있을 수 있다. 예를 들어, CVD가 실리사이드(96)를 위한 금속을 성막하는 데 사용될 때, 언더컷(94)의 일부 부분이 충전되지 않을 수 있다. 도 20a의 단면에 도시된 바와 같이, 언더컷(94)은 CESL(72)과 각각의 실리사이드(96) 및 소스/드레인 콘택트(102) 사이에 남아있을 수 있다. 도 20b의 단면에 도시된 바와 같이, 언더컷(94)은 에피택셜 소스/드레인 영역(70)과 제 1 ILD 층(74) 사이에 남아있을 수 있다.
일부 실시예들은 도 18a, 도 18b, 도 20a 및 도 20b에 도시된 실시예들의 피처를 결합할 수 있다는 것을 이해해야 한다. 예를 들어, 언더컷(94)의 일부 부분이 에피택셜 소스/드레인 영역(70) 위에 남아있을 수 있는 반면(도 20a 참조), 어떠한 언더컷도 에피택셜 소스/드레인 영역(70) 및 제 1 ILD 층(74) 아래에 남아있지 않는다(도 18b 참조). 마찬가지로, 언더컷(94)의 일부 부분이 에피택셜 소스/드레인 영역(70) 아래에 남아있을 수 있는 반면(도 20b 참조), 어떠한 언더컷도 에피택셜 소스/드레인 영역(70) 및 제 1 ILD 층(74) 위에 남아있지 않는다(도 18a 참조).
도 21a 및 도 21b는 일부 다른 실시예들에 따라, FinFET의 단면도이다. 이 실시예는 소스/드레인 콘택트(102)가 별도의 하부 소스/드레인 콘택트(102A) 및 상부 소스/드레인 콘택트(102B)를 포함하는 것을 제외하고는, 도 20a 및 도 20b와 관련하여 설명된 실시예와 유사하다.
실시예들은 장점을 달성할 수 있다. 언더컷(94)을 형성하는 것은 실리사이드(96) 및 소스/드레인 콘택트(102)가 에피택셜 소스/드레인 영역(70)의 더 많은 표면적과 접촉하도록 한다. 콘택트 표면적을 증가시키는 것은 특히 결과적인 FinFET가 소형 기술 노드에서 형성될 때, 에피택셜 소스/드레인 영역(70)에 대한 콘택트 저항을 감소시키는 것을 도울 수 있다. 또한, 언더컷(94)을 형성하는 것은 언더컷(94) 내의 실리사이드(96) 및 소스/드레인 콘택트(102) 부분의 두께가 증가되도록 한다. 실리사이드(96) 및 소스/드레인 콘택트(102)의 두께를 증가시키는 것은 에피택셜 소스/드레인 영역(70)에 대한 콘택트 저항을 감소시키는 것을 도울 수 있다. 마지막으로, 에피택셜 소스/드레인 영역(70) 주변의 유전체 물질의 양을 감소시킴으로써, 게이트 전극(84)과 소스/드레인 콘택트(102) 사이의 기생 커패시턴스는 감소될 수 있다. 따라서, FinFET의 성능은 향상될 수 있다.
일 실시예에서, 구조물은: 기판의 채널 영역 위의 게이트 스택; 채널 영역에 인접한 소스/드레인 영역; 소스/드레인 영역 위의 제 1 층간 유전체(ILD) 층; 제 1 ILD 층과 소스/드레인 영역 사이의 실리사이드 - 실리사이드는 소스/드레인 영역의 상부 표면 및 소스/드레인 영역의 하부 표면과 접촉함 - ; 및 제 1 부분 및 제 2 부분을 갖는 제 1 소스/드레인 콘택트 - 제 1 소스/드레인 콘택트의 제 1 부분은 실리사이드와 제 1 ILD 층 사이에 배치되고, 제 1 소스/드레인 콘택트의 제 2 부분은 제 1 ILD 층을 통해 연장되고 실리사이드와 접촉함 - 을 포함한다.
일부 실시예들에서, 상기 구조물은 게이트 스택으로부터 소스/드레인 영역을 분리하는 게이트 스페이서 - 게이트 스페이서의 측벽은 실리사이드 및 제 1 소스/드레인 콘택트와 접촉함 - ; 및 게이트 스페이서의 측벽을 따라 연장되는 콘택트 에칭 정지 층(CESL) - CESL은 제 1 소스/드레인 콘택트와 접촉함 - 을 더 포함한다. 일부 실시예들에서, 상기 구조물은 게이트 스택으로부터 소스/드레인 영역을 분리하는 게이트 스페이서; 게이트 스페이서의 측벽을 따라 연장되는 콘택트 에칭 정지 층(CESL); 및 CESL과 소스/드레인 영역 사이의 공극 - 공극은 게이트 스페이서, 실리사이드, 및 제 1 소스/드레인 콘택트의 표면을 노출시킴 - 을 더 포함한다. 일부 실시예들에서, 상기 구조물은 게이트 스택으로부터 소스/드레인 영역을 분리하는 게이트 스페이서; 및 게이트 스페이서의 측벽 및 소스/드레인 영역의 상부 표면을 따라 연장되는 콘택트 에칭 정지 층(CESL) - CESL은 실리사이드 및 제 1 소스/드레인 콘택트를 접촉함 - 을 더 포함한다. 일부 실시예들에서, 상기 구조물은 게이트 스택으로부터 소스/드레인 영역을 분리하는 게이트 스페이서; 게이트 스페이서의 측벽 및 소스/드레인 영역의 상부 표면을 따라 연장되는 콘택트 에칭 정지 층(CESL); 및 제 1 ILD 층과 소스/드레인 영역 사이의 공극 - 공극은 CESL, 실리사이드, 및 제 1 소스/드레인 콘택트의 표면을 노출시킴 - 을 더 포함한다. 일부 실시예들에서, 상기 구조물은 제 1 ILD 층 상의 제 2 ILD 층; 제 2 ILD 층을 통해 연장되는 제 2 소스/드레인 콘택트 - 제 2 소스/드레인 콘택트는 제 1 소스/드레인 콘택트와 접촉함 - ; 및 제 2 ILD 층을 통해 연장되는 게이트 콘택트 - 게이트 콘택트는 게이트 스택과 접촉함 - 을 더 포함하며, 여기서 제 1 ILD 층, 제 1 소스/드레인 콘택트 및 게이트 스택의 상부 표면은 동일 평면 상에 있고, 여기서 제 2 ILD 층, 제 2 소스/드레인 콘택트 및 게이트 콘택트의 상부 표면은 동일 평면 상에 있다. 일부 실시예들에서, 상기 구조물은 제 1 ILD 층 상의 제 2 ILD 층 - 제 1 소스/드레인 콘택트는 제 2 ILD 층을 통해 연장됨 - ; 및 제 2 ILD 층을 통해 연장되는 게이트 콘택트 - 게이트 콘택트는 게이트 스택과 접촉함 - 을 더 포함하며, 여기서 제 2 ILD 층, 제 1 소스/드레인 콘택트 및 게이트 콘택트의 상부 표면은 동일 평면 상에 있다.
일 실시예에서, 구조물은: 기판 상의 게이트 스택; 게이트 스택에 인접한 게이트 스페이서; 게이트 스페이서에 인접한 소스/드레인 영역; 소스/드레인 영역 상의 실리사이드 - 실리사이드는 게이트 스페이서의 측벽과 접촉함 - ; 실리사이드 상의 소스/드레인 콘택트 - 소스/드레인 콘택트는 게이트 스페이서의 측벽과 접촉함 - ; 및 소스/드레인 콘택트의 하부 부분 상의 층간 유전체(ILD) 층 - ILD 층은 소스/드레인 콘택트의 상부 부분을 둘러쌈 - 을 포함한다.
일부 실시예들에서, 구조물은 소스/드레인 콘택트의 상부 표면, 게이트 스페이서의 측벽 및 ILD 층의 측벽과 접촉하는 콘택트 에칭 정지 층(CESL)을 더 포함한다. 구조물의 일부 실시예들에서, 실리사이드는 제 1 부분 및 제 2 부분을 가지며, 제 1 부분은 소스/드레인 콘택트와 소스/드레인 영역의 상부 표면 사이에 배치되고, 제 2 부분은 ILD 층과 소스/드레인 영역의 하부 표면 사이에 배치된다. 일부 실시예들에서, 구조물은 소스/드레인 영역의 하부 표면, ILD 층의 표면 및 실리사이드의 표면을 노출시키는 공극을 더 포함한다.
일 실시예에서, 방법은: 소스/드레인 영역 위에 콘택트 에칭 정지 층(CESL)을 성막하는 단계; CESL 위에 층간 유전체(ILD) 층을 성막하는 단계; ILD 층에 개구부를 에칭하는 단계; 제 1 에칭 공정으로 CESL을 통해 개구부를 연장하는 단계 - 제 1 에칭 공정은 이방성임 - ; ILD 층과 소스/드레인 영역 사이에 언더컷을 형성하기 위해 제 2 에칭 공정으로 개구부의 하부 부분을 넓히는 단계 - 제 2 에칭 공정은 등방성임 - ; 개구부 및 언더컷에 실리사이드를 형성하는 단계 - 실리사이드는 소스/드레인 영역과 접촉함 - ; 및 개구부 및 언더컷에 소스/드레인 콘택트를 형성하는 단계 - 소스/드레인 콘택트는 실리사이드와 접촉함 - 를 포함한다.
일부 실시예들에서, 상기 방법은 소스/드레인 영역에 인접한 게이트 스페이서를 형성하는 단계를 더 포함하고, 여기서 개구부의 하부 부분을 넓히는 단계 후, 언더컷은 게이트 스페이서의 측벽을 노출시킨다. 방법의 일부 실시예들에서, 소스/드레인 콘택트 및 실리사이드를 형성한 후, 게이트 스페이서의 측벽은 각각의 소스/드레인 콘택트 및 실리사이드와 접촉한다. 방법의 일부 실시예들에서, 소스/드레인 콘택트 및 실리사이드를 형성한 후, 언더컷의 일부는 게이트 스페이서의 측벽과 각각의 소스/드레인 콘택트 및 실리사이드 사이에 남아있다. 방법의 일부 실시예들에서, CESL은 실리콘 질화물로 형성되고, ILD 층은 실리콘 산화물로 형성되고, 제 1 에칭 공정은 플루오로메탄을 사용하여 수행되는 건식 에칭이고, 제 2 에칭 공정은 인산을 사용하여 수행되는 습식 에칭이고, 제 2 에칭 공정은 10 초 내지 30 초 범위의 지속 기간 동안 그리고 100 ℃ 내지 180 ℃ 범위의 온도에서 수행된다. 방법의 일부 실시예들에서, 개구부의 하부 부분을 넓히는 단계 후, 언더컷은 CESL의 측벽을 노출시킨다. 방법의 일부 실시예들에서, 소스/드레인 콘택트 및 실리사이드를 형성한 후, CESL의 측벽은 각각의 소스/드레인 콘택트 및 실리사이드와 접촉한다. 방법의 일부 실시예들에서, 소스/드레인 콘택트 및 실리사이드를 형성한 후, 언더컷의 일부는 CESL의 측벽과 각각의 소스/드레인 콘택트 및 실리사이드 사이에 남아있다. 방법의 일부 실시예들에서, CESL은 실리콘 질화물로 형성되고, ILD 층은 실리콘 산화물로 형성되고, 제 1 에칭 공정은 플루오로메탄을 사용하여 수행되는 건식 에칭이고, 제 2 에칭 공정은 인산을 사용하여 수행되는 습식 에칭이고, 제 2 에칭 공정은 2 초 내지 10 초 범위의 지속 기간 동안 그리고 25 ℃ 내지 100 ℃ 범위의 온도에서 수행된다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 구조물에 있어서,
기판의 채널 영역 위의 게이트 스택;
상기 채널 영역에 인접한 소스/드레인 영역;
상기 소스/드레인 영역 위의 제 1 층간 유전체(inter-layer dielectric; ILD) 층;
상기 제 1 ILD 층과 상기 소스/드레인 영역 사이의 실리사이드 - 상기 실리사이드는 상기 소스/드레인 영역의 상부 표면 및 상기 소스/드레인 영역의 하부 표면과 접촉함 - ; 및
제 1 부분 및 제 2 부분을 갖는 제 1 소스/드레인 콘택트 - 상기 제 1 소스/드레인 콘택트의 제 1 부분은 상기 실리사이드와 상기 제 1 ILD 층 사이에 배치되고, 상기 제 1 소스/드레인 콘택트의 제 2 부분은 상기 제 1 ILD 층을 통해 연장되고 상기 실리사이드와 접촉함 -
을 포함하는 구조물.
실시예 2. 실시예 1에 있어서,
상기 게이트 스택으로부터 상기 소스/드레인 영역을 분리하는 게이트 스페이서 - 상기 게이트 스페이서의 측벽은 상기 실리사이드 및 상기 제 1 소스/드레인 콘택트와 접촉함 - ; 및
상기 게이트 스페이서의 측벽을 따라 연장되는 콘택트 에칭 정지 층(contact etch stop layer; CESL) - 상기 CESL은 상기 제 1 소스/드레인 콘택트와 접촉함 -
을 더 포함하는 구조물.
실시예 3. 실시예 1에 있어서,
상기 게이트 스택으로부터 상기 소스/드레인 영역을 분리하는 게이트 스페이서;
상기 게이트 스페이서의 측벽을 따라 연장되는 콘택트 에칭 정지 층(CESL); 및
상기 CESL과 상기 소스/드레인 영역 사이의 공극(void) - 상기 공극은 상기 게이트 스페이서, 상기 실리사이드 및 상기 제 1 소스/드레인 콘택트의 표면을 노출시킴 -
을 더 포함하는 구조물.
실시예 4. 실시예 1에 있어서,
상기 게이트 스택으로부터 상기 소스/드레인 영역을 분리하는 게이트 스페이서; 및
상기 게이트 스페이서의 측벽 및 상기 소스/드레인 영역의 상부 표면을 따라 연장되는 콘택트 에칭 정지 층(CESL) - 상기 CESL은 상기 실리사이드 및 상기 제 1 소스/드레인 콘택트와 접촉함 -
을 더 포함하는 구조물.
실시예 5. 실시예 1에 있어서,
상기 게이트 스택으로부터 상기 소스/드레인 영역을 분리하는 게이트 스페이서;
상기 게이트 스페이서의 측벽 및 상기 소스/드레인 영역의 상부 표면을 따라 연장되는 콘택트 에칭 정지 층(CESL); 및
상기 제 1 ILD 층과 상기 소스/드레인 영역 사이의 공극 - 상기 공극은 상기 CESL, 상기 실리사이드 및 상기 제 1 소스/드레인 콘택트의 표면을 노출시킴 -
을 더 포함하는 구조물.
실시예 6. 실시예 1에 있어서,
상기 제 1 ILD 층 상의 제 2 ILD 층;
상기 제 2 ILD 층을 통해 연장되는 제 2 소스/드레인 콘택트 - 상기 제 2 소스/드레인 콘택트는 상기 제 1 소스/드레인 콘택트와 접촉함 - ; 및
상기 제 2 ILD 층을 통해 연장되는 게이트 콘택트 - 상기 게이트 콘택트는 상기 게이트 스택과 접촉함 -
을 더 포함하며, 상기 제 1 ILD 층, 상기 제 1 소스/드레인 콘택트 및 상기 게이트 스택의 상부 표면은 동일 평면 상에 있고,
상기 제 2 ILD 층, 상기 제 2 소스/드레인 콘택트 및 상기 게이트 콘택트의 상부 표면은 동일 평면 상에 있는 것인, 구조물.
실시예 7. 실시예 1에 있어서,
상기 제 1 ILD 층 상의 제 2 ILD 층 - 상기 제 1 소스/드레인 콘택트는 상기 제 2 ILD 층을 통해 연장됨 - ; 및
상기 제 2 ILD 층을 통해 연장되는 게이트 콘택트 - 상기 게이트 콘택트는 상기 게이트 스택과 접촉함 -
을 더 포함하며, 상기 제 2 ILD 층, 상기 제 1 소스/드레인 콘택트 및 상기 게이트 콘택트의 상부 표면은 동일 평면 상에 있는 것인, 구조물.
실시예 8. 구조물에 있어서,
기판 상의 게이트 스택;
상기 게이트 스택에 인접한 게이트 스페이서;
상기 게이트 스페이서에 인접한 소스/드레인 영역;
상기 소스/드레인 영역 상의 실리사이드 - 상기 실리사이드는 상기 게이트 스페이서의 측벽과 접촉함 - ;
상기 실리사이드 상의 소스/드레인 콘택트 - 상기 소스/드레인 콘택트는 상기 게이트 스페이서의 측벽과 접촉함 - ; 및
상기 소스/드레인 콘택트의 하부 부분 상의 층간 유전체(ILD) 층 - 상기 ILD 층은 상기 소스/드레인 콘택트의 상부 부분을 둘러쌈 -
을 포함하는 구조물.
실시예 9. 실시예 8에 있어서,
상기 소스/드레인 콘택트의 상부 표면, 상기 게이트 스페이서의 측벽 및 상기 ILD 층의 측벽과 접촉하는 콘택트 에칭 정지 층(CESL)
을 더 포함하는 구조물.
실시예 10. 실시예 8에 있어서,
상기 실리사이드는 제 1 부분 및 제 2 부분을 가지며, 상기 제 1 부분은 상기 소스/드레인 콘택트와 상기 소스/드레인 영역의 상부 표면 사이에 배치되고, 상기 제 2 부분은 상기 ILD 층과 상기 소스/드레인 영역의 하부 표면 사이에 배치되는 것인, 구조물.
실시예 11. 실시예 10에 있어서,
상기 소스/드레인 영역의 하부 표면, 상기 ILD 층의 표면 및 상기 실리사이드의 표면을 노출시키는 공극
을 더 포함하는 구조물.
실시예 12. 방법에 있어서,
소스/드레인 영역 위에 콘택트 에칭 정지 층(CESL)을 성막하는 단계;
상기 CESL 위에 층간 유전체(ILD) 층을 성막하는 단계;
상기 ILD 층에 개구부를 에칭하는 단계;
제 1 에칭 공정으로 상기 CESL을 통해 상기 개구부를 연장시키는 단계 - 상기 제 1 에칭 공정은 이방성임 - ;
상기 ILD 층과 상기 소스/드레인 영역 사이에 언더컷을 형성하기 위해 제 2 에칭 공정으로 상기 개구부의 하부 부분을 넓히는 단계 - 상기 제 2 에칭 공정은 등방성임 - ;
상기 개구부 및 상기 언더컷에 실리사이드를 형성하는 단계 - 상기 실리사이드는 상기 소스/드레인 영역과 접촉함 - ; 및
상기 개구부 및 상기 언더컷에 소스/드레인 콘택트를 형성하는 단계 - 상기 소스/드레인 콘택트는 상기 실리사이드와 접촉함 -
를 포함하는 방법.
실시예 13. 실시예 12에 있어서,
상기 소스/드레인 영역에 인접한 게이트 스페이서를 형성하는 단계
를 더 포함하고, 상기 개구부의 하부 부분을 넓힌 후, 상기 언더컷은 상기 게이트 스페이서의 측벽을 노출시키는 것인, 방법.
실시예 14. 실시예 13에 있어서,
상기 소스/드레인 콘택트 및 상기 실리사이드를 형성한 후, 상기 게이트 스페이서의 측벽은 상기 소스/드레인 콘택트와 상기 실리사이드 각각과 접촉하는 것인, 방법.
실시예 15. 실시예 13에 있어서,
상기 소스/드레인 콘택트 및 상기 실리사이드를 형성한 후, 상기 언더컷의 일부는 상기 소스/드레인 콘택트 및 상기 실리사이드 각각과 상기 게이트 스페이서의 측벽 사이에 남아있는 것인, 방법.
실시예 16. 실시예 13에 있어서,
상기 CESL은 실리콘 질화물로 형성되고, 상기 ILD 층은 실리콘 산화물로 형성되고, 상기 제 1 에칭 공정은 플루오로메탄을 사용하여 수행되는 건식 에칭이고, 상기 제 2 에칭 공정은 인산을 사용하여 수행되는 습식 에칭이고, 상기 제 2 에칭 공정은 10 초 내지 30 초 범위의 지속 기간 동안 그리고 100 ℃ 내지 180 ℃ 범위의 온도에서 수행되는 것인, 방법.
실시예 17. 실시예 12에 있어서,
상기 개구부의 하부 부분을 넓힌 후, 상기 언더컷은 상기 CESL의 측벽을 노출시키는 것인, 방법.
실시예 18. 실시예 17에 있어서,
상기 소스/드레인 콘택트 및 상기 실리사이드를 형성한 후, 상기 CESL의 측벽은 상기 소스/드레인 콘택트와 상기 실리사이드 각각과 접촉하는 것인, 방법.
실시예 19. 실시예 17에 있어서,
상기 소스/드레인 콘택트 및 상기 실리사이드를 형성한 후, 상기 언더컷의 일부는 상기 소스/드레인 콘택트 및 상기 실리사이드 각각과 상기 CESL의 측벽 사이에 남아있는 것인, 방법.
실시예 20. 실시예 17에 있어서,
상기 CESL은 실리콘 질화물로 형성되고, 상기 ILD 층은 실리콘 산화물로 형성되고, 상기 제 1 에칭 공정은 플루오로메탄을 사용하여 수행되는 건식 에칭이고, 상기 제 2 에칭 공정은 인산을 사용하여 수행되는 습식 에칭이고, 상기 제 2 에칭 공정은 2 초 내지 10 초 범위의 지속 기간 동안 그리고 25 ℃ 내지 100 ℃ 범위의 온도에서 수행되는 것인, 방법.

Claims (10)

  1. 구조물에 있어서,
    기판의 채널 영역 위의 게이트 스택;
    상기 채널 영역에 인접한 소스/드레인 영역;
    상기 소스/드레인 영역 위의 제 1 층간 유전체(inter-layer dielectric; ILD) 층;
    상기 제 1 ILD 층과 상기 소스/드레인 영역 사이의 실리사이드 - 상기 실리사이드는 상기 소스/드레인 영역의 상부 표면 및 상기 소스/드레인 영역의 하부 표면과 접촉함 - ; 및
    제 1 부분 및 제 2 부분을 갖는 제 1 소스/드레인 콘택트 - 상기 제 1 소스/드레인 콘택트의 제 1 부분은 상기 실리사이드와 상기 제 1 ILD 층 사이에 배치되고, 상기 제 1 소스/드레인 콘택트의 제 2 부분은 상기 제 1 ILD 층을 통해 연장되고 상기 실리사이드와 접촉함 -
    을 포함하는 구조물.
  2. 제 1 항에 있어서,
    상기 게이트 스택으로부터 상기 소스/드레인 영역을 분리하는 게이트 스페이서 - 상기 게이트 스페이서의 측벽은 상기 실리사이드 및 상기 제 1 소스/드레인 콘택트와 접촉함 - ; 및
    상기 게이트 스페이서의 측벽을 따라 연장되는 콘택트 에칭 정지 층(contact etch stop layer; CESL) - 상기 CESL은 상기 제 1 소스/드레인 콘택트와 접촉함 -
    을 더 포함하는 구조물.
  3. 제 1 항에 있어서,
    상기 게이트 스택으로부터 상기 소스/드레인 영역을 분리하는 게이트 스페이서;
    상기 게이트 스페이서의 측벽을 따라 연장되는 콘택트 에칭 정지 층(CESL); 및
    상기 CESL과 상기 소스/드레인 영역 사이의 공극(void) - 상기 공극은 상기 게이트 스페이서, 상기 실리사이드 및 상기 제 1 소스/드레인 콘택트의 표면을 노출시킴 -
    을 더 포함하는 구조물.
  4. 제 1 항에 있어서,
    상기 게이트 스택으로부터 상기 소스/드레인 영역을 분리하는 게이트 스페이서; 및
    상기 게이트 스페이서의 측벽 및 상기 소스/드레인 영역의 상부 표면을 따라 연장되는 콘택트 에칭 정지 층(CESL) - 상기 CESL은 상기 실리사이드 및 상기 제 1 소스/드레인 콘택트와 접촉함 -
    을 더 포함하는 구조물.
  5. 제 1 항에 있어서,
    상기 게이트 스택으로부터 상기 소스/드레인 영역을 분리하는 게이트 스페이서;
    상기 게이트 스페이서의 측벽 및 상기 소스/드레인 영역의 상부 표면을 따라 연장되는 콘택트 에칭 정지 층(CESL); 및
    상기 제 1 ILD 층과 상기 소스/드레인 영역 사이의 공극 - 상기 공극은 상기 CESL, 상기 실리사이드 및 상기 제 1 소스/드레인 콘택트의 표면을 노출시킴 -
    을 더 포함하는 구조물.
  6. 제 1 항에 있어서,
    상기 제 1 ILD 층 상의 제 2 ILD 층;
    상기 제 2 ILD 층을 통해 연장되는 제 2 소스/드레인 콘택트 - 상기 제 2 소스/드레인 콘택트는 상기 제 1 소스/드레인 콘택트와 접촉함 - ; 및
    상기 제 2 ILD 층을 통해 연장되는 게이트 콘택트 - 상기 게이트 콘택트는 상기 게이트 스택과 접촉함 -
    을 더 포함하며, 상기 제 1 ILD 층, 상기 제 1 소스/드레인 콘택트 및 상기 게이트 스택의 상부 표면은 동일 평면 상에 있고,
    상기 제 2 ILD 층, 상기 제 2 소스/드레인 콘택트 및 상기 게이트 콘택트의 상부 표면은 동일 평면 상에 있는 것인, 구조물.
  7. 제 1 항에 있어서,
    상기 제 1 ILD 층 상의 제 2 ILD 층 - 상기 제 1 소스/드레인 콘택트는 상기 제 2 ILD 층을 통해 연장됨 - ; 및
    상기 제 2 ILD 층을 통해 연장되는 게이트 콘택트 - 상기 게이트 콘택트는 상기 게이트 스택과 접촉함 -
    을 더 포함하며, 상기 제 2 ILD 층, 상기 제 1 소스/드레인 콘택트 및 상기 게이트 콘택트의 상부 표면은 동일 평면 상에 있는 것인, 구조물.
  8. 구조물에 있어서,
    기판 상의 게이트 스택;
    상기 게이트 스택에 인접한 게이트 스페이서;
    상기 게이트 스페이서에 인접한 소스/드레인 영역;
    상기 소스/드레인 영역 상의 실리사이드 - 상기 실리사이드는 상기 게이트 스페이서의 측벽과 접촉함 - ;
    상기 실리사이드 상의 소스/드레인 콘택트 - 상기 소스/드레인 콘택트는 상기 게이트 스페이서의 측벽과 접촉함 - ; 및
    상기 소스/드레인 콘택트의 하부 부분 상의 층간 유전체(ILD) 층 - 상기 ILD 층은 상기 소스/드레인 콘택트의 상부 부분을 둘러쌈 -
    을 포함하는 구조물.
  9. 제 8 항에 있어서,
    상기 소스/드레인 콘택트의 상부 표면, 상기 게이트 스페이서의 측벽 및 상기 ILD 층의 측벽과 접촉하는 콘택트 에칭 정지 층(CESL)
    을 더 포함하는 구조물.
  10. 방법에 있어서,
    소스/드레인 영역 위에 콘택트 에칭 정지 층(CESL)을 성막하는 단계;
    상기 CESL 위에 층간 유전체(ILD) 층을 성막하는 단계;
    상기 ILD 층에 개구부를 에칭하는 단계;
    제 1 에칭 공정으로 상기 CESL을 통해 상기 개구부를 연장시키는 단계 - 상기 제 1 에칭 공정은 이방성임 - ;
    상기 ILD 층과 상기 소스/드레인 영역 사이에 언더컷을 형성하기 위해 제 2 에칭 공정으로 상기 개구부의 하부 부분을 넓히는 단계 - 상기 제 2 에칭 공정은 등방성임 - ;
    상기 개구부 및 상기 언더컷에 실리사이드를 형성하는 단계 - 상기 실리사이드는 상기 소스/드레인 영역과 접촉함 - ; 및
    상기 개구부 및 상기 언더컷에 소스/드레인 콘택트를 형성하는 단계 - 상기 소스/드레인 콘택트는 상기 실리사이드와 접촉함 -
    를 포함하는 방법.
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