DE102018127585A1 - Erhöhen des volumens von epitaxiebereichen - Google Patents

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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
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Abstract

Ein Verfahren umfasst das Ausbilden eines Gatestapels auf einer Mehrzahl von Halbleiterfinnen. Die Mehrzahl von Halbleiterfinnen umfasst eine Mehrzahl von inneren Finnen und eine erste äußere Finne und eine zweite äußere Finne auf entgegengesetzten Seiten der Mehrzahl von inneren Finnen. Epitaxiebereiche werden auf der Grundlage der Mehrzahl von Halbleiterfinnen gezüchtet und eine erste Höhe der Epitaxiebereiche, gemessen entlang einer äußeren Seitenwand der ersten äußeren Finne, ist kleiner als eine zweite Höhe der Epitaxiebereiche, gemessen entlang einer inneren Seitenwand der ersten äußeren Finne.

Description

  • BEANSPRUCHUNG DER PRIORITÄT UND QUERVERWEISE
  • Diese Anmeldung beansprucht die Priorität der folgenden vorläufig eingereichten US-Patentanmeldung: Anmeldung mit der Seriennummer 62/712 402, eingereicht am 31. Juli 2018, mit dem Titel „Increase the Volume of Epitaxy Regions“, wobei diese Anmeldung hiermit durch Bezugnahme aufgenommen ist.
  • HINTERGRUND
  • Technologische Fortschritte bei IC-Materialien und -Design haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorherigen Generationen aufweist. Im Zuge der IC-Entwicklung hat sich die Funktionsdichte (z. B. die Anzahl der miteinander verbundenen Vorrichtungen pro Chipfläche) im Allgemeinen erhöht, während sich die Geometriegrößen verringert haben. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile, indem er die Produktionseffizienz erhöht und die damit verbundenen Kosten senkt.
  • Eine solche Verkleinerung hat auch die Komplexität der Verarbeitung und Fertigung von ICs erhöht und, damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen in der IC-Verarbeitung und -Fertigung erforderlich. Zum Beispiel wurden Fin-Feldeffekttransistoren (FinFETs) eingeführt, um planare Transistoren zu ersetzen. Die Strukturen von FinFETs und die Verfahren zur Herstellung der FinFETs werden entwickelt.
  • FinFETs werden auf Grundlage von Halbleiterfinnen ausgebildet. Die Source- und Drain-Bereiche von FinFETs können durch Ätzen einiger Abschnitte von Halbleiterfinnen auf gegenüberliegenden Seiten von Gates und dann Züchten geeigneter Materialien in den Räumen ausgebildet werden, die von den geätzten Abschnitten der Halbleiterfinnen übrig bleiben.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • Die 1 bis 3, 4A, 4B-1 bis 4B-5, 5A, 5B, 6 bis 9 und 10A zeigen die Querschnittsansichten und Perspektivansichten von Zwischenstufen bei der Ausbildung eines Fin-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen.
    • 10B zeigt eine Querschnittsansicht eines FinFET mit verschmolzenen Epitaxiebereichen gemäß einigen Ausführungsformen.
    • 11 zeigt die Querschnittsansicht eines FinFET mit nicht verschmolzenen Epitaxiebereichen gemäß einigen Ausführungsformen.
    • 12 zeigt die Querschnittsansicht eines FinFET mit nicht vertieften Finnen gemäß einigen Ausführungsformen.
    • 13 zeigt einen Prozessablauf zum Ausbilden von FinFETs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter liegend“, „unten“, „darüber liegend“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder eines Merkmals mit anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Fin-Feldeffekttransistoren (FinFETs) und die Verfahren zum Ausbilden derselben sind gemäß einigen Ausführungsformen vorgesehen. Die Zwischenstufen zum Ausbilden der FinFETs sind gemäß einigen Ausführungsformen gezeigt. Es werden einige Varianten einiger Ausführungsformen beschrieben. In verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. Gemäß einigen Ausführungsformen werden Finnenabstandshalter von FinFETs mit unterschiedlichen Höhen ausgebildet, wobei die Höhe der äußeren Finnenabstandshalter größer als die Höhe der inneren Finnenabstandshalter ist. Infolgedessen wird das Volumen der Epitaxiebereiche zwischen den Finnen erhöht und die von den Epitaxiebereichen ausgeübte Verspannung erhöht. Das Risiko von Brückenbildung (engl. „Bridging“) der Epitaxiebereiche benachbarter FinFETs wird ebenfalls verringert.
  • Die 1 bis 3, 4A, 4B-1 bis 4B-5, 5A, 5B, 6 bis 9 und 10A zeigen die perspektivischen Ansichten und Querschnittsansichten von Zwischenstufen bei der Ausbildung eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die in den jeweiligen Figuren gezeigten Schritte spiegeln sich auch schematisch in dem in 13 gezeigten Prozessablauf wider.
  • 1 zeigt eine Perspektivansicht einer Anfangsstruktur. Die Anfangsstruktur umfasst einen Wafer 10, der weiter ein Substrat 20 umfasst. Das Substrat 20 kann ein Halbleitersubstrat sein, das ein Siliziumsubstrat, ein Silizium-Germanium-Substrat oder ein Substrat sein kann, das aus anderen Halbleitermaterialien besteht. Das Substrat 20 kann mit einer p-Verunreinigung oder einer n-Verunreinigung dotiert sein. Isolationsbereiche 22, wie etwa flache Grabenisolationsbereiche (STI-Bereiche), können so ausgebildet sein, dass sie sich von einer oberen Fläche des Substrats 20 in das Substrat 20 erstrecken. Die Abschnitte des Substrats 20 zwischen benachbarten STI-Bereichen 22 werden als Halbleiterstreifen 24 bezeichnet. Die oberen Flächen der Halbleiterstreifen 24 und die oberen Flächen der STI-Bereiche 22 können gemäß einigen Ausführungsformen im Wesentlichen plan miteinander sein.
  • Die STI-Bereiche 22 können eine dielektrische Auskleidung (nicht gezeigt) umfassen, die aus Siliziumoxid, Siliziumnitrid oder dergleichen ausgebildet sein kann. Die dielektrische Auskleidung kann beispielsweise unter Verwendung von Atomlagenabscheidung (ALD), chemischer Gasphasenabscheidung mit hoher Dichte (HDPCVD) oder chemischer Gasphasenabscheidung (CVD) abgeschieden werden. Die STI-Bereiche 22 können auch ein Dielektrikum (zum Beispiel Siliziumoxid) über der dielektrischen Auskleidung umfassen, wobei das Dielektrikum unter Verwendung von fließfähiger chemischer Gasphasenabscheidung (FCVD), Rotationsbeschichtung oder dergleichen ausgebildet werden kann.
  • Mit Bezug auf 2 werden die STI-Bereiche 22 vertieft, so dass die oberen Abschnitte der Halbleiterstreifen 24 höher als die oberen Flächen der STI-Bereiche 22 vorstehen, um vorstehende Finnen 24' auszubilden. Der entsprechende Prozess ist als Prozess 202 in dem in 13 gezeigten Prozessablauf gezeigt. Die Abschnitte der Halbleiterstreifen 24 in den STI-Bereichen 22 werden immer noch als Halbleiterstreifen bezeichnet. Das Ätzen kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, wobei eine Mischung aus HF und NH3 als Ätzgase verwendet werden kann. Das Ätzen kann auch unter Verwendung einer Mischung aus NF3 und NH3 als den Ätzgasen durchgeführt werden. Während des Ätzprozesses kann Plasma erzeugt werden. Argon kann auch verwendet werden. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung wird das Vertiefen der STI-Bereiche 22 unter Verwendung eines Nassätzprozesses durchgeführt. Die Ätzchemikalie kann beispielsweise eine HF-Lösung umfassen.
  • Gemäß einigen Ausführungsformen können die Finnen zum Ausbilden der FinFETs durch ein beliebiges geeignetes Verfahren ausgebildet/strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer Photolithographieprozesse, beispielsweise Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstjustierte Prozesse, so dass Strukturen erzeugt werden können, die beispielsweise Mittenabstände aufweisen, die kleiner als die sind, die sonst mit einem einzigen, direkten Photolithographieprozess erhalten werden können. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden neben der strukturierten Opferschicht unter Verwendung eines selbstjustierten Prozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter oder Dorne können dann verwendet werden, um die Finnen zu strukturieren.
  • Bezugnehmend auf 3 werden Dummy-Gatestapel 30 auf den oberen Flächen und den Seitenwänden der vorstehenden Finnen 24' ausgebildet. Der entsprechende Prozess ist als Prozess 204 in dem in 13 gezeigten Prozessablauf gezeigt. Es versteht sich, dass obwohl zwei Dummy-Gatestapel 30 der Klarheit halber gezeigt sind, ein, oder mehr als zwei Dummy-Gatestapel ausgebildet werden können, die parallel zueinander sind, wobei die Mehrzahl von Dummy-Gatestapeln dieselbe eine oder mehreren Halbleiterfinnen 24' kreuzen. Die Dummy-Gatestapel 30 können Dummy-Gatedielektrika 32 und Dummy-Gateelektroden 34 über den Dummy-Gatedielektrika 32 umfassen. Die Dummy-Gateelektroden 34 können beispielsweise unter Verwendung von amorphem Silizium oder Polysilizium ausgebildet werden und es können auch andere Materialien verwendet werden. Jeder der Dummy-Gatestapel 30 kann auch eine Hartmaskenschicht 36 (oder eine Mehrzahl davon) über der Dummy-Gateelektrode 34 umfassen. Die Hartmaskenschicht 36 kann aus Siliziumnitrid, Siliziumkarbonitrid oder dergleichen bestehen. Die Dummy-Gatestapel 30 haben auch Längsrichtungen senkrecht zu den Längsrichtungen der vorstehenden Finnen 24'.
  • Als nächstes werden Dichtungsabstandshalter 38A auf den Seitenwänden der Dummy-Gatestapel 30 ausgebildet. Der entsprechende Prozess ist als Prozess 206 in dem in 13 gezeigten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Dichtungsabstandshalter 38A aus einem Dielektrikum wie Siliziumoxid, Silizium-Kohlenstoffoxynitrid (SiCON), Siliziumnitrid oder dergleichen ausgebildet. Die Ausbildung der Dichtungsabstandshalter 38A kann das Abscheiden einer konformen dielektrischen Schicht unter Verwendung eines konformen Abscheidungsverfahrens wie ALD, CVD oder dergleichen und dann das Durchführen eines anisotropen Ätzens zum Entfernen der Abschnitte auf der Oberseite und Seitenwänden der Finnen 24' umfassen.
  • Nach der Ausbildung der Dichtungsabstandshalter 38A kann eine Implantation durchgeführt werden, um eine n-Verunreinigung oder eine p-Verunreinigung zu implantieren, um schwach dotierte Drain/Source-Bereiche (LDD-Bereiche) 37 in den freiliegenden vorstehenden Finnen 24' auszubilden. Wenn zum Beispiel der jeweilige auszubildende FinFET ein n-FinFET ist, kann eine n-Verunreinigung wie Phosphor, Arsen oder dergleichen implantiert werden. Wenn der jeweilige auszubildende FinFET ein p-FinFET ist, kann eine p-Verunreinigung wie Bor, Indium, Gallium oder dergleichen implantiert werden. In nachfolgenden Zeichnungen sind die LDD-Bereiche 37 nicht gezeigt, obwohl sie noch existieren können.
  • 4A zeigt die Ausbildung von Gate-Abstandshaltern 38B und Finnenabstandshaltern 39. Der entsprechende Prozess ist als Prozess 208 in dem in 13 gezeigten Prozessablauf gezeigt. Die Gate-Abstandshalter 38B werden auf den Dichtungsabstandshaltern 38A ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Gate-Abstandshalter 38B mehrschichtige Gate-Abstandshalter und der Ausbildungsprozess kann das deckende Abscheiden einer ersten dielektrischen Schicht und einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht und dann das Durchführen anisotroper Ätzungen zum Entfernen der Abschnitte der ersten und der zweiten dielektrischen Schicht auf der Oberseite und Seitenwänden der Finnen 24' umfassen. Die verbleibenden Abschnitte der dielektrischen Schichten sind die Gate-Abstandshalter 38B. Die Dichtungsabstandshalter 38A und die Gate-Abstandshalter 38B werden nachstehend als Gate-Abstandshalter 38 bezeichnet.
  • 4A zeigt auch die Finnenabstandshalter 39, die auf den Seitenwänden der vorstehenden Finnen 24' ausgebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Finnenabstandshalter 39 und die Gate-Abstandshalter 38B gleichzeitig in gemeinsamen Ausbildungsprozessen ausgebildet. Beispielsweise können in dem Prozess zum Ausbilden der Gate-Abstandshalter 38B die eine oder mehreren deckenden dielektrischen Deckschichten, die zum Ausbilden der Gate-Abstandshalter 38B abgeschieden werden, beim Ätzen einige Abschnitte aufweisen, die auf den Seitenwänden der vorstehenden Finnen 24' zurückbleiben, wodurch die Finnenabstandshalter 39 ausgebildet sind.
  • Die 4B-1 bis 4B-5 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung der Finnenabstandshalter 39 gemäß einigen Ausführungsformen. Die Querschnittsansichten in den 4B-1 bis 4B-5 sind von der vertikalen Ebene erhalten, die die Linie A-A in 4A umfasst. Die Gate-Abstandshalter 38B werden gleichzeitig ausgebildet und sind nicht gezeigt, da die Gate-Abstandshalter 38B in anderen Ebenen liegen, als in den 4B-1 bis 4B-5 gezeigt sind. Mit Bezug auf 4B-1 wird eine Abstandshalterschicht 140 ausgebildet, die als konforme Schicht ausgebildet sein kann. Die Abstandshalterschicht 140 ist aus einem Dielektrikum wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, Siliziumkarbonitrid, Siliziumoxykarbonitrid oder dergleichen ausgebildet. Die Abstandshalterschicht 140 umfasst einige Abschnitte auf den oberen Flächen und den Seitenwänden der vorstehenden Finnen 24' und umfasst auch einige Abschnitte auf den Dichtungsabstandshaltern 38A und auf den oberen Flächen der Gatestapel 30. Die Abstandshalterschicht 140 kann eine Dicke im Bereich zwischen etwa 2 nm und etwa 10 nm haben. Die vorstehenden Finnen 24' sind, wie gezeigt, eng beieinander angeordnet, so dass sie eine Finnengruppe bilden. Die vorstehenden Finnen, die zum Ausbilden des gleichen FinFET verwendet werden, können sich in derselben Finnengruppe befinden, wobei die Finnengruppe von der Finnengruppe benachbarter FinFETs beabstandet ist. Der Abstand S1 zwischen den vorstehenden Finnen 24' in der Finnengruppe ist kleiner als die Abstände S2 zwischen den unmittelbar benachbarten Finnengruppen (oder zwischen einer Finnengruppe und einer benachbarten, getrennten Finne). Beispielsweise kann das Verhältnis S2/S1 größer als etwa 2,0 oder größer als etwa 5,0 sein. Die vorstehenden Finnen 24' können einen einheitlichen Mittenabstand P1 haben. In der gesamten Beschreibung werden die zwei äußersten Finnen 24' in der Finnengruppe (als 24'A bezeichnet) als äußere Finnen der Finnengruppe bezeichnet und die Finnen 24'B zwischen den äußeren Finnen 24'A werden als innere Finnen der Finnengruppe bezeichnet.
  • Dann wird ein anisotropes Ätzen durchgeführt, um die Abstandshalterschicht 140 zu ätzen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird der Ätzprozess so gesteuert, dass die Finnenabstandshalter 39 (einschließlich 39A und 39B) die in 4B-5 gezeigten Profile aufweisen. Die Finnenabstandshalter 39A, die sich an den Außenseiten der Finnengruppe befinden, werden nachstehend als äußere Finnenabstandshalter (der Finnengruppe) bezeichnet, und die Abstandshalter 39B, die sich innerhalb der Finnengruppe und zwischen den vorstehenden Finnen 24' in der Finnengruppe befinden, werden nachstehend als innere Abstandshalter (der Finnengruppe) bezeichnet. Gemäß einigen Ausführungsformen weisen die äußeren Abstandshalter 39A eine Höhe H1 auf, die größer als die Höhe H2 der inneren Abstandshalter 39B ist. Die Höhendifferenz (H1 - H2) kann größer als etwa 10 nm sein und kann im Bereich zwischen etwa 30 nm und etwa 80 nm liegen. Die Höhendifferenz (H1 - H2) kann auch größer als etwa 2,5 Prozent der Höhe H3 der vorstehenden Finnen 24' sein.
  • Um eine gewünschte Höhendifferenz (H1 - H2) zu erreichen, werden die Ätzprozessbedingungen gesteuert, wobei die Prozessbedingungen die Zusammensetzung der Ätzgase, die zum Ätzen verwendete Leistung und dergleichen umfassen. Als Ergebnis wird die Abstandshalterschicht 140 (siehe 4B-1) geätzt. Bezugnehmend auf 4B-2 wird in dem Ätzprozess auch eine Schicht 142 wie beispielsweise eine kohlenstoffhaltige Schicht ausgebildet. Die Schicht 142 kann eine Polymerschicht sein und wird daher nachfolgend als Polymerschicht 142 bezeichnet. Die Polymerschicht 142 kann CxFy umfassen, wobei x und y ganze Zahlen sind. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung haben die äußeren Abschnitte des Polymers 142, die sich an den Außenseiten der Finnengruppe befinden, eine Dicke T1 und die inneren Abschnitte des Polymers 142, die sich in der Finnengruppe befinden, haben eine Dicke T2, die kleiner als die Dicke T1 ist. Das Verhältnis T1/T2 kann größer als etwa 1,1 sein und kann im Bereich zwischen etwa 1,1 und etwa 5 liegen. Als Ergebnis ist die Ätzrate der äußeren Abschnitte aufgrund des Schutzes der Polymerschicht 142 niedriger als die Ätzrate der inneren Abschnitte.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann das Ätzgas solche Elemente, die hauptsächlich zum Ätzen verwendet werden, und solche Elemente umfassen, die hauptsächlich zum Ausbilden eines Polymers verwendet werden. Gemäß einigen Ausführungsformen umfasst das Ätzgas CH3F, CH2F2, CHF3 oder Kombinationen davon. Das Fluor im Ätzgas dient zum Ätzen und der Kohlenstoff und das Fluor im Ätzgas dienen zum Ausbilden der Polymere. In der folgenden Beschreibung wird Kohlenstoff als das Polymerbildungsgas bezeichnet, obwohl Fluor auch teilweise als Polymerbildungsgas fungiert. Dementsprechend kann jedes von CF4, CH3F, CH2F2, CHF3 gemäß einigen Ausführungsformen sowohl als Ätzgas als auch Polymerbildungsgas wirken. Gemäß weiteren Ausführungsformen können das Ätzgas und das Polymerbildungsgas verschiedene Gase sein. Die relative Menge des Ätzgases (das zum Beispiel Fluor enthält) zu dem Polymerbildungsgas (das zum Beispiel Kohlenstoff enthält) beeinflusst das Ätzverhalten. Da zum Beispiel der Innenraum zwischen den vorstehenden Finnen 24' in der gleichen Finnengruppe kleiner ist als die Abstände zwischen Finnengruppen, gibt es (Finnenstruktur-) Iso-Bereiche (die Räume zwischen Finnengruppen) und dichte (Finnenstruktur-) Bereiche (die Räume zwischen den Finnen 24' in derselben Finnengruppe). Während des Ätzens der Abstandshalterschicht 140 neigt die Abstandshalterschicht 140 dazu, in den Iso-Bereichen höhere Ätzraten als in den dichten Bereichen aufzuweisen, da das Ätzgas leichter in die Iso-Bereiche als in die dichten Bereiche eindringen kann. In ähnlicher Weise neigen Polymere dazu, in den Iso-Bereichen eine höhere Akkumulationsrate als in den dichten Bereichen aufzuweisen, da die Polymerbildungsgase leichter in die Iso-Bereiche als in die dichten Bereiche eindringen können. Das Polymer kann die Abstandshalterschicht 140 vor dem Ätzen schützen und die Ätzrate der Abstandshalterschicht 140 verringern. Dementsprechend wird das Verhältnis des Ätzgases zum Polymerbildungsgas (das Verhältnis F/C, wenn die zuvor genannten Gase verwendet werden) so eingestellt, dass mehr Polymer an den äußeren Abschnitten der Finnengruppe als an den inneren Abschnitten der Finnengruppe erzeugt wird, so dass die Ätzrate der äußeren Abschnitte der Abstandshalterschicht 140 auf einen Wert verringert wird, der dazu führt, dass die Höhe H1 (siehe 4B-5) größer als die Höhe H2 ist.
  • Zum Beispiel hat CH3F ein F/C-Verhältnis von 1, CH2F2 hat ein F/C-Verhältnis von 2 und CHF3 hat ein F/C-Verhältnis von 3. Dementsprechend kann CHF3 eine höhere Ätzrate und eine niedrigere Polymerakkumulationsrate als CH2F2 aufweisen und CH2F2 kann eine höhere Ätzrate und eine niedrigere Polymerakkumulationsrate als CH3F aufweisen. Das Mischen von CF4, CH3F, CH2F2 und CHF3 die Auswahl geeigneter Verhältnisse dieser Gase kann das F/C-Verhältnis weiter einstellen. In dem Ätzgas kann auch eine kleine Menge anderer Gase wie H2 und O2 hinzugefügt werden. Das H2 kann mit dem Fluor in den Ätzgasen reagieren, so dass die Menge an Fluor verringert wird, wodurch das F/C-Verhältnis verkleinert wird. Das O2 kann mit dem Kohlenstoff in den Ätzgasen reagieren, so dass die Menge an Kohlenstoff verringert wird, wodurch das F/C-Verhältnis erhöht wird. Es versteht sich, dass der Mechanismus und die Faktoren der Ätzung kompliziert sind und die tatsächliche Ätzrate und Polymerakkumulationsrate durch verschiedene Faktoren beeinflusst werden. Da Fluor beispielsweise auch als polymerbildendes Gas fungiert, bewirkt dies, dass die Zunahme von Fluor sowohl die Ätzrate als auch die Polymerbildungsrate beeinflusst. Dementsprechend muss das Erhöhen des F/C-Verhältnisses nicht immer dazu führen, dass das Dickenverhältnis T1/T2 (des Polymers 142) erhöht wird. Experimente können durchgeführt werden, um die Prozessbedingungen fein abzustimmen, um wünschenswerte Ätzraten und Polymerakkumulationsraten in den Iso- und den dichten Bereichen zu erreichen und um ein gewünschtes Dickenverhältnis T1/T2 (siehe 4B-2) zu erreichen.
  • Darüber hinaus werden zum Erhöhen des Dickenverhältnisses T1/T2 die Hauptleistung und die Vorspannungsleistung der Ätzkammer eingestellt, in der das Ätzen durchgeführt wird. Beispielsweise kann die Ätzkammer, in der der Wafer 10 zum Ätzen der Abstandshalterschicht 140 platziert ist, eine Haupt- (HF-) Leistung aufweisen, die durch eine Spule und eine Hauptstromquelle (nicht gezeigt) bereitgestellt werden kann. Die Hauptleistung dient dazu, aus dem Ätzgas Plasma zu erzeugen. Eine Vorspannungsquelle kann mit dem Spannfutter verbunden sein, auf dem der Wafer 10 angeordnet ist, um eine Vorspannungsleistung bereitzustellen. Die Hauptstromquelle und die Vorspannungsquelle werden von einer Steuereinheit gesteuert. Wenn die Hauptstromversorgung eingeschaltet und die Vorspannungsversorgung ebenfalls eingeschaltet ist, wird die Abstandshalterschicht 140 geätzt und es wird weniger der Polymerschicht 142 (siehe 4B-2) erzeugt. Wenn die Hauptstromversorgung eingeschaltet und die Vorspannungsversorgung ausgeschaltet ist, wird der Ätzeffekt erheblich verringert und kann im Wesentlichen eliminiert werden, während das Polymer 142 erzeugt und akkumuliert wird. Die Vorspannungsleistung kann ein- und ausgeschaltet (gepulst) werden, um eine Mehrzahl von Zyklen zu erhalten, und der entsprechende Arbeitszyklus (das Verhältnis von Einschaltzeit/(Einschaltzeit + Ausschaltzeit)) kann eingestellt werden. Beispielsweise kann das Verringern des Arbeitszyklus dazu führen, dass das Verhältnis H1/H2 (siehe 4B-5) erhöht wird, und das Erhöhen des Arbeitszyklus kann dazu führen, dass das Verhältnis H1/H2 verkleinert wird. Somit können durch Ein- und Ausschalten der Vorspannungsleistung und Einstellen des Arbeitszyklus die Ätzraten und Polymerakkumulationsraten gesteuert werden, um eine gewünschte Polymer-Dickendifferenz (T1 - T2) (siehe 4B-2) zu erzielen, was den Ätzprozess so beeinflusst, dass sich eine gewünschte Höhendifferenz (H1 - H2) (siehe 4B-5) ergibt.
  • Zusätzlich zum Pulsen der Vorspannung/Vorspannungsleistung kann die Hauptleistung zum Erzeugen des Plasmas auch gepulst (mit einer Mehrzahl von Zyklen ein- und ausgeschaltet) werden. Der kombinierte Effekt des Pulsens der Vorspannungsleistung und der Hauptleistung kann das Profil der resultierenden Finnenabstandshalter 39 weiter abstimmen. Die Arbeitszyklen der Hauptleistung und der Vorspannungsleistung können synchronisiert werden, was beinhaltet, dass die Hauptleistung und die Vorspannung gleichzeitig eingeschaltet und gleichzeitig ausgeschaltet werden oder dass die Hauptleistung eingeschaltet wird, wenn die Vorspannung ausgeschaltet wird, und umgekehrt. Alternativ können das Pulsen der Hauptleistung und das Pulsen der Vorspannungsleistung in einem nicht synchronisierten Modus angewendet werden.
  • Gemäß einigen Ausführungsformen können in dem Ätzprozess CF4, CH3F, CH2F2, CHF3, H2, CO, O2 und Kombinationen davon als Ätzgas verwendet werden und Ar und/oder He können ebenfalls zugegeben werden. Zum Beispiel kann ein Ätzgas CHF3 mit einer Flussrate im Bereich zwischen etwa 150 sccm und etwa 500 sccm und CH3F mit einer Flussrate im Bereich zwischen etwa 10 sccm und etwa 50 sccm umfassen. Der Kammerdruck kann im Bereich zwischen etwa 3 mTorr und etwa 900 mTorr liegen. O2 kann mit einer Flussrate im Bereich zwischen etwa 5 sccm und etwa 50 sccm zugegeben werden. Die Wafertemperatur kann im Bereich zwischen etwa -50 °C und etwa 200 °C liegen. Die Haupt- (HF-) Leistung kann im Bereich zwischen etwa 50 Watt und etwa 2.000 Watt liegen, entweder mit durchgängigem Plasma oder mit Plasmapulsen durch das Pulsen der Hauptleistung. Wenn das Pulsen vorgesehen ist, kann die Pulsfrequenz im Bereich zwischen etwa 0,01 KHz und etwa 10 KHz liegen. Der Arbeitszyklus der Hauptleistung kann im Bereich zwischen etwa 10 Prozent und etwa 90 Prozent liegen und kann im Bereich zwischen etwa 20 Prozent und etwa 60 Prozent liegen. Die Vorspannungsleistung kann im Bereich zwischen etwa 50 Watt und etwa 2.000 Watt liegen und kann durchgängig oder gepulst angelegt werden. Wenn das Pulsen vorgesehen ist, kann die Pulsfrequenz im Bereich zwischen etwa 0,01 KHz und etwa 10 KHz liegen. Der Arbeitszyklus der Vorspannungsleistung kann im Bereich zwischen etwa 10 Prozent und etwa 90 Prozent liegen und kann im Bereich zwischen etwa 20 Prozent und etwa 60 Prozent liegen.
  • Wieder bezugnehmend auf 4B-2 kann es eine Mehrzahl von Arbeitszyklen für die Hauptleistung und für die Vorspannungsleistung geben, und daher kann es eine Mehrzahl von Zyklen zum Akkumulieren des Polymers, gefolgt von einem Ätzen der Abstandshalterschicht 140 geben. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird, nachdem für einen bestimmten Zeitraum geätzt wurde, die akkumulierte Polymerschicht 142 zum Beispiel unter Verwendung von O2-Gas entfernt. Die resultierende Struktur ist in 4B-3 gezeigt, in der die oberen Abschnitte der Abstandshalterschicht 140 bereits verdünnt sind.
  • Die mit Bezug auf die 4B-2 und 4B-3 beschriebenen Prozesse können als Zyklen wiederholt werden, was von einem Zyklus bis etwa 100 Zyklen reichen kann.
  • 4B-4 zeigt die Akkumulation der Polymerschicht 142 und das fortgesetzte Ätzen der Abstandshalterschicht 140. Als Ergebnis des Ätzens sind die Finnenabstandshalter 39 ausgebildet, wie in 4B-5 gezeigt. Die Perspektivansicht des entsprechenden Wafers 10 ist auch in 4A gezeigt, die auch die Gate-Abstandshalter 38B zeigt.
  • Nachdem die Finnenabstandshalter 39 wie in den 4A und 4B-5 gezeigt ausgebildet sind, wird ein Ätzprozess (im Folgenden auch als Finnenvertiefungsprozess bezeichnet) durchgeführt, um die Abschnitte der vorstehenden Finnen 24' zu vertiefen, die nicht durch die Dummy-Gatestapel 30 und die Gate-Abstandshaltern 38 bedeckt sind, was zu der in 5A gezeigten Struktur führt. Der entsprechende Prozess ist als Prozess 210 in dem in 13 gezeigten Prozessablauf gezeigt. Das Vertiefen kann anisotrop sein und daher sind die Abschnitte der Finnen 24', die direkt unter den Dummy-Gatestapeln 30 und den Gate-Abstandshaltern 38 liegen, vor dem Ätzen geschützt. Die oberen Flächen 24A der vertieften Halbleiterstreifen 24 können gemäß einigen Ausführungsformen niedriger als die oberen Flächen 22A der STI-Bereiche 22 sein. Vertiefungen 40 werden somit zwischen den STI-Bereichen 22 ausgebildet. Die Vertiefungen 40 befinden sich auch auf den gegenüberliegenden Seiten der Dummy-Gatestapel 30. Die unteren Flächen der Vertiefungen 40 können höher als die unteren Flächen 22B der STI-Bereiche 22 und niedriger als die oberen Flächen 22A der STI-Bereiche 22 sein. Nach dem Ausbilden der Vertiefungen 40 bleiben die Finnenabstandshalter 39 übrig.
  • Gemäß einigen Ausführungsformen werden auf demselben Wafer und demselben Vorrichtung-Die wie dem in den 4A und 4B-5 gezeigten Wafer/Die einige vorstehende Finnen 24' nicht geätzt und Source/Drain-Bereiche werden auf Grundlage der nicht geätzten vorstehenden Finnen 24' ausgebildet. Zum Beispiel zeigt 12 die nicht geätzten Finnen 24' und die entsprechenden Source/Drain-Bereiche. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Finnenvertiefung an den vorstehenden Finnen für p-FinFETs durchgeführt und an den vorstehenden Finnen für n-FinFETs wird keine Finnenvertiefung durchgeführt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Vertiefen durch einen Trockenätzschritt durchgeführt. Das Trockenätzen kann unter Verwendung von Prozessgasen wie C2F6, CF4, SO2, der Mischung von HBr, Cl2 und O2 oder der Mischung von HBr, Cl2, O2, und CF2, usw. durchgeführt werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird das Vertiefen durch einen Nassätzschritt durchgeführt. Das Nassätzen kann unter Verwendung von KOH, Tetramethylammoniumhydroxid (TMAH), CH3COOH, NH4OH, H2O2, Isopropanol (IPA) oder der Lösung von HF, HNO3 und H2O durchgeführt werden.
  • 5B zeigt eine Querschnittsansicht der in 5A gezeigten Struktur, und die Querschnittsansicht wird von der vertikalen Ebene erhalten, die die Pfeile 5B-5B in 5A enthält. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weisen, wie in 5B gezeigt, die Vertiefungen 40 im Wesentlichen vertikale Kanten auf, die im Wesentlichen mit den Innenkanten der Finnenabstandshalter 39 bündig sind.
  • 6 zeigt die Epitaxieprozesse zum Ausbilden von Epitaxiebereichen 42. Der entsprechende Prozess ist als Prozess 212 in dem in 13 gezeigten Prozessablauf gezeigt. In der gesamten Beschreibung werden die Epitaxiebereiche 42 auch als Source/Drain-Bereiche 42 bezeichnet. Die vorstehenden Finnen 24', die unter dem Gatestapel 30 liegen und daher nicht in der gezeigten Ebene liegen, sind mit gestrichelten Linien markiert. Die Ausbildungsverfahren für die Epitaxiebereiche 42 können CVD, plasmaverstärkte chemische Gasphasenabscheidung (PECVD) oder dergleichen umfassen. Gemäß einigen Ausführungsformen umfassen die Epitaxiebereiche 42 Silizium-Germanium, Silizium oder Silizium-Kohlenstoff. Abhängig davon, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann eine p- oder eine n-Verunreinigung in situ im Verlauf der Epitaxie dotiert werden. Wenn der resultierende FinFET beispielsweise ein p-FinFET ist, können Silizium-Germanium-Bor (SiGeB), GeB oder dergleichen gezüchtet werden und die Epitaxiebereiche 42 sind vom p-Typ. Wenn dagegen der resultierende FinFET ein n-FinFET ist, können Silizium-Phosphor (SiP), Silizium-Kohlenstoff-Phosphor (SiCP) oder dergleichen gezüchtet werden und die Epitaxiebereiche 42 sind vom n-Typ. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind die Epitaxiebereiche 42 aus einem III-V-Verbindungshalbleiter wie GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Mehrfachschichten davon ausgebildet. Nachdem die Epitaxiebereiche 42 die Vertiefungen 40 vollständig ausgefüllt haben, beginnen die Epitaxiebereiche 42 sich horizontal auszudehnen und es können sich Facetten bilden.
  • Wenn die vorstehenden Finnen 24' nicht vertieft werden, bevor die Epitaxiebereiche 42 ausgebildet werden, haben, da die äußeren Abstandshalter 39A höher als die inneren Abstandshalter 39B sind, die äußeren Seitenwandflächen der vorstehenden Finnen 24', die den Räumen zwischen den Gruppen zugewandt sind, kleinere Flächen und Höhen als die inneren Seitenwandflächen der vorstehenden Finnen 24', die den Räumen in den Gruppen zugewandt sind. Daher haben die Abschnitte der Epitaxiebereiche 42, die von den inneren Seitenwandflächen wachsen, eine größere Höhe H5 als die Höhe H4 der Abschnitte der Epitaxiebereiche 42, die von den äußeren Seitenwandflächen wachsen. Wenn die vorstehenden Finnen 24' vertieft werden, treten ähnliche Ergebnisse auf. Die Höhen H4 und H5 sind die Höhen, die von den oberen Enden der jeweiligen Finnenabstandshalter 39A und 39B senkrecht zu den jeweiligen oberen Flächen der Epitaxiebereiche 42 gemessen werden. Anders gesagt wird die Höhe H4 von der äußeren Seitenwand der äußersten vorstehenden Finne 24' senkrecht nach oben gemessen und die Höhe H5 wird von der inneren Seitenwand der äußersten vorstehenden Finne 24' senkrecht nach oben gemessen. Obwohl die vorstehenden Finnen 24' möglicherweise nicht in der gezeigten Ebene liegen (es sei denn, die Ebene ist die äußere Seitenwand der Gate-Abstandshalter 38B), können die Positionen der vorstehenden Finnen 24' bestimmt werden. Wenn zum Beispiel Bilder mit Transmissionselektronenmikroskopie (TEM) gemacht werden, um das Bild der in 6 gezeigten Querschnittsansicht aufzunehmen, sind die Finnen 24' in den TEM-Bildern sichtbar.
  • Gemäß einigen Ausführungsformen ist die Höhe H5 größer als die Höhe H4. Die Höhendifferenz (H5 - H4) kann größer als etwa 2 nm sein und kann im Bereich zwischen etwa 2 nm und etwa 10 nm liegen. Auch ist die Dicke T4 der Abschnitte der Epitaxiebereiche 42, die aus den äußeren Seitenwandflächen der vorstehenden Finnen 24' gewachsen sind, kleiner als die Dicke T5 der Abschnitte der Epitaxiebereiche 42, die aus den inneren Seitenwandflächen der vorstehenden Finnen 24' gewachsen sind. Die Dickendifferenz (T5 - T4) kann größer als etwa 2 nm sein und kann im Bereich zwischen etwa 2 nm und etwa 10 nm liegen. Wenn die Dicke T4 klein ist, wird die Wahrscheinlichkeit der Brückenbildung des Epitaxiebereichs 42 zu dem Epitaxiebereich 42 des nächstgelegenen benachbarten FinFET verringert.
  • Gemäß einigen Ausführungsformen ist die Ausbildung der Epitaxiebereiche 42 beendet, wenn die aus den verschiedenen Finnen 24' gewachsenen Epitaxiebereiche 42 voneinander beabstandet sind und nicht verschmolzene Source/Drain-Epitaxiebereiche 42 in dem endgültigen FinFET bilden. Dementsprechend spiegeln die Epitaxiebereiche 42, wie in 6 gezeigt, die Struktur in dem entsprechenden endgültigen FinFET wider. Gemäß alternativen Ausführungsformen werden die Epitaxiebereiche 42 weiter gezüchtet, was zu der in 7 gezeigten Struktur zu führt. Die entsprechende äußere Höhe und innere Höhe der Epitaxiebereiche 42 werden als H4' und H5' bezeichnet. Gemäß einigen Ausführungsformen ist die Höhe H5' größer als die Höhe H4'. Die Höhendifferenz (H5' - H4') kann größer als etwa 2 nm sein und kann im Bereich zwischen etwa 2 nm und etwa 8 nm liegen. Luftspalte 43 sind zwischen benachbarten Finnenabstandshaltern 39 ausgebildet.
  • 8 zeigt eine Perspektivansicht der in 7 gezeigten Struktur. 9 zeigt eine Perspektivansicht der Struktur nach der Ausbildung einer Kontaktätzstoppschicht (CESL) 46 und eines Zwischenschicht-Dielektrikums (ILD) 48. Der entsprechende Prozess ist als Prozess 214 in dem in 13 gezeigten Prozessablauf gezeigt. Die CESL 46 kann aus Siliziumnitrid, Siliziumkarbonitrid oder dergleichen ausgebildet sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die CESL 46 unter Verwendung eines konformen Abscheidungsverfahrens wie ALD oder CVD ausgebildet. Das ILD 48 kann ein Dielektrikum umfassen, das beispielsweise unter Verwendung von fließfähiger chemischer Gasphasenabscheidung (FCVD), Rotationsbeschichtung, CVD oder eines anderen Abscheidungsverfahrens ausgebildet wird. Das ILD 48 kann auch aus einem sauerstoffhaltigen Dielektrikum ausgebildet sein, das ein Material auf Siliziumoxidbasis wie Tetraethylorthosilikat-Oxid (TEOS-Oxid), ein PECVD-Oxid (SiO2), Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertes Phosphorsilikatglas (BPSG) oder dergleichen sein kann. Ein Planarisierungsprozess, wie beispielsweise ein chemisch-mechanischer Polierprozess (CMP-Prozess) oder ein mechanischer Schleifprozess, kann durchgeführt werden, um die oberen Flächen des ILD 48 und der Gate-Abstandshalter 38 miteinander zu nivellieren.
  • 9 zeigt auch die Ausbildung von Ersatz-Gates 50. Der entsprechende Prozess ist als Prozess 216 in dem in 13 gezeigten Prozessablauf gezeigt. Der Ausbildungsprozess umfasst das Entfernen der verbleibenden Teile des Dummy-Gatestapels 30 (siehe 8), um Gräben auszubilden, und das Ausbilden von Ersatz-Gates 50 in den resultierenden Gräben. Die Ersatz-Gates 50 umfassen Gatedielektrika 52 und Metallgateelektroden 54. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst jedes der Gatedielektrika 52 eine Grenzflächenschicht (IL, nicht getrennt gezeigt) als seinen unteren Teil. Die IL wird auf den freiliegenden Oberflächen der vorstehenden Finnen 24' ausgebildet. Die IL kann eine Oxidschicht wie eine Siliziumoxidschicht umfassen, die durch thermische Oxidation der vorstehenden Finnen 24' (in 9 nicht gezeigt) einen chemischen Oxidationsprozess oder einen Abscheidungsprozess ausgebildet wird. Die Gatedielektrikumsschicht 52 kann auch eine über der IL ausgebildete High-k-Dielektrikumsschicht (nicht getrennt gezeigt) umfassen. Die High-k-Dielektrikumsschicht kann ein High-K-Dielektrikum wie Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirkoniumoxid oder dergleichen umfassen. Die Dielektrizitätskonstante (k-Wert) des High-k-Dielektrikums ist höher als 3,9 und kann höher als etwa 7,0 sein. Die High-k-Dielektrikumsschicht liegt über der IL und kann diese berühren. Die High-k-Dielektrikumsschicht kann als konforme Schicht ausgebildet werden und sich auf den Seitenwänden der vorstehenden Finnen 24' und den Seitenwänden der Gate-Abstandshalter 38 erstrecken. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die High-k-Dielektrikumsschicht unter Verwendung von ALD oder CVD ausgebildet.
  • Die Gateelektrode 54 kann eine Diffusionssperrschicht und eine (oder mehrere) Austrittsarbeitsschichten über der Diffusionssperrschicht umfassen. Die Diffusionssperrschicht kann aus Titannitrid (TiN) bestehen, das mit Silizium dotiert sein kann (aber nicht muss). Die Austrittsarbeitsschicht bestimmt die Austrittsarbeit des Gates und umfasst mindestens eine Schicht oder eine Mehrzahl von Schichten aus unterschiedlichen Materialien. Das Material der Austrittsarbeitsschicht kann beispielsweise eine TaN-Schicht und eine Titan-Aluminiumschicht (TiAl-Schicht) über der TaN-Schicht umfassen. Nach dem Abscheiden der einen oder mehreren Austrittsarbeitsschichten wird eine weitere Sperrschicht ausgebildet, die eine weitere TiN-Schicht sein kann. Ein Füllmetall wie Wolfram oder Kobalt kann die verbleibenden Gräben füllen, die von den entfernten Dummy-Gates zurückgelassen sind. Ein Planarisierungsprozess kann dann ausgeführt werden, um überschüssige Teile der Diffusionssperrschicht, der Austrittsarbeitsschicht, des Füllmetalls usw. zu entfernen, um die Gateelektroden 54 auszubilden.
  • Wie auch in 9 gezeigt, werden Hartmasken 56 über den Gatestapeln 50 und zwischen den Gate-Abstandshaltern 38 ausgebildet. Die Hartmaske 56 kann aus Siliziumnitrid, Siliziumkarbid, Siliziumkarbonitrid, Siliziumoxykarbonitrid oder dergleichen ausgebildet sein. Die Ausbildung der Hartmasken 56 kann das Vertiefen der Ersatz-Gatestapel 50, das Füllen der resultierenden Vertiefungen mit einem Dielektrikum und das Durchführen eines Planarisierungsprozesses umfassen, um überschüssige Teile des Dielektrikums zu entfernen.
  • Bezugnehmend auf 10A werden einige Abschnitte des ILD 48 und der CESL 46 entfernt, um Kontaktöffnungen auszubilden (die von Kontaktsteckern 60 besetzt werden), gefolgt von einem Silizidieren der freiliegenden Abschnitte der Source/Drain-Bereiche 42, um Source/Drain-Silizidbereiche 58 auszubilden. Der entsprechende Prozess ist als Prozess 218 in dem in 13 gezeigten Prozessablauf gezeigt. Ein leitfähiges Material wie Wolfram wird in die Kontaktöffnungen gefüllt, um die Source/Drain-Kontaktstecker 60 auszubilden. Der entsprechende Prozess ist als Prozess 220 in dem in 13 gezeigten Prozessablauf gezeigt. Damit sind der FinFET 62 und die zugehörigen Source/Drain-Kontaktstecker ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden, wie in 10 gezeigt, Source/Drain-Bereiche 42, die auf Grundlage von unterschiedlichen Finnen ausgebildet sind, verschmolzen. Gemäß weiteren Ausführungsformen der vorliegenden Offenbarung bleiben die Source/Drain-Bereiche, die auf Grundlage von unterschiedlichen Finnen ausgebildet sind, voneinander getrennt.
  • 10B zeigt eine Querschnittsansicht der in 10A gezeigten Struktur, wobei die in 10B gezeigte Struktur von der vertikalen Ebene erhalten wird, die die Linie 10B-10B in 10A enthält. Die entsprechende äußere Höhe und innere Höhe der Epitaxiebereiche 42 werden als H4" und H5" bezeichnet. Gemäß einigen Ausführungsformen ist die Höhe H5" größer als die Höhe H4". Die Höhendifferenz (H5" - H4") kann größer als etwa 2 nm sein und kann im Bereich zwischen etwa 2 nm und etwa 8 nm liegen.
  • 11 zeigt eine Querschnittsansicht eines FinFET 62' mit nicht verschmolzenen Epitaxiebereichen 42. Die entsprechende äußere Höhe und innere Höhe der Epitaxiebereiche 42 werden als H4'" bzw. H5'" bezeichnet. Gemäß einigen Ausführungsformen ist die Höhe H5"' größer als die Höhe H4'". Die Höhendifferenz (H5"' - H4'") kann größer als etwa 2 nm sein und kann im Bereich zwischen etwa 2 nm und etwa 10 nm liegen. Auch ist die Dicke T4' der Abschnitte der Epitaxiebereiche 42, die von den äußeren Seitenwandflächen der vorstehenden Finnen 24' gezüchtet sind, kleiner als die Dicke T5' der Abschnitte der Epitaxiebereiche 42, die von den inneren Seitenwandflächen der vorstehenden Finnen 24' gezüchtet sind. Die Dickendifferenz (T5' - T4') kann größer als etwa 2 nm sein und kann im Bereich zwischen etwa 2 nm und etwa 10 nm liegen. Es versteht sich, dass der in den 10A und 10B gezeigte FinFET 62 mit dem in 11 gezeigten FinFET 62' auf demselben Die und demselben Wafer koexistieren kann.
  • 12 zeigt den FinFET 62", bei dem die vorstehenden Finnen 24' nicht geätzt werden und die Epitaxie (die Source/Drain-Bereiche) 42' auf Grundlage der ungeätzten vorstehenden Finnen 24' ausgebildet wird. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist der FinFET 62" ein n-FinFET und die entsprechenden Epitaxiebereiche 42 sind vom n-Typ und können aus SiP, SiCP, Si oder dergleichen ausgebildet sein. Anstelle von im Wesentlichen geraden Facetten können die Epitaxiebereiche 42' auch eine abgerundete äußere Oberfläche haben. Die entsprechende äußere Höhe (gemessen von einer oberen Fläche des äußeren Finnenabstandshalters 39A) und innere Höhe (gemessen von einer oberen Fläche des inneren Finnenabstandshalters 39B) der Epitaxiebereiche 42' werden als H6 bzw. H7 bezeichnet. Gemäß einigen Ausführungsformen ist die Höhe H7 größer als die Höhe H6. Die Höhendifferenz (H7 - H6) kann größer als etwa 2 nm sein und kann im Bereich zwischen etwa 2 nm und etwa 10 nm liegen.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Eigenschaften. Durch Steuern des Ätzprozesses zum Ausbilden von Finnenabstandshaltern haben die Abschnitte innerhalb einer Gruppe von Epitaxiebereichen größere Höhen als die äußeren Abschnitte der Epitaxiebereiche. Dies führt zu einem erhöhten Volumen der Epitaxiebereiche und zu einer erhöhten Verspannung, die von den Epitaxiebereichen erzeugt wird. Auch die Wahrscheinlichkeit der Brückenbildung der Epitaxiebereiche wird verringert.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Ausbilden von Isolationsbereichen über einem Bulk-Halbleitersubstrat; Vertiefen der Isolationsbereiche, wobei obere Abschnitte von Halbleiterstreifen zwischen den Isolationsbereichen höher als die oberen Flächen der Isolationsbereiche vorstehen, so dass sie eine Finnengruppe bilden und die Finnengruppe eine Mehrzahl von inneren Finnen; und eine erste äußere Finne und eine zweite äußere Finne auf entgegengesetzten Seiten der Mehrzahl von inneren Finnen umfasst; und Ausbilden von Finnenabstandshaltern auf Seitenwänden der Mehrzahl von inneren Finnen, der ersten äußeren Finne und der zweiten äußeren Finne, wobei die Finnenabstandshalter einen äußeren Finnenabstandshalter auf einer äußeren Seitenwand der ersten äußeren Finne umfassen, wobei die äußere Seitenwand von der Finnengruppe abgewandt ist und der äußere Finnenabstandshalter eine erste Höhe hat; und einen inneren Finnenabstandshalter auf einer inneren Seitenwand der ersten äußeren Finne, wobei die innere Seitenwand der Mehrzahl von inneren Finnen zugewandt ist und der innere Finnenabstandshalter eine zweite Höhe hat, die kleiner als die erste Höhe ist. In einer Ausführungsform ist die erste Höhe um eine Höhendifferenz von mehr als etwa 2 nm größer als die zweite Höhe. In einer Ausführungsform werden der äußere Finnenabstandshalter und der innere Finnenabstandshalter in einem gemeinsamen Prozess ausgebildet. In einer Ausführungsform umfasst das Verfahren ferner das Ausbilden eines Gatestapels, wobei sich der Gatestapel auf Seitenwänden und einer oberen Fläche jeder der Mehrzahl von inneren Finnen, der ersten äußeren Finne und der zweiten äußeren Finne erstreckt. In einer Ausführungsform umfasst das Verfahren ferner das Ausbilden eines Gate-Abstandshalters auf Seitenwänden des Gatestapels, wobei der Gate-Abstandshalter und die Finnenabstandshalter in einem gemeinsamen Ausbildungsprozess ausgebildet werden. In einer Ausführungsform umfasst das Verfahren ferner das epitaktische Züchten von Epitaxiebereichen auf Grundlage der Mehrzahl von inneren Finnen, der ersten äußeren Finne und der zweiten äußeren Finne, wobei eine dritte Höhe der Epitaxiebereiche, gemessen direkt über dem äußeren Finnenabstandshalter, kleiner als eine vierte Höhe der Epitaxiebereiche ist, gemessen direkt über dem inneren Finnenabstandshalter. In einer Ausführungsform ist die vierte Höhe um eine Höhendifferenz von mehr als etwa 2 nm größer als die dritte Höhe. In einer Ausführungsform umfasst das epitaktische Züchten der Epitaxiebereiche das Pulsen einer Vorspannung mit einer Mehrzahl von Zyklen. In einer Ausführungsform hat das Pulsen einen Arbeitszyklus in einem Bereich zwischen etwa 10 Prozent und etwa 90 Prozent.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Ausbilden eines Gatestapels auf einer Mehrzahl von Halbleiterfinnen, wobei die Mehrzahl von Halbleiterfinnen umfassen: eine Mehrzahl von inneren Finnen; und eine erste äußere Finne und eine zweite äußere Finne auf entgegengesetzten Seiten der Mehrzahl von inneren Finnen; und epitaktisches Züchten von Epitaxiebereichen auf Grundlage der Mehrzahl von Halbleiterfinnen, wobei eine erste Höhe der Epitaxiebereiche, gemessen entlang einer äußeren Seitenwand der ersten äußeren Finne, kleiner als eine zweite Höhe der Epitaxiebereiche ist, gemessen entlang einer inneren Seitenwand des ersten äußeren Finne. In einer Ausführungsform ist eine Differenz zwischen der ersten Höhe und der zweiten Höhe größer als etwa 2 nm. In einer Ausführungsform sind die Epitaxiebereiche, die auf Grundlage der Mehrzahl von Halbleiterfinnen ausgebildet werden, verschmolzen. In einer Ausführungsform sind die Epitaxiebereiche, die auf Grundlage der Mehrzahl von Halbleiterfinnen ausgebildet werden, nicht verschmolzen. In einer Ausführungsform umfasst das Verfahren ferner das Ausbilden von Gate-Abstandshaltern auf Seitenwänden des Gatestapels; und in einem gleichen Prozess zum Ausbilden der Gate-Abstandhalter, Ausbilden von Finnenabstandshaltern auf Seitenwänden der Mehrzahl von Halbleiterfinnen, wobei die Finnenabstandshalter umfassen: einen ersten äußeren Finnenabstandshalter und einen zweiten äußeren Finnenabstandshalter, wobei der erste äußere Finnenabstandshalter und der zweite Abstandshalter eine dritte Höhe haben; und einen inneren Finnenabstandshalter zwischen dem ersten äußeren Finnenabstandshalter und dem zweiten äußeren Finnenabstandshalter, wobei der innere Finnenabstandshalter eine vierte Höhe hat, die kleiner als die dritte Höhe ist. In einer Ausführungsform ist eine Differenz zwischen der dritten Höhe und der vierten Höhe größer als etwa 2 nm.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Vorrichtung eine Mehrzahl von Halbleiterfinnen, wobei die Mehrzahl von Halbleiterfinnen umfassen: eine Mehrzahl von inneren Finnen; und eine erste äußere Finne und eine zweite äußere Finne auf entgegengesetzten Seiten der Mehrzahl von inneren Finnen; einen Gatestapel auf einer Seitenwand und oberen Flächen der Mehrzahl von Halbleiterfinnen; Finnenabstandshalter auf einer Seite des Gatestapels, wobei die Finnenabstandshalter umfassen: einen ersten äußeren Finnenabstandshalter und einen zweiten äußeren Finnenabstandshalter, wobei der erste äußere Finnenabstandshalter und der zweite äußere Finnenabstandshalter eine erste Höhe haben; und einen inneren Finnenabstandshalter zwischen dem ersten äußeren Finnenabstandshalter und dem zweiten äußeren Finnenabstandshalter, wobei der innere Finnenabstandshalter eine zweite Höhe hat, die kleiner als die erste Höhe ist; und Halbleiterbereiche, die sich in Räume zwischen jedem Paar der Finnenabstandshalter erstrecken. In einer Ausführungsform ist eine Differenz zwischen der ersten Höhe und der zweiten Höhe größer als etwa 2 nm. In einer Ausführungsform umfasst die Vorrichtung ferner einen Gate-Abstandshalter auf einer Seitenwand des Gatestapels, wobei die Finnenabstandshalter durchgängig mit dem Gate-Abstandshalter verbunden sind. In einer Ausführungsform ist eine erste Höhe der Halbleiterbereiche, gemessen direkt über dem ersten äußeren Finnenabstandshalter, kleiner als eine zweite Höhe der Halbleiterbereiche, gemessen direkt über dem inneren Finnenabstandshalter. In einer Ausführungsform sind die Halbleiterbereiche in einen durchgängigen Halbleiterbereich verschmolzen.
  • Das Vorangehende beschreibt Elemente von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um weitere Verfahren und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Ausbilden von Isolationsbereichen über einem Bulk-Halbleitersubstrat; Vertiefen der Isolationsbereiche, wobei obere Abschnitte von Halbleiterstreifen zwischen den Isolationsbereichen höher als obere Flächen der Isolationsbereiche vorstehen, um eine Finnengruppe auszubilden, und wobei die Finnengruppe umfasst: eine Mehrzahl von inneren Finnen; und eine erste äußere Finne und eine zweite äußere Finne auf entgegengesetzten Seiten der Mehrzahl von inneren Finnen; und Ausbilden von Finnenabstandshaltern auf Seitenwänden der Mehrzahl von inneren Finnen, der ersten äußeren Finne und der zweiten äußeren Finne, wobei die Finnenabstandshalter umfassen: einen äußeren Finnenabstandshalter auf einer äußeren Seitenwand der ersten äußeren Finne, wobei die äußere Seitenwand von der Finnengruppe abgewandt ist und der äußere Finnenabstandshalter eine erste Höhe hat; und einen inneren Finnenabstandshalter auf einer inneren Seitenwand der ersten äußeren Finne, wobei die innere Seitenwand der Mehrzahl von inneren Finnen zugewandt ist und der innere Finnenabstandshalter eine zweite Höhe hat, die kleiner als die erste Höhe ist.
  2. Verfahren nach Anspruch 1, wobei die erste Höhe um eine Höhendifferenz von mehr als etwa 2 nm größer als die zweite Höhe ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei der äußere Finnenabstandshalter und der innere Finnenabstandshalter in einem gemeinsamen Prozess ausgebildet werden.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das ferner das Ausbilden eines Gatestapels umfasst, wobei sich der Gatestapel auf Seitenwänden und einer oberen Fläche jeder der Mehrzahl von inneren Finnen, der ersten äußeren Finne und der zweiten äußeren Finne erstreckt.
  5. Verfahren nach Anspruch 4, das ferner das Ausbilden eines Gate-Abstandshalters auf Seitenwänden des Gatestapels umfasst, wobei der Gate-Abstandshalter und die Finnenabstandshalter in einem gemeinsamen Ausbildungsprozess ausgebildet werden.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das ferner das epitaktische Züchten von Epitaxiebereichen auf Grundlage der Mehrzahl von inneren Finnen, der ersten äußeren Finne und der zweiten äußeren Finne umfasst, wobei eine dritte Höhe der Epitaxiebereiche, gemessen direkt über dem äußeren Finnenabstandshalter, kleiner als eine vierte Höhe der Epitaxiebereiche ist, gemessen direkt über dem inneren Finnenabstandshalter.
  7. Verfahren nach Anspruch 6, wobei die vierte Höhe um eine Höhendifferenz von mehr als etwa 2 nm größer als die dritte Höhe ist.
  8. Verfahren nach Anspruch 6 oder 7, wobei das epitaktische Züchten der Epitaxiebereiche das Pulsen einer Vorspannung mit einer Mehrzahl von Zyklen umfasst.
  9. Verfahren nach Anspruch 8, wobei das Pulsen einen Arbeitszyklus in einem Bereich zwischen etwa 10 % und etwa 90 % aufweist.
  10. Verfahren, umfassend: Ausbilden eines Gatestapels auf einer Mehrzahl von Halbleiterfinnen, wobei die Mehrzahl von Halbleiterfinnen umfassen: eine Mehrzahl von inneren Finnen; und eine erste äußere Finne und eine zweite äußere Finne auf entgegengesetzten Seiten der Mehrzahl von inneren Finnen; und epitaktisches Züchten von Epitaxiebereichen auf Grundlage der Mehrzahl von Halbleiterfinnen, wobei eine erste Höhe der Epitaxiebereiche, gemessen entlang einer äußeren Seitenwand der ersten äußeren Finne, kleiner als eine zweite Höhe der Epitaxiebereiche ist, gemessen entlang einer inneren Seitenwand des ersten äußeren Finne.
  11. Verfahren nach Anspruch 10, wobei eine Differenz zwischen der ersten Höhe und der zweiten Höhe größer als etwa 2 nm ist.
  12. Verfahren nach Anspruch 10 oder 11, wobei die Epitaxiebereiche, die auf Grundlage der Mehrzahl von Halbleiterfinnen ausgebildet werden, verschmolzen sind.
  13. Verfahren nach Anspruch 10 oder 11, wobei die Epitaxiebereiche, die auf Grundlage der Mehrzahl von Halbleiterfinnen ausgebildet werden, nicht verschmolzen sind.
  14. Verfahren nach einem der Ansprüche 10 bis 13, ferner umfassend: Ausbilden von Gate-Abstandshaltern auf Seitenwänden des Gatestapels; und in einem gleichen Prozess zum Ausbilden der Gate-Abstandshalter, Ausbilden von Finnenabstandshaltern auf Seitenwänden der Mehrzahl von Halbleiterfinnen, wobei die Finnenabstandshalter umfassen: einen ersten äußeren Finnenabstandshalter und einen zweiten äußeren Finnenabstandshalter, wobei der erste äußere Finnenabstandshalter und der zweite äußere Finnenabstandshalter eine dritte Höhe haben; und einen inneren Finnenabstandshalter zwischen dem ersten äußeren Finnenabstandshalter und dem zweiten äußeren Finnenabstandshalter, wobei der innere Finnenabstandshalter eine vierte Höhe hat, die kleiner als die dritte Höhe ist.
  15. Verfahren nach Anspruch 14, wobei eine Differenz zwischen der dritten Höhe und der vierten Höhe größer als etwa 2 nm ist.
  16. Vorrichtung, umfassend: eine Mehrzahl von Halbleiterfinnen, wobei die Mehrzahl von Halbleiterfinnen umfassen: eine Mehrzahl von inneren Finnen; und eine erste äußere Finne und eine zweite äußere Finne auf entgegengesetzten Seiten der Mehrzahl von inneren Finnen; einen Gatestapel auf einer Seitenwand und oberen Flächen der Mehrzahl von Halbleiterfinnen; Finnenabstandshalter auf einer Seite des Gatestapels, wobei die Finnenabstandshalter umfassen: einen ersten äußeren Finnenabstandshalter und einen zweiten äußeren Finnenabstandshalter, wobei der erste äußere Finnenabstandshalter und der zweite äußere Finnenabstandshalter eine erste Höhe haben; und einen inneren Finnenabstandshalter zwischen dem ersten äußeren Finnenabstandshalter und dem zweiten äußeren Finnenabstandshalter, wobei der innere Finnenabstandshalter eine zweite Höhe hat, die kleiner als die erste Höhe ist; und Halbleiterbereiche, die sich in Räume zwischen jedem Paar der Finnenabstandshalter erstrecken.
  17. Vorrichtung nach Anspruch 16, wobei eine Differenz zwischen der ersten Höhe und der zweiten Höhe größer als etwa 2 nm ist.
  18. Vorrichtung nach Anspruch 16 oder 17, die ferner einen Gate-Abstandshalter auf einer Seitenwand des Gatestapels umfasst, wobei die Finnenabstandshalter durchgängig mit dem Gate-Abstandshalter verbunden sind.
  19. Vorrichtung nach einem der Ansprüche 16 bis 18, wobei eine erste Höhe der Halbleiterbereiche, gemessen direkt über dem ersten äußeren Finnenabstandshalter, kleiner als eine zweite Höhe der Halbleiterbereiche ist, gemessen direkt über dem inneren Finnenabstandshalter.
  20. Vorrichtung nach einem der Ansprüche 16 bis 19, wobei die Halbleiterbereiche zu einem durchgängigen Halbleiterbereich verschmolzen sind.
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