DE102019116582A1

DE102019116582A1 - Herstellung einer aussparungsgate-struktur

Info

Publication number: DE102019116582A1
Application number: DE102019116582.2A
Authority: DE
Inventors: Chang-Yin Chen; Che-Cheng Chang; Chih-Han Lin
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2018-06-27
Filing date: 2019-06-19
Publication date: 2020-01-02
Also published as: KR102265824B1; KR20200001541A; US11328962B2; CN110648919A; US11842932B2; US10840153B2; CN110648919B; TWI734123B; US20210074591A1; TW202018804A; US20200006148A1; US20220270928A1

Abstract

Ein Verfahren enthält Folgendes: Bereitstellen einer Struktur, die eine erste Region und eine zweite Region aufweist, wobei die erste Region eine erste Kanalregion enthält und die zweite Region eine zweite Kanalregion enthält; Ausbilden einer Gate-Stapel-Schicht über der ersten und der zweiten Region; Strukturieren der Gate-Stapel-Schicht, wodurch ein erster Gate-Stapel über der ersten Kanalregion und ein zweiter Gate-Stapel über der zweiten Kanalregion gebildet werden; und seitliches Ätzen unterer Abschnitte des ersten und des zweiten Gate-Stapels durch Anwenden verschiedener Ätzmittelkonzentrationen auf die erste und die zweite Region gleichzeitig, wodurch Aussparungen an den unteren Abschnitten des ersten und des zweiten Gate-Stapels gebildet werden.

Description

PRIORITÄTSDATEN
Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung mit der Seriennummer 62/690,697, eingereicht am 27. Juni 2018, deren gesamte Offenbarung hiermit durch Bezugnahme in den vorliegenden Text aufgenommen wird.
HINTERGRUND
Die Branche der integrierten Halbleiterschaltkreise (ICs) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die mittels eines Herstellungsprozesses gebildet werden kann) kleiner geworden ist. Dieser Prozess der Abwärtsskalierung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt. Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
Ein Fortschritt in einigen IC-Designs und -Herstellungsverfahren ist die Entwicklung einer Aussparungsgate („Notched-Gate“)-Struktur, die an ihrem unteren Ende ausgesparte („notched“) Seitenwände anstelle der im Wesentlichen vertikalen Seitenwände aufweist. Einer der Nutzeffekte der Aussparungsgate-Struktur ist, dass bei ihr die Distanz zwischen den unteren Enden nebeneinanderliegender Gate-Strukturen vergrößert wird, was effektiv das Problem überstehender Metall-Gates (Metall-Gate-Vorstand) während eines Ersatz-Gate- oder „Gate-last“-Prozesses mindert. Jedoch ist es schwierig, die Gleichförmigkeit der Profile von Aussparungsgate-Strukturen über einen Wafer hinweg beizubehalten. Zum Beispiel kann ein Gate-Strukturierungsprozess eine Ätzratendifferenz und eine Verzerrung der kritischen Abmessung („Critical Dimension“, CD) zwischen einer mittigen Region und einer Randregion eines Wafers generieren, was nicht nur eine Variation der Abmessung der Gate-Struktur von der Mitte bis zum Rand, sondern auch eine erhebliche Verschlechterung der Chip-Ausbeute in einer Randregion verursacht. Obgleich die existierenden Lösungsansätze zur Herstellung von Aussparungsgate-Strukturen im Allgemeinen für ihre vorgesehenen Zwecke ausreichend waren, haben sie sich nicht in jeder Hinsicht als vollkommen zufriedenstellend erwiesen. Dementsprechend besteht auf diesem Gebiet Bedarf an Verbesserungen.
Figurenliste
Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und allein der Veranschaulichung dienen. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung besser verständlich zu machen.

1A zeigt eine Draufsicht einer Halbleiterstruktur mit Transistoren, die in verschiedenen Regionen mit einem Aussparungsgate-Struktur-Herstellungsprozess ausgebildet werden, gemäß Aspekten der vorliegenden Offenbarung.
1B, 1C und 1D zeigen Querschnittsansichten der Halbleiterstruktur in 1A gemäß einer Ausführungsform.
2A und 2B zeigen ein Flussdiagramm eines Verfahrens zum Ausbilden der in den 1A-1D gezeigten Halbleiterstruktur gemäß Aspekten der vorliegenden Offenbarung.
3, 4, 5, 6, 7, 8, 9, 10A, 10B, 12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B, 16A und 16B veranschaulichen Querschnittsansichten einer Halbleiterstruktur während eines Herstellungsprozesses gemäß dem Verfahren der 2A-2B gemäß einer Ausführungsform.
11A und 11B zeigen beispielhafte Plasmaprozesskammern, die in einem Herstellungsprozess gemäß dem Verfahren der 2A und 2B verwendet werden, gemäß Aspekten der vorliegenden Offenbarung.

DETAILLIERTE BESCHREIBUNG
Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden. Des Weiteren soll, wenn eine Zahl oder ein Zahlenreich mit „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff Zahlen umfassen, die innerhalb von ±10 % der genannten Zahl liegen, sofern nichts anderes ausgesagt wird. Zum Beispiel umfasst der Begriff „etwa 5 nm“ den Dimensionsbereich von 4,5 nm bis 5,5 nm.
Die vorliegende Offenbarung betrifft allgemein Halbleitervorrichtungen und - herstellungsverfahren. Genauer gesagt, betrifft die vorliegende Offenbarung die Bereitstellung einer Aussparungsgate-Struktur und einer Gate-Herstellungstechnik, die die Gleichförmigkeit des Profils der Aussparungsgate-Struktur auf einem Wafermaßstab beibehält. Beim Bilden von Feldeffekttransistoren (FETs) beeinflusst die kritische Abmessung (CD) von Gate-Stapeln viele Betriebsparameter integrierter Schaltkreise, wie zum Beispiel Geschwindigkeitsperformance und Stromverbrauch eines Schaltkreises. Es bestehen außerdem Bedenken, dass die abnehmende CD und die näher beieinanderliegenden Basisdistanzen zwischen benachbarten Gate-Stapeln das Problem von Kurzschlüssen zwischen Bauelementen aufgrund des Entweichens von Metallmaterial aus einem defekten Gate-Stapel während eines Ersatz-Gate- oder „Gate-Last“-Prozesses - als „Metall-Gate-Vorstand“ bezeichnet - verschärfen könnten. Die Aussparungsgate-Struktur („Notched-Gate Structure“) wurde als eine Möglichkeit entwickelt, das Risiko des Metall-Gate-Vorstands zu reduzieren. Darüber hinaus reduziert die Aussparungsgate-Struktur die effektiven Gate-Stapel-CDs und vergrößert die Distanz von der Unterseite eines Gate-Stapels zu anderen FET-Strukturelementen, wodurch mögliche Kurzschlüsse infolge eines Metall-Gate-Vorstands vermindert werden. In einigen Fällen entstehen während der Bildung von Aussparungsgate-Strukturen in verschiedenen Regionen eines Wafers Ätzratendifferenzen und CD-Verzerrungen über den Wafer hinweg. Beispielsweise werden Gate-Stapel-Strukturen in Randregionen eines Wafers gelegentlich an der Unterseite von Gate-Stapeln unterätzt vorgefunden, während jene in mittigen Regionen gelegentlich überätzt vorgefunden werden. Dies könnte Schaltkreisdefekte und eine verringerte Chip-Ausbeute verursachen. Eine Aufgabe der vorliegenden Offenbarung ist die Beibehaltung der Gleichförmigkeit des Profils der Aussparungsgate-Struktur über den gesamten Wafer hinweg, indem verschiedene Ätzraten auf verschiedene Regionen des Wafers während der Bildung der Aussparungsgate-Struktur angewendet werden.
1A veranschaulicht eine Draufsicht einer Halbleitervorrichtung (oder Halbleiterstruktur) 100. 1B veranschaulicht eine Querschnittsansicht der Vorrichtung 100 entlang der Linie B-B von 1A. 1C veranschaulicht eine Querschnittsansicht der Vorrichtung 100 entlang der Linie C-C von 1A. 1D veranschaulicht eine Querschnittsansicht der Vorrichtung 100 entlang der Linie D-D von 1A.
Wir wenden uns 1A zu. Die Vorrichtung 100 kann ein Wafer, Teil eines Wafers oder ein Substrat mit darauf ausgebildeten Strukturelementen sein. in der veranschaulichten Ausführungsform ist die Vorrichtung 100 ein Halbleiterwafer (zum Beispiel ein Siliziumwafer). Ein Wafer besitzt gewöhnlich eine Scheibenform mit einem Radius r_o. Der Durchmesser (2r_o) der Scheibe kann im Bereich von 0-200 mm (Ø-8 Inch) bis Ø-450 mm (Ø-18 Inch) liegen, wie ein Wafer mit Ø-300 mm (0-12 Inch) in einem konkreten Beispiel. In einer Draufsicht kann die Vorrichtung 100, in Abhängigkeit von einer Distanz bis zu einer Mitte der Vorrichtung 100, in mehrere Regionen unterteilt werden, wie zum Beispiel Randregionen und mittige Regionen, in der veranschaulichten Ausführungsform ist die Vorrichtung 100 in einer mittigen Region I innerhalb des Radius r₁ und eine Randregion (oder periphere Region) II außerhalb des Radius r₁ unterteilt. In einer Weiterführung der Ausführungsform beträgt r₁ etwa 71 % von r_o , was dazu führt, dass die Region I und die Region II in einer Draufsicht im Wesentlichen gleiche Flächen haben.
Die Vorrichtung 100 kann eine Zwischenvorrichtung sein, die während der Verarbeitung eines integrierten Schaltkreises (IC) gefertigt wird, der umfassen kann: statischen Direktzugriffsspeicher (SRAM) und/oder Logikschaltkreise, passive Komponenten wie zum Beispiel Widerstände, Kondensatoren und Induktionsspulen, und aktive Komponenten wie zum Beispiel p-Typ-FETs (pFETs), n-Typ-FETs (nFETs), FinFETs, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET) und komplementäre Metall-Oxid-Halbleiter (CMOS)-Transistors, Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen davon. Des Weiteren sind die verschiedenen Strukturelemente, einschließlich Transistoren, Gate-Stapel, aktive Regionen, Isolierstrukturen und andere Strukturelemente in verschiedenen Ausführungsformen der vorliegenden Offenbarung zur Vereinfachung und zum leichteren Verständnis dargestellt und beschränken die Ausführungsformen nicht unbedingt auf bestimmte Arten von Vorrichtungen, eine bestimmte Anzahl von Vorrichtungen, eine bestimmte Anzahl von Regionen oder eine bestimmte Konfiguration von Strukturen oder Regionen.
In der veranschaulichten Ausführungsform enthält die Vorrichtung 100 ein Substrat 102, mehrere Finnen 104, die aus dem Substrat 102 herausragen, einschließlich der Finne 104a in der Randregion II und der Finne 104b in der mittigen Region I, und mehrere Gate-Strukturen 112, die über den Finnen 104 angeordnet sind, einschließlich des Gate-Stapels 112a über der Finne 104a und des Gate-Stapels 112b über der Finne 104b. In einigen Ausführungsformen werden die Gate-Strukturen 112 auch als Gate-Stapel 112 oder Gate-Stapel-Schichten 112 bezeichnet. Die Finnen 104 sind der Länge nach entlang der X-Richtung angeordnet, und die Gate-Stapel 112 sind der Länge nach entlang der Y-Richtung angeordnet, die allgemein senkrecht zur X-Richtung verläuft. Des Weiteren verlaufen die Finnen 104 allgemein parallel zueinander, und die Gate-Stapel 112 verlaufen allgemein parallel zueinander. Jeder Abschnitt der Gate-Stapel 112 nimmt die jeweiligen Finnen 104 in Eingriff, um einzelne Feldeffekttransistoren (FETs) zu bilden, was eine Kanalregion 114 enthält, die innerhalb der Finne 104 liegt und durch das Gate-Struktur 112 bedeckt wird, wie zum Beispiel die Kanalregion 114a in der Randregion II und die Kanalregion 114b in der mittigen Region I.
Wir wenden uns den 1B, 1C und 1D zusammen zu. Die Vorrichtung 100 kann des Weiteren eine dielektrische Auskleidungsschicht 103 an Seitenwänden der Finnen 104, eine Isolierstruktur 106 über dem Substrat 102 und zwischen den Finnen 104, Gate-Abstandshalter 160 an Seitenwänden des Gate-Stapels 112, und eine Zwischenschichtdielektrikum (Interlayer Dielectric, ILD)-Schicht 166 enthalten. Jeder Gate-Stapel 112 enthält eine dielektrische Schicht 108 mit hohem k-Wert und eine leitfähige Schicht 110 über der dielektrischen Schicht 108 mit hohem k-Wert. Die leitfähige Schicht 110 enthält eine oder mehrere Schichten aus metallischen Materialien. Darum wird jeder Gate-Stapel 112 auch als ein Metall-Gate mit hohem k-Wert (oder HK MG) 112 bezeichnet. Die Gate-Stapel 112 können des Weiteren eine Grenzflächenschicht (nicht gezeigt) unter der dielektrischen Schicht 108 mit hohem k-Wert enthalten. Jeder Gate-Stapel 112 ist über der Oberseite 170 der jeweiligen Finne 104 angeordnet und bedeckt ihre Seitenwände. Die Unterseite des Gate-Stapels 112 liegt ebenfalls über der Isolierstruktur 106.
Wir wenden uns 1C zu. Der Gate-Stapel 112 hat einen Abschnitt über der Oberseite 170 der Finne 104, als der obere Abschnitt 116-1 bezeichnet, und einen Abschnitt unter der Oberseite 170 der Finne 104, als der untere Abschnitt 116-2 bezeichnet. In einigen Ausführungsformen wird der obere Abschnitt 116-1 auch als ein oberer Abschnitt 116-1 bezeichnet, und der untere Abschnitt 116-2 wird auch als ein unterer Abschnitt 116-2 bezeichnet. Die Position der Oberseite 170 der Finne 104 ist zur besseren Verständlichkeit des Vergleichs durch eine Strichlinie in 1C markiert. Der obere Abschnitt 116-1 hat eine obere Breite w_o und eine untere Breite w₁ . Die obere Breite w_o ist in verschiedenen Ausführungsformen größer als, oder mindestens so groß wie, die untere Breite w₁ . in der veranschaulichten Ausführungsform hat der obere Abschnitt 116-1 im Wesentlichen vertikale Seitenwände. Darum sind die Breiten w_o und w₁ etwa die gleichen und liegen im Bereich von etwa 16 nm bis etwa 240 nm, wie zum Beispiel etwa 145 nm. Im Gegensatz dazu hat der untere Abschnitt 116-2 Seitenwände, die nach innen geneigt sind. Eine geneigte Seitenwand und die Oberseite der Isolierstruktur 106 (sowie die Oberseite der Substrats 102) bilden in einigen Ausführungsformen einen Winkel θ im Bereich von etwa 45 Grad bis etwa 85 Grad, wie zum Beispiel etwa 80 Grad. Der obere Abschnitt 116-1 hat in einigen Ausführungsformen eine Höhe h_o im Bereich von etwa 20 nm bis etwa 500 nm. Der untere Abschnitt 116-2 hat in einigen Ausführungsformen eine Höhe h₁ , die kleiner ist als h_o (h₁<h_o). in der veranschaulichten Ausführungsform ist h₁ kleiner als 50 nm. Die untere Breite w₁ des oberen Abschnitts 116-1 ist auch die obere Breite des unteren Abschnitts 116-2. Die mittlere Breite w₂ des unteren Abschnitts 116-2 wird auf der halben Höhe von h₁ (h₁/2) gemessen. In verschiedenen Ausführungsformen ist w₂ um etwa 0,1 nm bis etwa 15 nm kleiner als w₁ . Die untere Breite w₃ des unteren Abschnitts 116-2 wird weiter geschrumpft, wie zum Beispiel um etwa 0,1 nm bis etwa 30 nm kleiner als w₁ . In einem konkreten Beispiel betragen w₀ und w₁ beide etwa 145 nm, w₂ beträgt etwa 141 nm (etwa 4 nm weniger als w₁ ), und w₃ beträgt etwa 137 nm (etwa 8 nm weniger als w₁ ). In einem anderen Beispiel beträgt w₃ etwa 10 % bis etwa 100 % von w₁ . Der Gate-Stapel 112 hat im unteren Abschnitt 116-2 eine kleinere effektive CD als im oberen Abschnitt 116-1. Die geneigten Seitenwände umgeben den ausgesparten Abschnitt des Gate-Stapels 112. in der veranschaulichten Ausführungsform beginnt die nach innen gerichtete Aussparung der Seitenwand des Gate-Stapels 112 auf etwa der gleichen Höhe der Oberseite 170 der Finne 104, während in einigen anderen Ausführungsformen die nach innen gerichtete Aussparung der Seitenwände des Gate-Stapels 112 über oder unter der Oberseite 170 der Finne 104 beginnen kann. Mitunter wird festgestellt, dass die untere Breite w₃ des unteren Abschnitts 116-2 eine große Variation über den Wafer hinweg erfährt. Zum Beispiel kann eine untere Breite w₃ ' in der Randregion II gleich oder bis etwa 50 % größer sein als eine untere Breite w₃ in der mittigen Region I. In einigen Beispielen kann in der Randregion II eine untere Breite w₃ ' sogar größer sein als eine auf der Höhe h₁ gemessene Breite w1 - ein Szenario, bei dem ein Metall-Gate-Vorstand relativ leichter auftreten würde. Das Herstellungsverfahren für eine Aussparungsgate-Struktur, das weiter unten noch ausführlicher zu besprechen sein wird, kann die Gleichförmigkeit der unteren Breite w₃ über verschiedene Regionen des Wafers hinweg effektiv beibehalten.
Wir kehren erneut zu den 1B, 1C und 1D zusammen zurück. Im Folgenden werden die Komponenten der Vorrichtung 100 näher beschrieben. Das Substrat 102 ist in der vorliegenden Ausführungsform ein Siliziumsubstrat. Alternativ kann das Substrat 102 einen anderen elementaren Halbleiter umfassen, wie zum Beispiel Germanium; einen Verbundhalbleiter, einschließlich Siliziumcarbid, Galliumnitrid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und Indiumantimonid; einen Legierungshalbleiter, einschließlich Silizium-Germanium, Galliumarsenidphosphid, Aluminium-Indiumphosphid, Aluminium-Galliumarsenid, Gallium-Indiumarsenid, Gallium-Indiumphosphid und Gallium-Indiumarsenidphosphid; oder Kombinationen davon. In einer weiteren Ausführungsform enthält das Substrat 102 Indium-Zinn-Oxid (ITO)-Glas.
Die Finnen 104 können ein oder mehrere Halbleitermaterialien umfassen, wie zum Beispiel Silizium, Germanium, Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid, Silizium-Germanium, Galliumarsenidphosphid, Aluminium-Indiumphosphid, Aluminium-Galliumarsenid, Gallium-Indiumarsenid, Gallium-Indiumphosphid und Gallium-Indiumarsenidphosphid. In einer Ausführungsform können die Finnen 104 abwechselnd gestapelte Schichten aus zwei verschiedenen Halbleitermaterialien enthalten, wie zum Beispiel Schichten aus Silizium und Silizium-Germanium, die abwechselnd gestapelt sind. Die Finnen 104 können zusätzlich Dotanden enthalten, um die Leistung der Vorrichtung 100 zu verbessern. Zum Beispiel können die Finnen 104 einen oder mehrere n-Typ-Dotanden enthalten, wie zum Beispiel Phosphor oder Arsen, oder einen oder mehrere p-Typ-Dotanden, wie zum Beispiel Bor oder Indium.
Die Auskleidungsschicht 103 kann Siliziumnitrid (zum Beispiel Si₃N₄) enthalten und kann unter Verwendung einer chemischen Aufdampfung (CVD), wie zum Beispiel Niederdruck-CVD (LPCVD) oder Plasma-verstärkter CVD (PECVD), Atomschichtabscheidung (ALD) oder eines anderen geeigneten Verfahrens abgeschieden werden.
Die Isolierstruktur 106 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Fluorid-dotiertes Silikatglas (FSG), ein dielektrisches Material mit niedrigem k-Wert und/oder ein anderes geeignetes isolierendes Material umfassen. Die Isolierstruktur 106 kann aus Flachgrabenisolier (STI)-Strukturelementen bestehen. Die Isolierstruktur 106 kann unter Verwendung von CVD, wie zum Beispiel fließfähiger CVD, oder eines anderen geeigneten Verfahrens abgeschieden werden.
Die dielektrische Schicht 108 mit hohem k-Wert kann ein oder mehrere dielektrische Materialien mit hohem k-Wert (oder eine oder mehrere Schichten aus dielektrischen Materialien mit hohem k-Wert) enthalten, wie zum Beispiel Hafnium-Siliziumoxid (HfSiO), Hafniumoxid (HfO₂), Aluminiumoxid (Al₂O₃), Zirkoniumoxid (ZrO₂), Lanthanoxid (La₂O₃), Titanoxid (T₁O₂), Yttriumoxid (Y₂O₃), Strontiumtitanat (SrTiO₃) oder eine Kombination davon. Die dielektrische Schicht 108 mit hohem k-Wert kann unter Verwendung von CVD, ALD und/oder eines anderen geeigneten Verfahrens abgeschieden werden.
Die leitfähige Schicht 110 enthält eine oder mehrere Metallschichten, wie zum Beispiel eine oder mehrere Austrittsarbeitsmetallschichten, eine oder mehrere leitfähige Sperrschichten und eine oder mehrere Metallfüllschichten. Die Austrittsarbeitsmetallschicht kann in Abhängigkeit vom Typ (PFET oder NFET) der Vorrichtung eine p-Typ- oder n-Typ-Austrittsarbeitsschicht sein. Die p-Typ-Austrittsarbeitsschicht umfasst ein Metall mit einer hinreichend großen effektiven Austrittsarbeit, das - ohne darauf beschränkt zu sein - ausgewählt ist aus der Gruppe bestehend aus Titannitrid (Zinn), Tantalnitrid (TaN), Ruthenium (Ru), Molybdän (Mo), Wolfram (W), Platin (Pt) oder Kombinationen davon. Die n-Typ-Austrittsarbeitsschicht umfasst ein Metall mit hinreichend niedriger effektiver Austrittsarbeit, das - ohne darauf beschränkt zu sein - ausgewählt ist aus der Gruppe bestehend aus Titan (Ti), Aluminium (Al), Tantalcarbid (TaC), Tantalcarbidnitrid (TaCN), Tantal-Siliziumnitrid (TaSiN), Titan-Siliziumnitrid (TiSiN) oder Kombinationen davon. Die Metallfüllschicht kann Aluminium (Al), Wolfram (W), Kobalt (Co) und/oder andere geeignete Materialien enthalten. Die leitfähige Schicht 110 kann unter Verwendung von Verfahren wie zum Beispiel CVD, PVD, Plattieren und/oder andere geeignete Prozesse abgeschieden werden.
Die Gate-Abstandshalter 160 können ein dielektrisches Material, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, ein anderes dielektrisches Material oder Kombinationen davon umfassen, und können eine oder mehrere Schichten aus Material umfassen. Die Gate-Abstandshalter 160 können unter Verwendung von CVD, ALD und/oder eines anderen geeigneten Verfahrens abgeschieden werden.
Die ILD-Schicht 166 kann Tetraethylorthosilikat (TEOS)-Oxid, undotiertes Silikatglas oder dotiertes Siliziumoxid, wie zum Beispiel Borphosphosilikatglas (BPSG), Quarzglas (FSG), Phosphosilikatglas (PSG), Bor-dotiertes Siliziumglas (BSG) und/oder andere geeignete dielektrische Materialien umfassen. Die ILD-Schicht 166 kann durch PECVD (Plasmaverstärktes CVD), FCVD (fließfähige CVD) oder andere geeignete Verfahren gebildet werden.
Die Vorrichtung 100 enthält des Weiteren Source/Drain-(S/D)-Strukturelemente 162, die über den Finnen 104 angeordnet sind. Allgemein sind S/D-Strukturelemente 162 auf den Finnen 104 in ihren jeweiligen S/D-Regionen angeordnet. In einer Ausführungsform enthalten die auf der Finne 104a angeordneten S/D-Strukturelemente 162 p-Typ-dotiertes Silizium-Germanium, und die auf der Finne 104b angeordneten S/D-Strukturelemente 162 enthalten n-Typ-dotiertes Silizium.
Die Vorrichtung 100 enthält des Weiteren eine oder mehrere dielektrische Schichten, wie zum Beispiel eine dielektrische Schutzschicht 168, die ein Nitrid umfassen kann, wie zum Beispiel Siliziumnitrid, um die ILD-Schicht 166 zu schützen, und eine Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) 164, die über den S/D-Strukturelementen 162 angeordnet ist. Die CESL 164 kann ebenfalls über der Isolierstruktur 106 angeordnet sein. Die CESL 164 kann Siliziumnitrid, Siliziumoxynitrid, Siliziumnitrid mit Sauerstoff (O)- oder Kohlenstoff (C)-Elementen und/oder andere Materialien umfassen; und kann durch CVD, PVD, ALD oder andere geeignete Verfahren gebildet werden.
2A und 2B veranschaulichen ein Flussdiagramm eines Verfahrens 200 zum Ausbilden der Vorrichtung 100 gemäß einer Ausführungsform. Das Verfahren 200 ist lediglich ein Beispiel und soll die vorliegende Offenbarung nicht stärker beschränken als auf das, was ausdrücklich in den Ansprüchen dargelegt ist. Zusätzliche Operationen können vor, während und nach dem Verfahren 200 bereitgestellt werden, und einige beschriebene Operationen können ersetzt, weggelassen oder verschoben werden, um zusätzliche Ausführungsformen des Verfahrens zu erhalten. Das Verfahren 200 wird unten in Verbindung mit den 3-16B beschrieben. 3-10B und 12A-16B veranschaulichen verschiedene Querschnittsansichten der Halbleitervorrichtung 100 während Herstellungsschritten gemäß dem Verfahren 200. Konkret gesagt, veranschaulichen 3-9 eine Querschnittsansicht der Vorrichtung 100 entlang der Linie D-D von 1A. 10A, 12A, 13A, 14A, 15A und 16A veranschaulichen Querschnittsansichten der Vorrichtung 100 entlang der Linie B-B von 1A. 10B, 12B, 13B, 14B, 15B und 16B veranschaulichen Querschnittsansichten der Vorrichtung 100 entlang der Linie C-C von 1A. 11A und 11B veranschaulichen verschiedene beispielhafte Plasmaverarbeitungskammern, die zur Verwendung in bestimmten Operationen des Verfahrens 200 geeignet sind.
Bei Operation 202 stellt das Verfahren 200 (2A) eine Vorrichtungsstruktur 100 bereit, oder wird mit einer Vorrichtungsstruktur 100 beschickt, die ein Substrat 102 hat, wie es zum Beispiel in 3 gezeigt ist. Die verschiedenen Materialien für das Substrat 102 wurden oben mit Bezug auf die 1A-1D besprochen. In verschiedenen Ausführungsformen ist das Substrat 102 ein Wafer, wie zum Beispiel ein Siliziumwafer, und kann eine oder mehrere epitaxial gezüchtete Halbleiterschichten in seinem oberen Abschnitt enthalten. Operation 202 enthält außerdem das Ausbilden einer strukturierten Maske 101 über dem Substrat 102. Die strukturierte Maske 101 kann unter Verwendung eines oder mehrerer Fotolithografieprozesse gebildet werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstjustierende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Mittenabstände haben, die kleiner sind als die, die ansonsten durch einen einzelnen, direkten Fotolithografieprozess erhalten werden können. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat 102 ausgebildet und durch einen Fotolithografieprozess strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht durch einen selbstjustierenden Prozess ausgebildet. Die Opferschicht wird dann entfernt, und die übrig gebliebenen Abstandshalter, oder Dorne, werden die strukturierte Maske 101. Die strukturierte Maske 101 kann in verschiedenen Ausführungsformen Siliziumoxid, Siliziumnitrid, Photoresist oder andere geeignete Materialien enthalten.
Operation 202 enthält des Weiteren das Ätzen des Substrats 102 unter Verwendung der strukturierten Maske 101 als eine Ätzmaske, wodurch die Finnen 104 gebildet werden, wie zum Beispiel in 4 gezeigt. Die strukturierte Maske 101 wird danach entfernt. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Prozesse enthalten. Zum Beispiel kann ein Trockenätzprozess ein Sauerstoff-haltiges Gas, ein Fluor-haltiges Gas (zum Beispiel CF₄, SF₆, CH₂F₂, CHF₃ und/oder C₂F₆), ein Chlorhaltiges Gas (zum Beispiel Cl₂, CHCl₃, CCl₄ und/oder BCl₃), ein Brom-haltiges Gas (zum Beispiel HBr und/oder CHBr₃), ein Iod-haltiges Gas, andere geeignete Gase und/oder Plasmas und/oder Kombinationen davon implementieren. Zum Beispiel kann ein Nassätzprozess ein Ätzen in verdünnter Fluorwasserstoffsäure (DHF); Kaliumhydroxid (KOH)-Lösung; Ammoniak; einer Lösung, die Fluorwasserstoffsäure (HF), Salpetersäure (HNO₃) und/oder Essigsäure (CH₃COOH) enthält; oder ein anderes geeignetes Nassätzmittel umfassen.
Bei Operation 204 bildet das Verfahren 200 (2A) eine Auskleidungsschicht 103 über Seitenwänden der Finnen 104. In der veranschaulichten Ausführungsform wird die Auskleidungsschicht 103 über oberen und Seitenwänden der Finnen 104 und über einer Oberseite des Substrats 102 abgeschieden, wie zum Beispiel in 5 gezeigt. In Weiterführung der veranschaulichten Ausführungsform enthält die Auskleidungsschicht 103 Siliziumnitrid (zum Beispiel Si₃N₄) und kann unter Verwendung von LPCVD, PECVD, ALD oder anderer geeigneter Verfahren abgeschieden werden. Die Auskleidungsschicht 103 kann auf eine Dicke von 1 bis 5 nm abgeschieden werden, wie zum Beispiel 3 nm. Operation 204 kann optional des Weiteren das Anwenden eines anisotropen Ätzprozesses auf die Auskleidungsschicht 103 enthalten. Der anisotrope Ätzprozess ist dafür ausgelegt, die Auskleidungsschicht 103 selektiv zu ätzen, aber ätzt nicht das Substrat 102. Die Operation 210 kann Abschnitte der Auskleidungsschicht 103 von der Oberseite des Substrats 102 her entfernen, wodurch das Substrat 102 zwischen den Finnen 104 (nicht gezeigt) freigelegt wird. Der Abschnitt der Auskleidungsschicht 103 an den Seitenwänden der Finnen 104 bleibt aufgrund des stark richtungsgebundenen Ätzens im Wesentlichen ungeätzt. Des Weiteren kann gegebenenfalls die Oberseite der Finnen 104 durch diesen anisotropen Ätzprozess freigelegt werden. In einer Ausführungsform, wo die Auskleidungsschicht 103 Siliziumnitrid enthält, kann die Operation 204 eine O₂/N₂-Fernentladung mit einem Fluor-haltigen Gas, wie zum Beispiel CF₄, NF₃ oder SF₆, verwenden, und kann zusätzlich Wasserstoff (H2) oder CH₄ enthalten. Verschiedene andere Verfahren des selektiven Ätzens der Auskleidungsschicht 103 sind ebenfalls möglich.
Bei Operation 206 bildet das Verfahren 200 (2A) eine Isolierstruktur 106 über der Auskleidungsschicht 103, die Räume zwischen den Finnen 104 füllt, wie zum Beispiel in 6 gezeigt. Die Operation 206 kann eine Vielzahl verschiedener Prozesse enthalten, wie zum Beispiel Abscheidung (zum Beispiel FCVD), Ausheilen, chemisch-mechanische Planarisierung (CMP) und Rückätzen. Zum Beispiel kann die Operation 206 ein fließfähiges dielektrisches Material über dem Substrat 102 abscheiden und Räume zwischen den Finnen 104 füllen. In einigen Ausführungsformen enthält die Abscheidung des fließfähigen dielektrischen Materials das Einleiten einer Silizium-haltigen Verbindung und einer Sauerstoff-haltigen Verbindung, die reagieren, um ein fließfähiges dielektrisches Material zu bilden, wodurch die Lücken ausgefüllt werden. Das Material für die Isolierstruktur 106 kann undotiertes Silikatglas (USG), Fluorid-dotiertes Silikatglas (FSG), Phosphosilikatglas (PSG), Borphosphosilikatglas (BPSG) oder ein anderes geeignetes isolierendes Material enthalten. Anschließend behandelt die Operation 214 das fließfähige Material mit einigen Ausheilungsprozesse, um das fließfähige dielektrische Material in ein festes dielektrisches Material umzuwandeln. Die Ausheilungsprozesse können Trockenausheilen oder Nassausheilen mit einer Temperatur im Bereich von 400 bis 550°C enthalten. Danach führt die Operation 206 einen oder mehrere CMP-Prozesse und/oder Rückätzprozesse aus, um die Isolierstruktur 106 auszusparen.
Bei Operation 208 spart das Verfahren 200 (2A) die Isolierstruktur 106 und die Auskleidungsschicht 103 aus, um obere Abschnitte der Finnen 104 freizulegen, wie zum Beispiel in 7 gezeigt. Die Operation 208 kann in verschiedenen Ausführungsformen eines oder mehrere von Nassätzen, Trockenätzen, reaktivem Ionenätzen oder einem anderen geeigneten Ätzverfahren verwenden. Zum Beispiel können die Isolierstruktur 106 und die Auskleidungsschicht 103 in einem einzigen Ätzprozess ausgespart werden. In alternativen Ausführungsformen wird die Isolierstruktur 106 unter Verwendung eines ersten Ätzprozesses ausgespart, und anschließend wird die Auskleidungsschicht 103 unter Verwendung eines zweiten Ätzprozesses ausgespart.
Bei Operation 210 bildet das Verfahren 200 (2A) eine Gate-Stapel-Schicht 112 über den Finnen 104, die die Räume zwischen den Finnen 104 ausfüllt, wie zum Beispiel in 8 gezeigt. Die Gate-Stapel-Schicht 112 wird anschließend strukturiert, um einen Gate-Stapel zu bilden, der dafür verwendet wird, die Source/Drain-Regionen zu definieren und bilden. In der veranschaulichten Ausführungsform ist der aus der Gate-Stapel-Schicht 112 zu strukturierende Gate-Stapel ein Dummy-Gate-Stapel und wird in einem Gate-Last Prozess durch einen endgültigen Gate-Stapel ersetzt. In einigen Ausführungsformen ist der aus der Gate-Stapel-Schicht 112 zu strukturierende Gate-Stapel der endgültige Gate-Stapel zum Beispiel in einem Gate-First-Prozess.
In einigen Ausführungsformen enthält die Gate-Stapel-Schicht 112 eine Dummy-Gate-Dielektrikumschicht und eine Dummy-Gate-Elektrodenschicht. Die Dummy-Gate-Dielektrikumschicht wird über den frei liegenden Finnen 104 ausgebildet. Die Dummy-Gate-Dielektrikumschicht kann durch thermische Oxidation, CVD, Sputtern oder sonstige andere Verfahren gebildet werden, die auf diesem technischen Gebiet bekannt sind und zum Ausbilden einer Dummy-Gate-Dielektrikumschicht verwendet werden. In einer Ausführungsform wird die Dummy-Gate-Dielektrikumschicht aus dem gleichen Material gebildet wie die Isolierstruktur 106. In anderen Ausführungsformen kann die Dummy-Gate-Dielektrikumschicht aus einem oder mehreren geeigneten dielektrischen Materialien gebildet werden, wie zum Beispiel Siliziumoxid (zum Beispiel SiO₂), Siliziumnitrid (zum Beispiel Si₃N₄), Siliziumoxynitrid (zum Beispiel SiON), Dielektrika mit niedrigem k-Wert, wie zum Beispiel Kohlenstoff-dotierte Oxide, Dielektrika mit extrem niedrigem k-Wert, wie zum Beispiel porenhaltiges Kohlenstoff-dotiertes Siliziumdioxid, ein Polymer, wie zum Beispiel Polyimid, dergleichen, oder eine Kombination davon. In anderen Ausführungsformen enthält die Dummy-Gate-Dielektrikumschicht dielektrische Materialien, die eine hohe Dielektrizitätskonstante (k-Wert) haben, die zum Beispiel größer als 3,9 ist. Die Materialien können Metalloxide, wie zum Beispiel HfO_2, HfZrO_x, HfSiO_x, HfTiO_x, HfAlO_x, Zinn, dergleichen, oder eine Kombination davon enthalten. Anschließend wird die Dummy-Gate-Elektrodenschicht über der Dummy-Gate-Dielektrikumschicht ausgebildet. In einigen Ausführungsformen ist die Dummy-Gate-Elektrodenschicht ein leitfähiges Material und kann aus einer Gruppe ausgewählt werden, die polykristallines Silizium (poly-Si), polykristallines Silizium-Germanium (poly-SiGe), Siliziumnitrid (zum Beispiel Si₃N₄), metallische Nitride, metallische Silicide und metallische Oxide umfasst. In einer Ausführungsform kann die Dummy-Gate-Elektrodenschicht durch PVD, CVD, Aufsputtern oder andere Techniken abgeschieden werden, die auf diesem technischen Gebiet für das Abscheiden leitfähiger Materialien bekannt sind und verwendet werden. Die Oberseite der Dummy-Gate-Elektrodenschicht hat gewöhnlich eine nicht-planare Oberseite und kann in einem oder mehreren CMP-Prozessen planarisiert werden, nachdem sie abgeschieden wurde.
Bei Operation 212 bildet das Verfahren 200 (2A) eine Hartmaskenschicht 120 über der Gate-Stapel-Schicht 112. Die Hartmaskenschicht 120 kann eine oder mehrere Strukturierungsschichten enthalten, wie zum Beispiel eine erste Hartmaskenschicht 122 und eine zweite Hartmaskenschicht 124, wie zum Beispiel in 9 gezeigt. Die Hartmaskenschichten 122 und 124 können eine oder mehrere Schichten aus dielektrischem Material enthalten, wie zum Beispiel Siliziumoxid, Siliziumnitrid und/oder Siliziumoxynitrid. Zum Beispiel kann die erste Hartmaskenschicht 122 eine Oxidschicht sein (zum Beispiel Siliziumoxid), und die zweite Hartmaskenschicht 124 kann eine Nitridschicht sein (zum Beispiel Siliziumnitrid). Die erste Hartmaskenschicht 122 und die zweite Hartmaskenschicht 124 können durch einen Prozess wie zum Beispiel CVD oder andere geeignete Verfahren abgeschieden werden. Die erste Hartmaskenschicht 122 kann eine Dicke von etwa 10 Å bis etwa 50 Å haben, und die zweite Hartmaskenschicht 124 kann eine Dicke von etwa 150 Å bis etwa 850 Å haben.
Operation 212 enthält des Weiteren die Strukturierung der Hartmaskenschicht 120 durch Fotolithografie- und Ätzprozesse, wie zum Beispiel in den 10A und 10B gezeigt, die Querschnittsansichten der Vorrichtung 100 entlang der Linie B-B bzw. der Linie C-C von 1A zeigen. Die Fotolithografie- und Ätzprozesse können zuerst die zweite Hartmaskenschicht 124 strukturieren und dann die erste Hartmaskenschicht 122 unter Verwendung der strukturierten zweiten Hartmaskenschicht 124 als eine Ätzmaske strukturieren. Ein beispielhafter Fotolithografieprozess kann das Ausbilden eines Photoresists (nicht gezeigt) über der zweiten Hartmaskenschicht 124 enthalten. Eine lithographische Belichtung wird auf der Vorrichtung 100 ausgeführt, die ausgewählte Regionen des Photoresists bestrahlt. Die Belichtung veranlasst eine chemische Reaktion in den belichteten Regionen des Photoresists. Nach der Belichtung wird ein Entwickler auf den Photoresist aufgebracht. Der Entwickler löst entweder die belichteten Regionen im Fall eines positiven Resistentwicklungsprozesses oder die nicht-belichteten Regionen im Fall eines negativen Resistentwicklungsprozesses auf (oder entfernt sie auf andere Weise). Zu geeigneten positiven Entwicklern gehören TMAH (Tetramethylammoniumhydroxid), KOH und NaOH, und zu geeigneten negativen Entwicklern gehören Lösemittel wie zum Beispiel n-Butylacetat, Ethanol, Hexan, Benzen und Toluol. Nachdem der Photoresist entwickelt wurde, können die belichteten Abschnitte der zweiten Hartmaskenschicht 124 durch einen Ätzprozess entfernt werden, wie zum Beispiel Nassätzen, Trockenätzen, reaktives Ionenätzen (RIE), Ashing und/oder ein anderes Ätzverfahren. Anschließend wird eine Struktur, die in der geätzten zweiten Hartmaskenschicht 124 ausgebildet ist, zu der ersten Hartmaskenschicht 122 übertragen, indem selektiv durch Öffnungen in der strukturierten zweiten Hartmaskenschicht 124 hindurch geätzt wird, was zu einer strukturierten Hartmaskenschicht 122 führt. Die strukturierten Hartmaskenschichten 122 und 124 werden zusammen als eine strukturierte Hartmaske 120 bezeichnet. Nach dem Ätzen kann der Photoresist entfernt werden.
Bei Operation 214 strukturiert das Verfahren 200 (2B) die Gate-Stapel-Schicht 112 unter Verwendung der strukturierten Hartmaske 120 als eine Ätzmaske. In einer Ausführungsform enthält die Operation 214 zuerst das Strukturieren der verschiedenen Schichten der Gate-Stapel-Schicht 112, einschließlich der Dummy-Gate-Elektrodenschicht und der Dummy-Gate-Dielektrikumschicht, um Gate-Stapel mit im Wesentlichen vertikalen Seitenwänden zu bilden, und ein anschließendes seitliches Ätzen des unteren Abschnitts der Gate-Stapel, um ausgesparte Basen zu bilden. In einer konkreten Ausführungsform verwendet die Operation 214 einen Trockenätzprozess, wie zum Beispiel Plasmaätzen, reaktives Ionenätzen (RIE) oder ein anderes geeignetes anisotropes Ätzverfahren. Relativ gesprochen, liegen die Vorteile der Implementierung eines Trockenätzprozesses hauptsächlich darin, dass sich damit die Plasmas einfach steuern lassen und besser wiederholbarer Ergebnisse erzielt werden als mit anderen Prozessen, wie zum Beispiel einem Nassätzverfahren. Viele Plasmaparameter, wie zum Beispiel Gasdruck, chemische Zusammensetzung und die Quellen-/Vorspannleistung, können während des Trockenätzprozesses variiert oder modifiziert werden, um eine Feinabstimmung des entstandenen Seitenwandprofils des Gate-Stapels vorzunehmen.
Eine beispielhafte Plasmaverarbeitungskammer (oder ein beispielhafter Plasma-Ätzreaktor) 300, der für Operation 214 geeignet ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung ist in 11A veranschaulicht. Die Plasma-Ätzreaktorkammer 300 enthält eine Vakuumkammer 310. Die Vakuumkammer 310 steht über einen Durchgang 322 in Strömungsverbindung mit einer Vakuumquelle 320. Die Vakuumquelle 320 kann eine oder mehrere Vakuumpumpen enthalten. Die Vakuumquelle 320 ist dafür geeignet, den Innenraum der Vakuumkammer 310 auf einem geeigneten niedrigen Druck (zum Beispiel unter 100 mTorr) zu halten. Der Plasma-Ätzreaktor 300 enthält außerdem eine Aufspannvorrichtung 330 zum Halten der Vorrichtung 100. Wie oben besprochen, kann die Vorrichtung 100 in mehrere Regionen unterteilt sein, wie zum Beispiel eine mittige Region I und eine Randregion II, die die mittige Region I umgibt. In einigen Ausführungsformen ist die Aufspannvorrichtung 330 eine freitragende elektrostatische Aufspannvorrichtung, und die Vorrichtung 100 ist durch eine elektrostatische Klemme, eine mechanische Klemme oder einen anderen Klemmmechanismus auf der Aufspannvorrichtung 330 positioniert. Die Aufspannvorrichtung 330 ist leitfähig und ist elektrisch mit einer Vorspannungsquelle 332 gekoppelt. Der Plasma-Ätzreaktor 300 enthält des Weiteren eine dielektrische obere Abdeckung 334 mit mehrerer Elektroden 336, die darauf montiert sind. Die dielektrische obere Abdeckung 334 und die Elektroden 336 können des Weiteren durch die Isolierelemente 340 von der Seite und von unteren Abschnitten der Vakuumkammer 310 isoliert sein. Die Elektroden 336, wie zum Beispiel Antennen oder planare Spulen, werden durch eine geeignete Hochfrequenz (HF)-Energiequelle 338 betrieben, um HF-Energie in die Vakuumkammer 310 zu übertragen. Wenn sie mit der Vorspannung von der Vorspannungsquelle 332 gekoppelt wird, so kann die HF-Energie Ätzgas innerhalb der Vakuumkammer 310 in Plasma umwandeln.
Anstelle der Verwendung eines Gasrings oder eines Gasduschkopfes zum Einleiten von Ätzgas in die Kammer enthält der Plasma-Ätzreaktor 300 des Weiteren mehrere Gasinjektoren 342, die in den Raum über der Aufspannvorrichtung 330 verteilt sind, wie zum Beispiel ein mittiger Gasinjektor 342a und periphere Gasinjektoren 342b. Die Gasinjektoren 342 stellen Ätzgas bereit, um Plasma innerhalb der Vakuumkammer 310 zu generieren. In einigen Ausführungsformen ist das Ätzgas ein Inertgas, wie zum Beispiel Argon. In einigen anderen Ausführungsformen kann das Ätzgas ein Inertgas, Sauerstoff, Stickstoff, CF₄, Cl₂, HBr und/oder eine Kombination davon sein. Jeder Gasinjektor 342 kann eine oder mehrere Düsen enthalten, die in der Lage sind, Gas in der Abwärtsrichtung oder in einem geneigten Winkel einzuspritzen. Des Weiteren kann jeder Gasinjektor 342 einzeln betrieben werden, um die Ätzmittelströmungsrate zu modulieren oder die Strömungsverbindung mit der Vakuumkammer 310 vollständig abzuschalten, wie zum Beispiel durch Abstimmen eines Ventils, das dem jeweiligen Gasinjektor zugeordnet ist. Durch Anwenden unterschiedlicher Ätzmittelströmungsrateneinstellungen auf die Gasinjektoren 342 kann die Ätzmittelströmungsrate (oder Ätzmittelkonzentration) direkt oberhalb verschiedener Regionen der Vorrichtung 100 variieren. Zum Beispiel durch Einstellen einer höheren Ätzmittelströmungsrate an den peripheren Gasinjektoren 342b als an dem mittigen Gasinjektor 342a kann die Ätzmittelkonzentration über der Randregion II etwa 5 % bis etwa 20 % höher werden als in der mittigen Region I. In einem konkreten Beispiel haben die Randregion II und die mittige Region I ein Ätzmittelkonzentrationsverhältnis von etwa 53 % : 47 %. Die höhere Ätzmittelkonzentration in einer Randregion kompensiert das relativ schwächere Ätzvermögen des Ätzmittels abseits der mittigen Region, was praktisch zu den gleichen Ätzraten am Rand und in den mittigen Regionen führt. Indem man also die Ätzmittelkonzentration regional variiert, anstatt eine Ätzmittelkonzentration konstant zu halten, werden die Mitte-zu-Rand-Ätzverzerrung und die CD-Verzerrung auf einem Wafermaßstab effektiv gemindert. In verschiedenen anderen Ausführungsformen ist der Plasma-Ätzreaktor 300 in der Lage, eine Variation der Ätzmittelkonzentration über mehr als zwei Regionen einzustellen, wie zum Beispiel einen Gradienten über drei Regionen, einschließlich einer Randregion, einer mittleren Region und einer mittigen Region der Vorrichtung 100.
Der Plasma-Ätzreaktor 300', wie in 11B gezeigt, ähnelt jenem der in 11A gezeigt ist. Darum werden die Bezugszahlen in 11A in 11B wiederholt, um gleiche oder ähnliche Strukturelemente zu zeigen. Des Weiteren werden im Interesse der Einfachheit einige Beschreibungen derselben oder ähnlicher Strukturelemente abgekürzt oder weggelassen, indem auf die Beschreibungen des Plasma-Ätzreaktors 300 in 11A verwiesen wird. Der Plasma-Ätzreaktor 300' hat mehrere Gruppen von Elektroden 336, wie zum Beispiel eine mittige Gruppe von Elektroden 336a, die elektrisch mit einer ersten HF-Energiequelle 338a gekoppelt ist, und eine Randgruppe von Elektroden 336b, die elektrisch mit einer zweiten HF-Energiequelle 338b gekoppelt ist. Die HF-Energiequellen 338a und 338b koppeln verschiedene Stärken von HF-Energie in die mittigen bzw. die Randgruppen von Elektroden. Darum variiert die HF-Feldstärke oberhalb verschiedener Regionen der Vorrichtung 100. Zum Beispiel kann die zweite HF-Energiequelle 338b wesentlich mehr HF-Energie generieren als die erste HF-Energiequelle 338a, was zu einem stärkeren HF-Feld über der Randregion II führt als über der mittigen Region I, was das Ätzvermögen des Ätzmittels in Randregionen verstärkt. In anderen Ausführungsformen können Gasinjektoren 342 auch zusammen mit den HF-Energiequellen 338 justiert werden, um das Ätzvermögen des Ätzmittels in Zielregionen zu verstärken.
Wir kehren zu 2B zurück. Das Verfahren 200 kann bei Operation 214 Operationen 214a, 214b und 214c enthalten, was weiter unten besprochen wird. Bei Operation 204a ätzt das Verfahren 200 anisotrop einen oberen Abschnitt der Gate-Stapel-Schicht 112 unter Verwendung der strukturierten Hartmaske 120 als eine Ätzmaske, wie zum Beispiel in den 12A und 12B gezeigt. Der Ätzprozess kann die Oberseite der Gate-Stapel-Schicht 112 in einer Distanz h im Bereich von etwa 1 nm bis etwa 20 nm aussparen. Der Ätzprozess kann ein Trockenätzprozess sein, der innerhalb eines Plasma-Ätzreaktors ähnlich denen ausgeführt wird, die oben in den 11A und 11B veranschaulicht sind. Der Trockenätzprozess enthält die Nutzung eines oder mehrerer Ätzmittel oder eines Gemisches von Ätzmitteln. Zum Beispiel kann das Ätzmittel 130 die Atome von Chlor, Fluor, Argon, Brom, Wasserstoff, Kohlenstoff oder eine Kombination davon haben. Zum Beispiel kann das Ätzmittel 130 ein Plasma sein, das ein Gemisch aus CF₄ und Cl₂ (d. h. CF₄/Cl₂-Plasma) enthält. In Weiterführung des Beispiels wird der Ätzprozess mit einer CF₄/Cl₂-Strömungsrate zwischen 0 und etwa 500 sccm, einem Gasdruck zwischen 0 und etwa 60 mTorr, einer HF-Energie zwischen 0 und etwa 1000 W und einer Vorspannung zwischen 0 und etwa 200 V angewendet. In einer Ausführungsform werden die Gasinjektoren 342 bei Operation 214a so eingestellt, dass eine im Wesentlichen konstante Ätzmittelströmungsrate über verschiedenen Regionen der Vorrichtung 100 hinweg beibehalten wird. In einer weiteren Ausführungsform ist die Operation 214a optional und kann übersprungen werden.
Bei Operation 214b setzt das Verfahren 200 (2B) das anisotrope Ätzen der mittleren und unten Abschnitte der Gate-Stapel-Schicht 112 fort, um Gate-Stapel zu bilden, wie zum Beispiel in den 13A und 13B gezeigt. Der Ätzprozess verwendet einen oberen Abschnitt der strukturierten Gate-Stapel-Schicht 112, die in der vorherigen Operation 214a gebildet wurde, und die strukturierte Hartmaske 120 zusammen als eine Ätzmaske, was zu mehreren Gate-Stapeln führt, wie zum Beispiel Gate-Stapel 112a und 112b. Der Ätzprozess ist ein selektives Ätzen, das die Oberseite 170 der Finnen 104 und die Oberseite der Isolierstruktur 106 nicht nennenswert beschädigt. Die Operation 214b kann einen Trockenätzprozess mit einem Ätzmittel 132 enthalten, das die Atome von Chlor, Fluor, Brom, Sauerstoff, Wasserstoff, Kohlenstoff oder eine Kombination davon aufweist. Zum Beispiel kann das Ätzmittel 132 ein Gasgemisch aus Cl₂, O₂ , ein Kohlenstoff-und-Fluor-haltiges Gas, ein Brom-und-Fluor-haltiges Gas und ein Kohlenstoff-Wasserstoff-und-Fluor-haltiges Gas aufweisen. Konkret gesagt, enthält das Ätzmittel 132 mindestens ein Gas, das frei liegende Seitenwände der Gate-Stapel 112a und 112b passivieren kann, wie zum Beispiel O₂ oder ein Gemisch aus O2 und N2. In einer Ausführungsform können die Silizium-haltigen Partikel, die während des Ätzprozesses fortgeschossen wurden, mit dem Passivierungsgas reagieren, um Siliziumoxid- oder Siliziumnitrid-haltige Partikel zu generieren, die sich teilweise an Seitenwänden der Gate-Stapel 112a und 112b ablagern und eine Passivierungsschicht 128 bilden. Die Passivierungsschicht 128 schützt Seitenwände des Gate-Stapels vor einem weiteren Ätzen durch das Ätzmittel 132. Die Passivierungsschicht 128 kann einen unteren Abschnitt haben, der dünner ist als ein oberer Abschnitt, da ihr oberer Abschnitt über einen längeren Zeitraum Oxid- und/oder Nitridpartikeln ausgesetzt ist als ihr unterer Abschnitt. In einem Beispiel enthält das Ätzmittel 132 O₂ , und die Passivierungsschicht 128 enthält Siliziumoxid. In einem anderen Beispiel enthält das Ätzmittel 132 NH₃, und die Passivierungsschicht 128 enthält Siliziumnitrid. In einem anderen Beispiel enthält das Ätzmittel 132 O₂ und N₂ , und die Passivierungsschicht 128 enthält Siliziumoxynitrid. In einer konkreten Ausführungsform ist das Ätzmittel 132 ein Plasma, das ein Gemisch aus Cl₂, O₂ , CF₄, BCl₃ und CHF₃ enthält. In einer weiteren Ausführungsform ist das Ätzmittel 132 ein Plasma, das ein Gemisch aus HBr und O₂ (d. h. HBr/O₂-Plasma) enthält. Der Ätzprozess kann innerhalb eines Plasma-Ätzreaktors ähnlich denen, die oben in den 11A und 11B veranschaulicht sind, mit anderen Parametern ausgeführt werden, wie zum Beispiel einer HBr-Strömungsrate von weniger als etwa 500 sccm, einem Gasdruck von weniger als etwa 60 mTorr, einer HF-Energie von weniger als etwa 1000 W, und einer Vorspannung von weniger als etwa 200 V. Die Operation 214b kann in-situ mit der Operation 214a in demselben Plasma-Ätzreaktor ausgeführt werden. In einer Ausführungsform werden bei Operation 214b die Gasinjektoren 342 so eingestellt, dass eine im Wesentlichen konstante Ätzmittelströmungsrate über verschiedene Regionen der Vorrichtung 100 hinweg beibehalten wird.
Bei Operation 214c ätzt das Verfahren 200 (2B) den unteren Abschnitt der Gate-Stapel 112a und 112b, was zu einem ausgesparten Gate-Profil führt, wie zum Beispiel in den 14A und 14B gezeigt. Die Operation 214c kann einen Trockenätzprozess enthalten, der innerhalb eines Plasma-Ätzreaktors ähnlichen denen ausgeführt wird, die oben in den 11A und 11B veranschaulicht sind, aber unter einer stärkeren Vorspannung, einer höheren HF-Energie und/oder einem höheren Gasdruck als in Operation 214b, wodurch das Ätzmittel dahingehend moduliert wird, dass es ein stärkeres seitliches Ätzvermögen besitzt. Der Ätzprozess ist ebenfalls ein selektives Ätzen, das keine nennenswerten Schäden an der Oberseite 170 der Finnen 104 und der Oberseite der Isolierstruktur 106 verursacht. Die Operation 214c kann ein Ätzmittel 134 anwenden, das die Atome von Chlor, Fluor, Brom, Wasserstoff, Kohlenstoff oder eine Kombination davon aufweist. In einer Ausführungsform ist das Ätzmittel 134 das gleiche wie das Ätzmittel 132, das in Operation 214b verwendet wird, aber ohne Passivierungsgase. In Weiterführung der Ausführungsform ist das Ätzmittel 134 ein Plasma, das HBr enthält (d. h. HBr-Plasma), aber frei von O₂ , N₂ oder NH₃ ist. Die Operation 214b kann in-situ mit den Operationen 214a und 214b in demselben Plasma-Ätzreaktor mit anderen Parametern ausgeführt werden, wie zum Beispiel einer HBr-Strömungsrate zwischen etwa 500 und etwa 1000 sccm, einem Gasdruck zwischen etwa 60 und etwa 90 mTorr, einer HF-Energie zwischen etwa 1000 W und etwa 2000 W, und einer Vorspannung zwischen etwa 200 V und etwa 500 V. Das Ätzmittel 134 hat eine bestimmte seitliche Ätzrate in Richtung der Passivierungsschicht 128, die Seitenwände der Gate-Stapel 112a und 112b bedeckt. Die Passivierungsschicht 128 wird an ihrem unteren Abschnitt aufgrund ihrer relativ dünneren Dicke früher durch das Ätzmittel 134 entfernt als ihr oberer Abschnitt, wodurch die unteren Seitenwände der Gate-Stapel 112a und 112b freigelegt werden, während die oberen Seitenwände immer noch bedeckt sind. Das Ätzmittel 134 ätzt anschließend seitlich die frei liegenden unteren Seitenwände und bildet ein Profil der Aussparungsgate-Struktur. Die verbliebene Passivierungsschicht 128 schützt den oberen Abschnitt der Seitenwände vor Ätzen. Die ausgesparten Seitenwände können in einigen Ausführungsformen ein Krümmungsflächenprofil aufweisen, wie durch die Strichlinie 140 veranschaulicht. Die Abmessungen des Profils des Aussparungsgate-Stapels wurden oben mit Bezug auf die 1A-1D besprochen.
Wenn die Gasinjektoren 342 bei Operation 214c so eingestellt werden, dass eine im Wesentlichen konstante Ätzmittelströmungsrate über verschiedene Regionen der Vorrichtung 100 hinweg beibehalten wird, so kann die untere Breite w₃ der Gate-Stapel eine größere Variation über den Wafer hinweg aufweisen. Zum Beispiel kann eine untere Breite w₃ ' in der Randregion II etwa 2 % bis etwa 30 % größer sein als eine untere Breite w₃ in der mittigen Region I. In der veranschaulichten Ausführungsform wird durch das Anwenden verschiedener Ätzmittelströmungsrateneinstellungen auf die Gasinjektoren 342 die Ätzmittelströmungsrate (oder Ätzmittelkonzentration) über verschiedenen Regionen der Vorrichtung 100 verschieden. Zum Beispiel kann die Ätzmittelkonzentration über der Randregion II des Substrats 100 auf einem Niveau gehalten werden, das etwa 5 % bis etwa 20 % höher ist als das der mittigen Region I. In einem konkreten Beispiel für einen Wafer mit einer mittigen Region I und einer Randregion II, die in einer Draufsicht im Wesentlichen gleiche Flächen haben, wird ein HBR-Plasma mit einer Gesamtströmungsrate von 750 sccm durch die Gasinjektoren 342 geführt, wird mit etwa 53 % Strömungsrate (etwa 427,5 sccm) in Richtung der Randregion II geführt, und wird mit etwa 47 % Strömungsrate (etwa 322,5 sccm) in Richtung der mittigen Region I geführt. Diese regionale Variation der Ätzmittelkonzentration ist hilfreich beim Vermindern der Mitte-zu-Rand-Ätzverzerrung auf einem Wafermaßstab und hält im Wesentlichen die gleiche Ätzrate des unteren Abschnitts der Gate-Stapel in verschiedenen Regionen über den Wafer hinweg während der Bildung der Aussparung aufrecht. Infolge dessen werden die unteren Breiten w₃ und w₃ ' im Wesentlichen gleich gehalten. In einigen Ausführungsformen wendet der Plasma-Ätzreaktor verschiedene HF-Energien an, um verschiedene HF-Feldstärken über der Randregion II und der mittigen Region I zu generieren, um die jeweiligen Ätzmittelätzraten zu variieren, wie oben im Zusammenhang mit 11B besprochen. Die regionale Variation der HF-Energie kann allein in Operation 214c angewendet werden oder kann zusammen mit den Ätzmittelströmungsrateneinstellungen in den Gasinjektoren 342 angewendet werden. In ähnlicher Weise ist die regionale Variation der HF-Energie hilfreich beim Vermindern der Mitte-zu-Rand Ätzverzerrung auf einem Wafermaßstab und hält im Wesentlichen die gleiche Ätzrate des unteren Abschnitts der Gate-Stapel in verschiedenen Regionen über den Wafer hinweg während der Bildung der Aussparung aufrecht.
Nach Operation 214 haben für die beiden Gate-Stapel 112a und 112b, die in verschiedenen Regionen liegen, aber im Wesentlichen die gleiche untere Breite haben sollen, die jeweiligen unteren Breiten w₃ ' und w₃ in einigen Ausführungsformen eine maximale Variation Δw von weniger als 10 % über den Wafer hinweg. Die maximale Variation Δw wird als $Δ w = \frac{w_{3}^{'} m a x - w_{3}, m i n}{(w_{3}^{'} m a x + w_{3}, m i n) / 2}$
bezeichnet, wobei:

w₃ 'max die maximale w₃ ' ist, in der Randregion II gemessen;
w₃min die minimale w₃ ist, in der mittigen Region I gemessen; und
(w₃ 'max + w₃min)/2 die untere Breite eines durchschnittlichen Gate-Stapels darstellt.

w₃

Bei Operation 216 bildet das Verfahren 200 (2B) verschiedene Strukturelemente in oder über den Finnen 104, einschließlich Gate-Abstandshalter 160, Source/Drain-(S/D)-Strukturelemente 162, eine Kontaktätzstoppschicht (CESL) 164, eine Zwischenschichtdielektrikum (ILD)-Schicht 166 und eine dielektrische Schutzschicht 168, wie zum Beispiel in den 15A und 15B gezeigt. Die Operation 216 enthält eine Vielzahl verschiedener Prozesse.
In einer konkreten Ausführungsform bildet die Operation 216 die Gate-Abstandshalter 160 an Seitenwänden der Gate-Stapel 112. Die Gate-Abstandshalter 160 können ein dielektrisches Material umfassen, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, ein anderes dielektrisches Material oder Kombinationen davon, und können eine oder mehrere Schichten aus Material umfassen. Die Gate-Abstandshalter 160 können durch Abscheiden eines Abstandshaltermaterials als eine Deckschicht über der Isolierstruktur 106, den Finnen 104 und den Dummy-Gate-Strukturen (nicht gezeigt) gebildet werden. Dann wird das Abstandshaltermaterial durch einen anisotropen Ätzprozess geätzt. Abschnitte des Abstandshaltermaterials an den Seitenwänden der Dummy-Gate-Strukturen bleiben und werden die Gate-Abstandshalter 160.
Dann bildet die Operation 216 die S/D-Strukturelemente 162 über den Finnen 104, die CESL 164 über den S/D-Strukturelementen 162, die ILD-Schicht 166 über der CESL 164, und die dielektrische Schutzschicht 168 über der ILD-Schicht 166. Zum Beispiel kann die Operation 216 Aussparungen in die Finnen 104 neben dem Gate-Abstandshalter 160 ätzen und epitaxial Halbleitermaterialien in den Aussparungen züchten. Die Halbleitermaterialien können über die Oberseite der Finnen 104 hinaus erhöht werden. Die Operationen 216 können die S/D-Strukturelemente 162 separat für NFET- und PFET-Vorrichtungen bilden. Zum Beispiel können die Operationen 216 die S/D-Strukturelemente 162 mit n-Typ-dotiertem Silizium für NFET-Vorrichtungen oder mit p-Typ-dotiertem Silizium-Germanium für PFET-Vorrichtungen bilden. Danach kann die Operation 218 die CESL 164 und die ILD-Schicht 166 über den S/D-Strukturelementen 162 abscheiden. Die CESL 164 kann Siliziumnitrid, Siliziumoxynitrid, Siliziumnitrid mit Sauerstoff (O)- oder Kohlenstoff (C)-Elementen und/oder andere Materialien umfassen; und kann durch CVD, PVD, ALD oder andere geeignete Verfahren gebildet werden. Die ILD-Schicht 166 kann Tetraethylorthosilikat (TEOS)-Oxid, undotiertes Silikatglas oder dotiertes Siliziumoxid, wie zum Beispiel Borphosphosilikatglas (BPSG), Quarzglas (FSG), Phosphosilikatglas (PSG), Bor-dotiertes Siliziumglas (BSG) und/oder andere geeignete dielektrische Materialien umfassen. Die ILD-Schicht 166 kann durch PECVD, FCVD oder andere geeignete Verfahren gebildet werden. Anschließend kann die Operation 218 die ILD-Schicht 166 rückätzen und die dielektrische Schutzschicht 168 abscheiden, die ein Nitrid, wie zum Beispiel Siliziumnitrid, umfassen kann, um die ILD-Schicht 166 während anschließender Ätzprozesse zu schützen. Die Operation 216 führt einen oder mehrere CMP-Prozesse aus, um die Oberseite der Vorrichtung 100 zu planarisieren.
Bei Operation 218 ersetzt das Verfahren 200 (2B) in einem Ersatz-Gate-Prozess die Dummy-Gate-Stapel durch Metall-Gate-Stapel mit hohem k-Wert 112, die eine dielektrische Schicht 108 mit hohem k-Wert und eine leitfähige Schicht 110 haben, wie zum Beispiel in den 16A und 16B gezeigt. Die Operation 218 beginnt mit dem Entfernen der Dummy-Gate-Strukturen, um Gate-Gräben (nicht gezeigt) zwischen den Gate-Abstandshaltern 160 zu bilden, und scheidet Metall-Gate-Stapel mit hohem k-Wert 112 in den Gate-Gräben ab. Die Metall-Gate-Stapel mit hohem k-Wert 112 enthalten die dielektrische Schicht 108 mit hohem k-Wert und die leitfähige Schicht 110. Die Metall-Gate-Stapel mit hohem k-Wert 112 können des Weiteren eine Grenzflächenschicht (zum Beispiel Siliziumdioxid oder Siliziumoxynitrid) (nicht gezeigt) zwischen der dielektrischen Schicht 108 mit hohem k-Wert und den Finnen 104 enthalten. Die Grenzflächenschicht kann unter Verwendung einer chemischen Oxidation, einer thermischen Oxidation, von ALD, CVD und/oder anderer geeigneter Verfahren gebildet werden. Die Materialien der dielektrischen Schicht 108 mit hohem k-Wert und der leitfähigen Schicht 110 wurden oben mit Bezug auf die 1A-1D besprochen. Die dielektrische Schicht 108 mit hohem k-Wert kann eine oder mehrere Schichten aus dielektrischem Material mit hohem k-Wert enthalten und kann unter Verwendung von CVD, ALD und/oder anderer geeigneter Verfahren abgeschieden werden. Die leitfähige Schicht 110 kann eine oder mehrere Austrittsarbeitsmetallschichten und eine Metallfüllschicht enthalten und kann unter Verwendung eines Verfahrens, wie zum Beispiel CVD, PVD, Plattieren und/oder anderer geeigneter Prozesse, abgeschieden werden.
Bei Operation 226 führt das Verfahren 200 (2B) des Weiteren Schritte zum Vollenden der Herstellung der Vorrichtung 100 aus. Zum Beispiel kann das Verfahren 200 Kontakte und Durchkontaktierungen bilden, die die S/D-Strukturelemente 162 und die Gate-Stapel 112 elektrisch verbinden, und kann Metall-Zwischenverbindungen bilden, die verschiedene Transistoren verbinden, um einen vollständigen IC zu bilden.
Obgleich dies nicht als Einschränkung zu verstehen ist, realisieren eine oder mehrere Ausführungsformen der vorliegenden Offenbarung viele Nutzeffekte für eine Halbleitervorrichtung und ihre Herstellung. Zum Beispiel stellen die Ausführungsformen der vorliegenden Offenbarung eine Aussparungsgate-Struktur und eine Gate-Herstellungstechnik bereit, die die Gleichförmigkeit der Profile der Aussparungsgate-Strukturen über einen Wafer hinweg beibehält. Die Aussparungsgate-Struktur reduziert die effektiven Gate-Stapel-CDs und vergrößert die Distanz von einer Basis eines Gate-Stapels zu anderen FET-Strukturelementen, wodurch mögliche Kurzschlüsse infolge von Metall-Gate-Vorstand gemindert werden und eine Chip-Ausbeuterate in der Randregion eines Wafers erhöht wird. Des Weiteren kann die Bildung dieser Aussparungsgate-Struktur leicht in die existierenden Halbleiterherstellungsprozesse integriert werden.
In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren. Das Verfahren enthält Folgendes: Bereitstellen einer Struktur, die eine erste Region und eine zweite Region aufweist, wobei die erste Region eine erste Kanalregion enthält und die zweite Region eine zweite Kanalregion enthält; Ausbilden einer Gate-Stapel-Schicht über der ersten und der zweiten Region; Strukturieren der Gate-Stapel-Schicht, wodurch ein erster Gate-Stapel über der ersten Kanalregion und ein zweiter Gate-Stapel über der zweiten Kanalregion gebildet werden; und seitliches Ätzen unterer Abschnitte des ersten und des zweiten Gate-Stapels durch Anwenden verschiedener Ätzmittelkonzentrationen auf die erste und die zweite Region gleichzeitig, wodurch Aussparungen an den unteren Abschnitten des ersten und des zweiten Gate-Stapels gebildet werden. In einigen Ausführungsformen enthält das Anwenden der verschiedenen Ätzmittelkonzentrationen das Anwenden verschiedener Ätzmittelströmungsrateneinstellungen auf Gasinjektoren über der ersten Region und der zweiten Region in einer Plasmaverarbeitungskammer. In einigen Ausführungsformen ist die Struktur ein Halbleiterwafer, die zweite Region ist eine mittige Region des Halbleiterwafers, und die erste Region ist eine periphere Region des Halbleiterwafers, und die periphere Region empfängt eine höhere Ätzmittelkonzentration als die mittige Region während des seitlichen Ätzens der unteren Abschnitte des ersten und des zweiten Gate-Stapels. In einigen Ausführungsformen empfängt die periphere Region eine um etwa 5 % bis etwa 20 % höhere Ätzmittelkonzentration als die mittige Region während des seitlichen Ätzens der unteren Abschnitte des ersten und des zweiten Gate-Stapels. In einigen Ausführungsformen enthält das Strukturieren der Gate-Stapel-Schicht das Ausführen eines anisotropen Ätzens, das eine Passivierungsschicht an Seitenwänden des ersten und des zweiten Gate-Stapels bildet, wobei die Passivierungsschicht einen unteren Abschnitt hat, der dünner ist als ein oberer Abschnitt. In einigen Ausführungsformen enthält das seitliche Ätzen der unteren Abschnitte des ersten und des zweiten Gate-Stapels das Entfernen des unteren Abschnitts der Passivierungsschicht. In einigen Ausführungsformen enthält das Strukturieren der Gate-Stapel-Schicht das Anwenden eines Plasmas, das HBr und O₂ enthält. In einigen Ausführungsformen enthält das seitliche Ätzen der unteren Abschnitte des ersten und des zweiten Gate-Stapels das Anwenden eines Plasmas, das HBr enthält. In einigen Ausführungsformen ist das Plasma, das HBr enthält, frei von 02. In einigen Ausführungsformen hat die Struktur ein Halbleitersubstrat und Halbleiterfinnen, die von dem Halbleitersubstrat sowohl in der ersten als auch in der zweiten Region vorstehen, und wobei die erste und die zweite Kanalregion innerhalb der Halbleiterfinnen liegen. In einigen Ausführungsformen haben die erste und die zweite Kanalregion eine Kanallänge im Bereich von etwa 16 nm bis etwa 240 nm.
In einem anderen beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren. Das Verfahren enthält Folgendes: Bereitstellen einer Struktur, die ein Halbleitersubstrat und Halbleiterfinnen hat, die von dem Halbleitersubstrat in einer ersten Region und einer zweiten Region vorstehen, Ausbilden einer Gate-Materialschicht über den Halbleiterfinnen, Ätzen der Gate-Materialschicht mit einem ersten Ätzmittel, wodurch ein erster Gate-Stapel in der ersten Region und ein zweiter Gate-Stapel in der zweiten Region gebildet werden, und Ätzen des ersten und des zweiten Gate-Stapels mit einem zweiten Ätzmittel, wobei das zweite Ätzmittel verschiedene Konzentrationen in der ersten und der zweiten Region hat, wodurch der erste und der zweite Gate-Stapel mit unteren Abschnitten ausgebildet werden, die schmaler sind als die oberen Abschnitte. In einigen Ausführungsformen enthält das Verfahren des Weiteren das Ersetzen des ersten und des zweiten Gate-Stapels durch einen ersten bzw. einen zweiten Metall-Gate-Stapel mit hohem k-Wert. In einigen Ausführungsformen haben das erste und das zweite Ätzmittel verschiedene Materialzusammensetzungen. In einigen Ausführungsformen ist das erste Ätzmittel ein Plasma, das HBr und O₂ enthält, und das zweite Ätzmittel ist ein Plasma, das HBr enthält. In einigen Ausführungsformen enthält das Ätzen der Gate-Materialschicht ein erstes Plasmaätzen unter einem ersten Druck und einer ersten HF-Energie, und das Ätzen des ersten und des zweiten Gate-Stapels enthält ein zweites Plasmaätzen unter einem zweiten Druck und einer zweiten HF-Energie, wobei der zweite Druck höher ist als der erste Druck und die zweite HF-Energie höher ist als die erste HF-Energie. In einigen Ausführungsformen befindet sich die zweite Region in einer Mitte der Struktur, und die erste Region befindet sich an einem Rand der Struktur, und während des Ätzens des ersten und des zweiten Gate-Stapels hat das zweite Ätzmittel eine Konzentration, die in der ersten Region etwa 5 % bis etwa 20 % höher ist als in der zweiten Region. In einigen Ausführungsformen enthält die Gate-Materialschicht Polysilizium oder Siliziumnitrid.
In einem anderen beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren zur Herstellung einer Halbleitervorrichtung. Das Verfahren enthält Folgendes: Bereitstellen eines Halbleiterwafers; Ausbilden einer ersten Mehrzahl von Finnen in einer mittigen Region des Halbleiterwafers und einer zweiten Mehrzahl von Finnen in einer Randregion des Halbleiterwafers; Ausbilden einer dielektrischen Schicht über der ersten und der zweiten Mehrzahl von Finnen; Strukturieren der dielektrischen Schicht, wodurch eine erste Mehrzahl von Dummy-Gates auf der ersten Mehrzahl von Finnen und eine zweiten Mehrzahl von Dummy-Gates auf der zweiten Mehrzahl von Finnen gebildet werden; Ausführen eines Trockenätzprozesses an der ersten und der zweiten Mehrzahl von Dummy-Gates durch Anwenden verschiedener Ätzmittelströmungsraten auf die mittige und die Randregionen, wodurch die erste und die zweite Mehrzahl von Dummy-Gates mit unteren Abschnitten ausgebildet werden, die schmaler sind als obere Abschnitte; und Ersetzen der ersten und der zweiten Mehrzahl von Dummy-Gates durch eine erste bzw. eine zweite Mehrzahl von Metall-Gates, wobei die erste und die zweite Mehrzahl von Metall-Gates untere Abschnitte haben, die schmaler sind als obere Abschnitte. In einigen Ausführungsformen wird der Trockenätzprozess in einer Plasmaverarbeitungskammer mit mehreren Gasinjektoren ausgeführt, die unterschiedliche Ätzmittelströmungsrateneinstellungen über der mittigen Region und der Randregion haben.
Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Durchschnittsfachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Durchschnittsfachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Durchschnittsfachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims

Verfahren, das Folgendes umfasst: Bereitstellen einer Struktur, die eine erste Region und eine zweite Region aufweist, wobei die erste Region eine erste Kanalregion enthält und die zweite Region eine zweite Kanalregion enthält; Ausbilden einer Gate-Stapel-Schicht über der ersten und der zweiten Region; Strukturieren der Gate-Stapel-Schicht, wodurch ein erster Gate-Stapel über der ersten Kanalregion und ein zweiter Gate-Stapel über der zweiten Kanalregion gebildet werden; und seitliches Ätzen unterer Abschnitte des ersten und des zweiten Gate-Stapels durch Anwenden verschiedener Ätzmittelkonzentrationen auf die erste und die zweite Region gleichzeitig, wodurch Aussparungen an den unteren Abschnitten des ersten und des zweiten Gate-Stapels gebildet werden.
Verfahren nach Anspruch 1, wobei das Anwenden der verschiedenen Ätzmittelkonzentrationen das Anwenden verschiedener Ätzmittelströmungsrateneinstellungen auf Gasinjektoren über der ersten Region und der zweiten Region in einer Plasmaverarbeitungskammer enthält.
Verfahren nach Anspruch 1 oder 2, wobei: die Struktur ein Halbleiterwafer ist; die zweite Region eine mittige Region des Halbleiterwafers ist, und die erste Region eine periphere Region des Halbleiterwafers ist; und die periphere Region während des seitlichen Ätzens der unteren Abschnitte des ersten und des zweiten Gate-Stapels eine höhere Ätzmittelkonzentration empfängt als die mittige Region.
Verfahren nach Anspruch 3, wobei die periphere Region während des seitlichen Ätzens der unteren Abschnitte des ersten und des zweiten Gate-Stapels eine um etwa 5 % bis etwa 20 % höhere Ätzmittelkonzentration empfängt als die mittige Region.
Verfahren nach einem der vorangehenden Ansprüche, wobei das Strukturieren der Gate-Stapel-Schicht das Ausführen eines anisotropen Ätzens enthält, das eine Passivierungsschicht an Seitenwänden des ersten und des zweiten Gate-Stapels bildet, wobei die Passivierungsschicht einen unteren Abschnitt hat, der dünner ist als ein oberer Abschnitt.
Verfahren nach Anspruch 5, wobei das seitliche Ätzen der unteren Abschnitte des ersten und des zweiten Gate-Stapels das Entfernen des unteren Abschnitts der Passivierungsschicht enthält.
Verfahren nach einem der vorangehenden Ansprüche, wobei das Strukturieren der Gate-Stapel-Schicht das Anwenden eines Plasmas enthält, das HBr und O₂ enthält.
Verfahren nach einem der vorangehenden Ansprüche, wobei das seitliche Ätzen der unteren Abschnitte des ersten und des zweiten Gate-Stapels das Anwenden eines Plasmas enthält, das HBr enthält.
Verfahren nach Anspruch 8, wobei das Plasma, das HBr enthält, frei von O₂ ist.
Verfahren nach einem der vorangehenden Ansprüche, wobei die Struktur ein Halbleitersubstrat und Halbleiterfinnen hat, die von dem Halbleitersubstrat sowohl in der ersten als auch in der zweiten Region vorstehen, und wobei die erste und die zweite Kanalregion innerhalb der Halbleiterfinnen liegen.
Verfahren nach einem der vorangehenden Ansprüche, wobei die erste und die zweite Kanalregion eine Kanallänge im Bereich von etwa 16 nm bis etwa 240 nm haben.
Verfahren, das Folgendes umfasst: Bereitstellen einer Struktur, die ein Halbleitersubstrat und Halbleiterfinnen hat, die von dem Halbleitersubstrat in einer ersten Region und einer zweiten Region vorstehen; Ausbilden einer Gate-Materialschicht über den Halbleiterfinnen; Ätzen der Gate-Materialschicht mit einem ersten Ätzmittel, wodurch ein erster Gate-Stapel in der ersten Region und ein zweiter Gate-Stapel in der zweiten Region gebildet werden; und Ätzen des ersten und des zweiten Gate-Stapels mit einem zweiten Ätzmittel, wobei das zweite Ätzmittel verschiedene Konzentrationen in der ersten und der zweiten Region hat, wodurch der erste und der zweite Gate-Stapel mit unteren Abschnitten ausgebildet werden, die schmaler sind als die oberen Abschnitte.
Verfahren nach Anspruch 12, das des Weiteren Folgendes umfasst: Ersetzen des ersten und des zweiten Gate-Stapels durch einen ersten bzw. einen zweiten Metall-Gate-Stapel mit hohem k-Wert.
Verfahren nach Anspruch 12 oder 13, wobei das erste und das zweite Ätzmittel verschiedene Materialzusammensetzungen haben.
Verfahren nach Anspruch 14, wobei das erste Ätzmittel ein Plasma ist, das HBr und O₂ enthält, und das zweite Ätzmittel ein Plasma ist, das HBr enthält.
Verfahren nach einem der Ansprüche 12 bis 15, wobei: das Ätzen der Gate-Materialschicht ein erstes Plasmaätzen unter einem ersten Druck und einer ersten HF-Energie enthält; und das Ätzen des ersten und des zweiten Gate-Stapels ein zweites Plasmaätzen unter einem zweiten Druck und einer zweiten HF-Energie enthält, wobei der zweite Druck höher ist als der erste Druck und die zweite HF-Energie höher ist als die erste HF-Energie.
Verfahren nach einem der Ansprüche 12 bis 16, wobei: sich die zweite Region in einer Mitte der Struktur befindet und die erste Region sich an einem Rand der Struktur befindet; und während des Ätzens des ersten und des zweiten Gate-Stapels das zweite Ätzmittel eine Konzentration hat, die in der ersten Region etwa 5 % bis etwa 20 % höher ist als in der zweiten Region.
Verfahren nach einem der Ansprüche 12 bis 17, wobei die Gate-Materialschicht Polysilizium oder Siliziumnitrid enthält.
Verfahren zur Herstellung einer Halbleitervorrichtung, das Folgendes umfasst: Bereitstellen eines Halbleiterwafers; Ausbilden einer ersten Mehrzahl von Finnen in einer mittigen Region des Halbleiterwafers und einer zweiten Mehrzahl von Finnen in einer Randregion des Halbleiterwafers; Ausbilden einer dielektrischen Schicht über der ersten und der zweiten Mehrzahl von Finnen; Strukturieren der dielektrischen Schicht, wodurch eine erste Mehrzahl von Dummy-Gates auf der ersten Mehrzahl von Finnen und eine zweiten Mehrzahl von Dummy-Gates auf der zweiten Mehrzahl von Finnen gebildet werden; Ausführen eines Trockenätzprozesses an der ersten und der zweiten Mehrzahl von Dummy-Gates durch Anwenden verschiedener Ätzmittelströmungsraten auf die mittige und die Randregionen, wodurch die erste und die zweite Mehrzahl von Dummy-Gates mit unteren Abschnitten ausgebildet werden, die schmaler sind als obere Abschnitte; und Ersetzen der ersten und der zweiten Mehrzahl von Dummy-Gates durch eine erste bzw. eine zweite Mehrzahl von Metall-Gates, wobei die erste und die zweite Mehrzahl von Metall-Gates untere Abschnitte haben, die schmaler sind als obere Abschnitte.
Verfahren nach Anspruch 19, wobei der Trockenätzprozess in einer Plasmaverarbeitungskammer mit mehreren Gasinjektoren ausgeführt wird, die unterschiedliche Ätzmittelströmungsrateneinstellungen über der mittigen Region und der Randregion haben.