KR20070002649A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 리세스 게이트 영역을 정의하는 감광막 패턴을 셀 영역에만 형성하여 셀 영역은 리세스 게이트를 형성하고, 더미 영역에는 리세스 게이트를 적용하지 않아 매트 에지부에서 발생하는 게이트 기울어짐 현상을 방지함으로써 생산 수율을 향상시키는 기술을 나타낸다.
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도.
도 2는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 리세스 게이트 영역을 정의하는 감광막 패턴을 셀 영역에만 형성하여 셀 영역은 리세스 게이트를 형성하고, 더미 영역에는 리세스 게이트를 적용하지 않아 매트 에지부에서 발생하는 게이트 기울어짐 현상을 방지함으로써 생산 수율을 향상시키는 기술을 나타낸다.
최근에 게이트 전극의 선폭은 칩의 면적 축소를 위해 좁아지고, 게이트 라인의 저항을 고려하면 게이트 높이는 높아지게 된다. 따라서, 게이트 선폭 대비 높이가 높아 층간 절연막이 게이트와 게이트 사이를 완전히 매립하지 못하고 LPC 오픈 식각시 좁은 면적으로 인해 식각 능력이 떨어져 오픈이 안되는 문제점을 방지하기 위해서 리세스 게이트를 적용하는 기술이 사용되고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도이다.
도 1a를 참조하면, 활성영역(10)이 구비된 반도체 기판 상부에 셀 영역 및 더미 영역이 구비된 게이트 라인(20)이 형성된 것을 도시한 평면도이다.
도 1b를 참조하면, 활성 영역(10)이 구비된 반도체 기판 상부에 리세스 게이트 영역을 정의하는 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 상기 반도체 기판을 소정 깊이 식각하여 리세스 게이트 영역을 형성한다.
다음에, 상기 리세스 게이트 영역을 매립하는 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층 구조(40)를 형성한 후 식각하여 리세스 게이트 전극을 형성한다.
이때, 'A'와 같이 게이트 전극이 기울어지는 현상이 발생되어 게이트 스페이서(50)가 취약해지는 결과를 가져온다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 리세스 게이트를 적용하게되면 리세스 게이트 영역 및 상부 게이트 영역 간의 오버랩 불량으로 게이트 높이가 높아지면서 게이트 라인이 기울어지는 현상이 발생되며, 상기와 같은 기울어짐 현상은 게이트 라인은 시작부보다 에지부에 그 정도가 심하여 게이트 스페이서 측벽이 노출되어 수율이 감소하는 문제점이 있다.
상기 문제점을 해결하기 위하여, 리세스 게이트 영역을 정의하는 감광막 패 턴을 셀 영역에만 형성하여 셀 영역은 리세스 게이트를 형성하고, 더미 영역에는 리세스 게이트를 적용하지 않는다. 여기서, 리세스 게이트를 적용하지 않으면 게이트 높이가 상대적으로 낮춰지게 되어 매트 에지부에서 발생하는 게이트 기울어짐 현상을 방지함으로써 생산 수율을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
셀 영역 및 더미 영역이 구비된 게이트 라인에 있어서,
반도체 기판의 셀 영역 상부에 리세스 게이트 영역을 정의하는 제 1 감광막 패턴을 형성하되, 상기 제 1 감광막 패턴은 셀 영역에 형성되는 단계와,
상기 제 1 감광막 패턴을 마스크로 상기 활성 영역을 소정 깊이 식각하여 리세스 게이트 영역을 형성하는 단계와,
상기 리세스 게이트 영역을 매립하는 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층 구조를 전면에 형성하는 단계와,
상기 적층 구조 상부에 게이트 영역을 정의하는 제 2 감광막 패턴을 형성하되, 상기 제 2 감광막 패턴은 셀 영역 및 더미 영역에 형성되는 단계와,
상기 제 2 감광막 패턴을 마스크로 상기 적층 구조를 식각하여 게이트 전극을 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도이다.
도 2를 참조하면, 반도체 기판(100) 상부에 셀 영역 및 더미 영역이 구비된 게이트 라인(110)이 형성된 것을 도시한 평면도로서, 셀 영역은 리세스 게이트를 적용하며, 더미 영역은 리세스 게이트를 적용하지 않는 것이 바람직하다.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도로 상기 도 3a 및 도 3b는 각각 더미 영역 및 셀 영역의 게이트를 도시한 것이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(100)의 셀 영역 상부에 리세스 게이트 영역(215)을 정의하는 제 1 감광막 패턴(미도시)을 형성한다.
다음에, 상기 제 1 감광막 패턴(미도시)을 마스크로 상기 활성 영역을 소정 깊이 식각하여 리세스 게이트 영역(215)을 형성한다.
여기서, 리세스 게이트 영역(215)은 셀 영역에만 형성되는 것이 바람직하다.
그 다음에, 리세스 게이트 영역(215)을 매립하는 폴리실리콘층(220), 게이트 금속층(230) 및 게이트 하드마스크층(240)의 적층 구조를 전면에 형성한다.
이때, 더미 영역은 리세스 게이트 영역(215)이 적용되지 않으며, 상기 반도체 기판(100) 상부에 상기 적층 구조가 형성되는 것이 바람직하다.
여기서, 게이트 금속층(230)은 텅스텐 실리사이드로 형성하며, 게이트 하드마스크층(240)은 질화막으로 형성하는 것이 바람직하다.
상기 적층 구조 상부에 게이트 영역을 정의하는 제 2 감광막 패턴(미도시)을 형성하되, 상기 제 2 감광막 패턴(미도시)은 셀 영역 및 더미 영역에 형성한 후 상 기 제 2 감광막 패턴(미도시)을 마스크로 상기 적층 구조를 식각하여 셀 영역의 리세스 게이트 전극 및 더미 영역의 게이트 전극을 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 리세스 게이트 영역을 정의하는 감광막 패턴을 셀 영역에만 형성하여 셀 영역은 리세스 게이트를 형성하고, 더미 영역에는 리세스 게이트를 적용하지 않아 매트 에지부에서 발생하는 게이트 기울어짐 현상을 방지함으로써 생산 수율을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (1)
- 셀 영역 및 더미 영역이 구비된 게이트 라인에 있어서,반도체 기판의 셀 영역 상부에 리세스 게이트 영역을 정의하는 제 1 감광막 패턴을 형성하는 단계;상기 제 1 감광막 패턴을 마스크로 상기 활성 영역을 소정 깊이 식각하여 리세스 게이트 영역을 형성하는 단계;상기 리세스 게이트 영역을 매립하는 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층 구조를 전면에 형성하는 단계;상기 적층 구조 상부에 게이트 영역을 정의하는 제 2 감광막 패턴을 형성하되, 상기 제 2 감광막 패턴은 셀 영역 및 더미 영역에 형성되는 단계; 및상기 제 2 감광막 패턴을 마스크로 상기 적층 구조를 식각하여 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020050058265A KR20070002649A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 제조 방법 |
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Cited By (3)
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|---|---|---|---|---|
| US7772103B2 (en) | 2007-06-26 | 2010-08-10 | Samsung Electronics Co. Ltd | Method of forming a wire structure |
| US8049274B2 (en) | 2007-09-03 | 2011-11-01 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit and method of manufacturing the same |
| CN110648919A (zh) * | 2018-06-27 | 2020-01-03 | 台湾积体电路制造股份有限公司 | 带有凹口的栅极结构制造 |
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2005
- 2005-06-30 KR KR1020050058265A patent/KR20070002649A/ko not_active Application Discontinuation
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| CN110648919A (zh) * | 2018-06-27 | 2020-01-03 | 台湾积体电路制造股份有限公司 | 带有凹口的栅极结构制造 |
| CN110648919B (zh) * | 2018-06-27 | 2022-10-18 | 台湾积体电路制造股份有限公司 | 带有凹口的栅极结构制造 |
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