KR20070071636A - 반도체 장치의 제조 방법 - Google Patents

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KR20070071636A
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길제성
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Abstract

게이트 구조물의 쓰러짐을 억제할 수 있는 반도체 장치의 제조 방법에 있어서, 기판 상에 기판을 부분적으로 노출시키는 게이트 트렌치를 갖는 제1 절연막을 형성한다. 게이트 트렌치의 측벽에 스페이서를 형성한다. 게이트 트렌치의 저면, 상기 스페이서의 표면 및 제1 절연막 상에 게이트 산화막을 형성한다. 게이트 산화막 상에 게이트 트렌치를 부분적으로 매립하는 도전막 패턴을 형성한다. 도전막 패턴 상에 게이트 트렌치를 충분히 매립하는 캡핑막 패턴을 형성함으로써, 게이트 산화막, 도전막 패턴 및 캡핑막 패턴이 순차적으로 적층되고 측면에 스페이서를 갖는 게이트 구조물을 형성한다. 이와 같이, 높은 어스펙트 비를 갖는 게이트 전극을 패터닝 방법이 아닌 거푸집 공법을 이용하여 형성함으로써, 수직 프로파일이 향상되고 쓰러짐이 억제되는 안정된 구조의 게이트 구조물을 형성할 수 있다.

Description

반도체 장치의 제조 방법{Method of manufacturing a semiconductor device}
도 1은 종래 기술에 따른 반도체 장치의 문제점을 설명하기 위한 단면도이다.
도 2 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 9은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : 소스/드레인 영역
112 : 버퍼 산화막 114 : 제1 절연막
114a : 제1 절연막 패턴 116 : 게이트 트렌치
118 : 트렌치 산화막 120 : 스페이서막
120a : 스페이서 122 : 게이트 산화막
124 : 제1 도전막 패턴 126 : 제2 도전막 패턴
128 : 캡핑막 128a : 캡핑막 패턴
130 : 게이트 구조물 132 : 제2 절연막
134 : 콘택 홀 136 : 콘택 플러그
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 높은 어스펙트 비(aspect ratio)의 게이트 구조물을 갖는 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치가 초고집화되면서 칩(chip) 상에 형성되는 패턴의 크기 및 상기 패턴 사이의 거리가 크게 줄어들고 있다. 이에 따라, 게이트 전극, 비트 라인 등과 같은 도전성 패턴의 저항이 상대적으로 증가하는 문제가 발생하고 있다.
종래에는 게이트 전극과 같은 도전성 패턴을 형성하기 위해 주로 도핑된 폴리실리콘이 사용되었다. 그러나, 반도체 장치의 고집적화되면서 패턴의 크기가 극도로 감소됨에 따라, 금속에 비해 배교적 높은 저항을 갖는 폴리실리콘을 사용하는 경우 원하는 동작 속도를 만족하기가 어려워지고 있다.
따라서, 폴리실리콘의 대안으로 상기 폴리실리콘보다 낮은 저항 특성을 가지면서도 폴리실리콘과 유사한 특징으로 갖는 폴리실리콘/금속 실리사이드의 적층 구조의 도전성 패턴이 사용되고 있다. 구체적으로, 상기 폴리실리콘/금속 실리사이드 의 적층 구조는 일명 폴리사이드(polycide)라 불리며, 불순물이 도핑된 폴리실리콘막 상에 티타늄 실리사이드 또는 텅스텐 실리사이드와 같이 내열성의 금속 실리사 이드가 적층되는 구조를 말한다.
상기와 같이 금속 실리사이드를 포함하는 게이트 구조물은 게이트 선폭이 크게, 예컨대 110nm이하로 감소함에 따라 여러 가지 공정적인 문제점이 발생하고 있다. 도 1은 종래 기술에 따른 반도체 장치 제조 방법의 문제점을 설명하기 위한 단면도이다.
도 1을 참조하면, 소자 분리막(12)이 구비된 반도체 기판(10) 상에 게이트 절연막(미도시), 폴리실리콘막(도시 안됨), 텅스텐 실리사이드막(도시 안됨) 및 캡핑막 패턴(20)를 형성하고, 상기 캡핑막 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행하여 게이트 절연막 패턴(22), 폴리실리콘막 패턴(14) 및 텅스텐 실리사이드막 패턴(26)을 형성한다. 다음에, 상기 패턴들의 측벽에 스페이서(28)를 형성함으로써, 게이트 구조물(30)을 완성한다. 상기 반도체 기판(10) 상에 상기 게이트 구조물(30)을 매립하는 층간 절연막(32)을 형성하고, 상기 층간 절연막을 부분적으로 식각하여 소스/드레인 영역(도시 안됨)을 노출시키는 콘택 홀(34)들을 형성한다. 마지막으로, 상기 콘택 홀(34)들 내부에 도전 물질을 채워 넣어 콘택 플러그(36)를 형성한다.
상기 게이트 구조물(30)을 살펴보면, 게이트 전극(24, 26)의 선폭이 매우 작아지더라도 상기 게이트 전극(24, 26)이 소자 동작에 필요한 저항을 만족하기 위해서 상기 게이트 전극(24, 26)은 일정 수준의 높이를 유지해야 한다. 또한, 상기 콘택 플러그를 형성하기 위한 자기 정렬된 콘택(self aligned contact) 공정시, 상기 게이트 전극(24, 26)의 식각 손상을 막기 위해서는 캡핑막 패턴(20)이 상당히 큰 두께로 형성되는 것이 바람직하다. 그러므로, 상기 게이트 구조물(30)의 어스펙트 비(aspect ratio)가 점점 높아지는 것이다.
상기와 같이 실리사이드막을 포함하면서 높은 어스펙트 비를 갖는 게이트 전극을 직접적으로 패터닝하는 반도체 장치 제조 방법은 여러 가지 기술적인 한계에 부딪히고 있다. 첫째, 게이트 전극이 미세한 선폭을 갖도록 식각하는 데 있어 사용되는 포토리소그래피 기술과 식각 기술의 한계이다. 특히, 60nm 이하의 미세한 선폭을 가지면서 안정한 수직 구조를 갖는 게이트 전극을 형성하기가 용이하지 않다. 둘째, 상기 텅스텐 실리사이드(26)와 같은 실리사이드막은 열에 약한 특성을 가지고 있기 때문에, 후속되는 고온 공정시 상변환 등의 여러 가지 원인에 의해 휘는 현상이 발생할 수 있다. 이는 높은 어스펙트 비를 갖는 폴리사이드 게이트 구조물의 구조적인 안정성을 저하시키는 원인이 될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 쓰러짐이 억제되고 양호한 수직 프로파일을 갖는 게이트 구조물을 갖는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치의 제조 방법은, 기판 상에 상기 기판을 부분적으로 노출시키는 게이트 트렌치를 갖는 제1 절연막을 형성한다. 다음에, 상기 게이트 트렌치의 측벽에 스페이서를 형성하고, 상기 게이트 트렌치의 저면, 상기 스페이서의 표면 및 상기 제1 절연막 상에 게이 트 산화막을 형성한다. 이어서, 상기 게이트 산화막 상에 상기 게이트 트렌치를 부분적으로 매립하는 도전막 패턴을 형성한다. 여기서, 상기 도전막 패턴은 도핑된 폴리실리콘막 및 금속 실리사이드막이 순차적으로 적층되어 형성될 수 있다. 그리고, 상기 도전막 패턴 상에 상기 게이트 트렌치를 충분히 매립하는 캡핑막 패턴을 형성함으로써, 상기 게이트 산화막, 상기 도전막 패턴 및 상기 캡핑막 패턴이 순차적으로 적층되고 측면에 상기 스페이서를 갖는 게이트 구조물을 형성한다.
본 발명의 제1 실시예에 따르면, 상기 제1 절연막을 형성하기 전에, 상기 기판 상에 버퍼 산화막을 형성하고, 상기 기판의 표면 부위에 소스/드레인 영역을 형성한다. 그리고, 상기 게이트 트렌치는 상기 소스/드레인 영역을 노출시키도록 형성된다. 상기 게이트 구조물을 형성한 후에, 상기 제1 절연막 및 상기 게이트 구조물 상에 제2 절연막을 형성한다. 다음에, 상기 제1 절연막 및 상기 제2 절연막을 부분적으로 식각하여 상기 소스/드레인 영역을 노출시키는 콘택 홀들을 형성한다. 마지막으로, 상기 콘택 홀들을 매립하는 콘택 플러그들을 형성한다.
본 발명의 제2 실시예에 따르면, 상기 게이트 구조물을 형성한 후에, 상기 제1 절연막을 제거하고, 상기 게이트 구조물을 이온 주입 마스크로 사용하여 상기 기판의 표면 부위에 소스/드레인 영역을 형성한다. 이어서, 상기 게이트 구조물을 매립하고, 상기 소스/드레인 영역을 노출시키는 제2 콘택 홀들을 갖는 제3 절연막을 형성한다. 마지막으로, 상기 제2 콘택 홀들을 매립하는 제2 콘택 플러그들을 형성한다.
본 발명의 제3 실시예에 따르면, 상기 게이트 트렌치는 상기 기판의 표면으 로부터 수직 하방으로 연장도록 형성되는 것을 특징으로 한다.
상술한 바에 의하면, 라인 형상의 게이트 구조물을 형성함에 있어, 도전막을 식각 공정을 이용하여 패터닝하지 않고, 거푸집 공법과 같이 라인형 게이트 트렌치를 갖는 절연막 패턴을 형성한 뒤 상기 게이트 트렌치 내부에 도전 패턴을 채워넣는 방식으로 형성한다. 따라서, 미세한 선폭을 가지면서도 구조적으로 안정한 게이트 구조물을 형성할 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "제3"은 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
제1 실시예
도 2 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 반도체 기판 상에 형성된 버퍼 산화막 및 제1 절연막을 설명하기 위한 단면도이다.
도 2를 참조하면, 실리콘웨이퍼와 같은 반도체 기판의 표면 부위에 소자 분리막(도시 안됨)을 형성한다. 상기 반도체 기판은 상기 소자 분리막에 의해 액티브 영역과 필드 영역으로 나뉘어진다. 상기 액티브 영역에 불순물 주입에 의하여 소스/드레인 영역이 형성한다. 상기 소스/드레인 영역은 포토레지스트 패턴(미도시) 등과 같은 이온 주입 마스크를 이용하여, 이 후 형성될 게이트 구조물의 위치를 고려해서 형성하는 것이 바람직하다. 이렇게, 소스/드레인 영역을 미리 형성해 둠으로써, 나중에 형성되는 게이트 구조물에 불순물 주입으로 인한 손상을 방지할 수 있다.
상기 반도체 기판 상에 버퍼 산화막을 형성한다. 상기 버퍼 산화막은 열산화 공정에 의해 형성될 수 있다. 상기 버퍼 산화막 상에 제1 절연막을 형성한다. 예를 들면, 상기 제1 절연막은 실리콘 산화물과 같은 산화물로 형성된다. 상기 제1 절연 막은 이후 형성되는 게이트 구조물을 형성하기 위한 몰드막으로서 제공되는 막으로서, 상기 게이트 구조물의 높이는 상기 제1 절연막의 두께에 의해 주로 결정된다. 따라서, 상기 제1 절연막의 두께는 이 후 형성될 게이트 구조물의 높이를 고려하여 적절하게 조절하도록 한다.
도 3은 도 2에 도시된 제1 절연막에 형성된 게이트 트렌치, 트렌치 산화막 및 스페이서막을 설명하기 위한 단면도이다.
도 2를 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100)의 표면 부위에 소자 분리막(도시 안됨)을 형성한다. 상기 반도체 기판(100)은 상기 소자 분리막에 의해 액티브 영역과 필드 영역으로 나뉘어진다. 상기 액티브 영역에 불순물 주입에 의하여 소스/드레인 영역(110)이 형성한다. 상기 소스/드레인 영역(110)은 포토레지스트 패턴(미도시) 등과 같은 이온 주입 마스크를 이용하여, 이 후 형성될 게이트 구조물의 위치를 고려해서 형성하는 것이 바람직하다. 이렇게, 소스/드레인 영역(110)을 미리 형성해 둠으로써, 나중에 형성되는 게이트 구조물에 불순물 주입으로 인한 손상을 방지할 수 있다.
상기 반도체 기판(100) 상에 버퍼 산화막(112)을 형성한다. 상기 버퍼 산화막(112)은 열산화 공정에 의해 형성될 수 있다. 상기 버퍼 산화막(112) 상에 제1 절연막(114)을 형성한다. 예를 들면, 상기 제1 절연막(114)은 실리콘 산화물과 같은 산화물로 형성된다. 상기 제1 절연막(114)은 이후 형성되는 게이트 구조물을 형성하기 위한 몰드막으로서 제공되는 막으로서, 상기 몰드막의 두께에 의해 상기 게이트 구조물의 높이가 주로 결정된다. 따라서, 상기 제1 절연막(114)의 두께는 이 후 형성될 게이트 구조물의 높이를 고려하여 적절하게 조절하도록 한다.
도 3은 도 2에 도시된 제1 절연막에 형성된 게이트 트렌치, 트렌치 산화막 및 스페이서막을 설명하기 위한 단면도이다.
도 3을 참조하면, 상기 제1 절연막(114) 및 버퍼 산화막(112)을 부분적으로 식각하여 상기 반도체 기판(100)의 소스/드레인 영역(110)을 노출시키는 게이트 트렌치(116)들을 형성한다. 상기 게이트 트렌치(116)는 라인 형태로 반도체 기판(100)을 일 방향으로 가로지르도록 형성되며, 이는 반도체 장치의 워드 라인 방향과 실질적으로 동일하다. 이와 동시에, 상기 제1 절연막(114)은 상기 게이트 트렌치(116)들을 갖는 제1 절연막 패턴(114a)으로 전환된다.
다음에, 상기 게이트 트렌치(116)의 내측 표면 및 상기 제1 절연막 패턴(114a)의 상부면을 따라 트렌치 산화막(118)을 형성할 수 있다. 상기 트렌치 산화막(118)은 상기 게이트 트렌치(116) 형성시 식각 손상된 반도체 기판(100)의 표면을 큐어링하기 위하여 제공된다.
상기 트렌치 산화막(118) 상에 스페이서막(120)을 형성한다. 예를 들면, 상기 스페이서막(120)은 실리콘 질화물과 같은 질화물로 형성된다. 상기 스페이서막(120)의 두께는 이 후 상기 게이트 트렌치(116) 내부에 매립될 게이트 전극의 선폭을 고려하여 적절하게 조절될 수 있다. 다시 말하면, 상기 게이트 전극의 선폭은 상기 게이트 트렌치(116)의 폭과 상기 스페이서막(120)의 두께에 의해 결정된다.
도 4는 도 3에 도시된 스페이서막으로부터 형성된 스페이서와 게이트 산화막을 설명하기 위한 단면도이다.
도 4를 참조하면, 상기 스페이서막(120)에 에치 백(etch back) 공정을 수행하여 상기 제1 절연막(114)의 상부면 및 게이트 트렌치(116) 저면에 존재하는 스페이서(120a)막(120)을 제거한다. 상기 에치 백 공정에 의해 상기 게이트 트렌치(116) 내측벽에 위치하는 스페이서(120a)를 수득된다. 다음에, 상기 스페이서(120a)의 표면, 상기 게이트 트렌치(116)의 저면 및 상기 제1 절연막 패턴(114a) 상에 게이트 산화막(122)을 형성한다. 예를 들면, 상기 게이트 산화막(122)은 열산화 공정에 의해 형성된다.
여기서, 상기 게이트 트렌치(116) 저면에 형성된 게이트 산화막(122) 아래에 트렌지스터의 채널 영역이 유효 채널 길이를 갖도록 형성되어야 한다. 예를 들면, 상기 소스/드레인 영역(110)의 가장자리 부위가 상기 게이트 트렌치(116) 저면에 형성된 게이트 산화막(122)의 가장자리 부위과 서로 접하도록 형성된다.
도 5는 도 4에 도시된 게이트 트렌치 내부에 형성된 제1 도전막 패턴, 제2 도전막 패턴 및 캡핑막을 설명하기 위한 단면도이다.
도 5를 참조하면, 상기 게이트 산화막(122) 상에 상기 게이트 트렌치(116)를 충분히 채우는 제1 도전막(도시 안됨)을 형성한다. 예를 들면, 상기 제1 도전막은 도핑된 폴리실리콘으로 형성된다. 이후, 상기 제1 도전막은 게이트 전극의 하부막으로 형성된다. 그러므로, 상기 제1 도전막 증착 공정시 상기 게이트 트렌치(116) 하부에 보이드(void) 또는 씨임(seam)이 발생하지 않도록 하는 것이 바람직하다. 이어서, 상기 제1 도전막의 상부를 제거하여 상기 게이트 트렌치(116)의 하부를 매립하고, 워드 라인 방향으로 연장되는 제1 도전막 패턴(124)을 수득한다. 여기서, 상기 제1 도전막 패턴(124)은 산화물에 대해 식각 선택비를 갖는 식각 가스를 이용하는 건식 식각 공정을 통해 형성되는 것이 바람직하다. 또한, 게이트 전극의 하부를 이루는 도전 패턴으로서 소자 동작시 균일한 저항을 갖도록, 실질적으로 균일한 높이로 형성되는 것이 바람직하다.
상기 제1 도전막 패턴(124) 상에 상기 게이트 트렌치(116)를 충분히 채우는 제2 도전막(도시 안됨)을 형성한다. 상기 제2 도전막은 이 후 게이트 전극의 상부를 이루는 막으로서 제공된다. 예를 들면, 상기 제2 도전막은 텅스텐 실리사이드(WSiX), 코발트 실리사이드(CoSiX), 티타늄 실리사이드(TiSiX)와 같은 금속 실리사이드로 이루어진다. 또한, 상기 제2 도전막은 폴리실리콘으로 이루어진 상기 제1 도전막 패턴(124) 상에 금속을 증착하고 열처리하여 실리시데이션(silicidation) 반응으로 형성되거나 또는 금속 소스 가스와 실리콘 소스 가스를 동시에 제공하여 인-시튜(in-situ) 방법으로 형성될 수 있다.
상기 제2 도전막의 상부를 제거함으로써, 상기 제1 도전막 패턴(124) 상에서 상기 게이트 트렌치(116)를 부분적으로 매립하는 제2 도전막 패턴(126)을 수득한다. 상기 제2 도전막 패턴(126)은 반도체 기판(100)에 걸쳐 균일한 두께를 갖도록 형성되는 것이 바람직하다. 이로써, 상기 제1 및 제2 도전막 패턴(124, 126)이 적층된 구조의 게이트 전극이 형성된다. 본 실시예에서는 상기 게이트 전극이 폴리실리콘 및 금속 실리사이드가 적층된 폴리사이드 게이트 구조를 가지나, 폴리실리콘막/오믹막/금속막이 순차적으로 적층된 폴리메탈 게이트 구조 또는 폴리실리콘의 단일막 구조를 가질 수도 있다.
이어서, 상기 제2 도전막 패턴(126) 및 상기 제1 절연막 패턴(114a) 상에 상기 게이트 트렌치(116)를 완전히 매립하는 캡핑막(128)을 형성한다. 예를 들면, 상기 캡핑막(128)은 실리콘 질화물과 같은 질화물로 형성된다.
도 6은 도 5에 도시된 캡핑막을 제거하여 형성되는 게이트 구조물과 제1 절연막 상에 형성된 제2 절연막을 설명하기 위한 단면도이다.
도 6을 참조하면, 상기 캡핑막(128)의 상부를 연마하여 상기 게이트 트렌치(116) 입구 밖에 위치하는 캡핑막(128)을 제거한다. 이로써, 상기 캡핑막(128)으로부터 상기 제2 도전막 패턴(126) 상에 형성되는 캡핑막 패턴(128a)을 수득한다. 예를 들면, 상기 캡핑막 패턴(128a)은 화학적 기계적 평탄화 공정을 통해 형성된다. 상기 게이트 트렌치(116) 내부에는 상기 게이트 산화막 패턴(122a), 제1 및 제2 도전막 패턴(124, 126), 캡핑막 패턴(128a) 및 스페이서(120a)로 구성되는 게이트 구조물(130)이 완성된다.
이와 같이, 상기 게이트 구조물(130)은 상기 제1 절연막 패턴(114a)을 거푸집으로 이용하여 상기 게이트 트렌치(116) 내부에 형성된다. 따라서, 게이트 구조물(130)을 반도체 기판(100)과 실질적으로 수직하는 형상으로 정확하게 형성할 수 있으며, 구조적인 비틀림 또는 쓰러짐이 발생하는 것이 억제되는 안정적인 구조를 가질 수 있다. 특히, 상기 게이트 구조물(130)의 상부 모서리 부위(A, B)를 실질적으로 직각으로 형성할 수 있으므로, 이 후 콘택 홀을 형성하기 위한 이방성 식각 공정시 상기 캡핑 패턴 및 스페이서(120a)의 식각 손상이 억제될 수 있다(도 7 참 조). 구체적으로, 종래의 게이트 구조물(130)은 그 측면에 형성된 스페이서(120a)가 소정의 경사를 가지고 있어 이방성 식각 공정에 의해 쉽게 식각 손상을 받는다. 그러나, 본 발명에 따라 형성된 게이트 구조물(130)의 측면은 수직 프로파일을 가지기 때문에, 식각 손상을 상대적으로 적게 받고 게이트 구조물(130)의 숄더 마진이 증가될 수 있다.
도 7은 도 6에 도시된 제1 절연막 상에 형성된 제2 절연막과 게이트 구조물들 사이에 형성된 콘택 플러그를 설명하기 위한 단면도이다.
도 7을 참조하면, 상기 게이트 구조물(130) 및 제1 절연막(114) 상에 제2 절연막(도시 안됨)을 형성한다. 예를 들면, 상기 제2 절연막은 실리콘 산화물과 같은 산화물로 형성된다. 다음에, 상기 제1 절연막(114), 제2 절연막 및 게이트 산화막(122)을 부분적으로 식각하여 상기 소스/드레인 영역(110)을 노출시키는 콘택 홀(134)들을 갖는 제2 절연막 패턴(132)을 형성한다. 마지막으로, 상기 콘택 홀(134)들을 충분히 채우고, 상기 소스/드레인(110) 영역과 전기적으로 연결되는 콘택 플러그(136)들을 형성한다.
제2 실시예
본 실시예에 따르면, 소스/드레인 영역(210)을 게이트 구조물을 만든 뒤에 형성한다. 구체적으로, 제1 실시예에서는 반도체 기판(200) 상에 제1 절연막을 형성하기 전에 상기 소스/드레인 영역(210)을 형성하였으나, 본 실시예에서는 상기 소스/드레인 영역(210)을 형성 공정을 수행하지 않는다. 그리고, 게이트 트렌치(도 시 안됨), 제1 절연막 패턴(도시 안됨), 트렌치 산화막 패턴(218a)등을 형성하고, 게이트 산화막 패턴(222a), 스페이서(218a), 제1 도전막 패턴(224), 제2 도전막 패턴(226), 캡핑막 패턴(218a)을 포함하는 게이트 구조물(230)을 완성한다. 상기 구성 요소들은 도 1 내지 도 6을 통해 기 설명된 반도체 장치의 제조 방법과 동일한 방법으로 형성될 수 있으므로 상세한 설명은 생략하기로 한다.
다음에, 상기 제1 절연막 패턴(도시 안됨)을 습식 식각 공정 등을 통해 제거하고, 상기 게이트 구조물(230)을 이온 주입 마스크로 이용하여 반도체 기판(200)의 표면 부위에 불순물을 주입하여 소스/드레인 영역(210)을 형성한다. 본 실시예에 의하면, 상기 소스/드레인 영역(210)을 정확한 위치에 형성하여 채널 영역(도시 안됨)이 형성되지 않아 발생되는 불량을 억제할 수 있다.
그리고, 도시되지는 않았으나, 반도체 기판(200) 상에 상기 게이트 구조물(230)을 완전히 매립하는 제2 절연막, 상기 소스/드레인 영역(210)을 노출시키는 콘택 홀들 및 상기 콘택 홀 내부에 상기 소스/드레인 영역(210)과 전기적으로 연결되는 콘택 플러그를 형성한다. 상기 구성 요소들에 대한 상세한 설명은 도 7을 참조하여 기 설명된 반도체 장치의 제조 방법과 유사하므로 생략하기로 한다.
제3 실시예
도 9는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 9를 참조하면, 반도체 기판(300) 상에 소스/드레인 영역(310), 버퍼 산화 막(312) 및 제1 절연막(도시 안됨)을 순차적으로 형성한다. 여기서, 상기 소스/드레인 영역(310)은 제1 또는 제2 실시예의 소스/드레인 영역(310)과는 다르게 실질적으로 일정한 정션 깊이(junction depth)(D)를 갖도록 형성된다. 따라서, 이 후 형성되는 게이트 구조물과 소스/드레인 영역(310) 간에 정렬이 틀어져 채널 영역이 형성되지 않는 불량을 방지할 수 있다.
상기 버퍼 산화막(312) 및 상기 제1 절연막을 부분적으로 식각하여 반도체 기판(300)을 노출시키는 게이트 트렌치(316)를 갖는 제1 절연막 패턴(314a)을 형성한다. 다음에, 상기 게이트 트렌치(316)의 내측 표면에 트렌치 산화막(도시 안됨) 및 스페이서막(도시 안됨)을 형성하고, 상기 스페이서막을 전면 식각하여 트렌치 산화막 패턴(318a) 및 스페이서(320a)를 수득한다. 여기서, 상기 스페이서(320a)를 형성하기 위한 식각 공정시 반도체 기판(300)의 표면 부위에 리세스(321)가 형성되도록 한다. 상기 리세스(321)는 RCAT(recess channel array transistor)을 형성하기 위하여 제공된다. 즉, 상기 리세스(321)는 반도체 기판(300)의 표면에 대해 실질적으로 수직 하방으로 연장되며, 상기 소스/드레인 영역(310)의 정션 깊이(D)보다 깊이 형성된다.
상기 리세스(321) 및 게이트 트렌치(316) 내부에 게이트 산화막 패턴(322a), 제1 도전막 패턴(324), 제2 도전막 패턴(326) 및 캡핑막 패턴(328a)을 포함하는 게이트 구조물(330)을 형성한다. 따라서, 채널 영역이 상기 정션 깊이(D) 아래의 리세스(321)를 따라 연속적으로 형성되어 충분한 유효 채널 길이를 확보할 수 있다. 또한, 상술한 바와 같이, 게이트 구조물(330)의 수직 프로파일이 향상되어 상기 캡 핑막 패턴(328a)의 높이를 낮출 수 있고, 게이트 구조물(330)의 숄더 마진이 증가하므로 반도체 장치의 신뢰성이 향상된다.
이어서, 도시되지는 않았으나, 상기 제1 절연막 패턴(314a) 및 게이트 구조물(330) 상에 제2 절연막을 형성하고, 상기 제1 절연막 패턴(314a) 및 제2 절연막을 부분적으로 식각하여 콘택 홀들을 형성한 후, 상기 콘택 홀들을 매립하고, 상기 소스/드레인 영역(310)과 전기적으로 접속하는 콘택 플러그를 형성한다. 상기와 같은 구성 요소들은 도 1 내지 도 7을 참조하여 기 설명된 반도체 장치의 제조 방법과 유사하므로 여기서는 생각한다.
상기와 같은 본 발명의 실시예들에 따르면, 다마신 공정을 이용하여 게이트 구조물을 형성한다. 이에 따라, 게이트 구조물의 구조적인 안정성을 증대시킬 수 있다. 따라서, 반도체 장치의 신뢰성이 크게 향상될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 기판 상에 상기 기판을 부분적으로 노출시키는 게이트 트렌치를 갖는 제1 절연막을 형성하는 단계;
    상기 게이트 트렌치의 측벽에 스페이서를 형성하는 단계;
    상기 게이트 트렌치의 저면, 상기 스페이서의 표면 및 상기 제1 절연막 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 상기 게이트 트렌치를 부분적으로 매립하는 도전막 패턴을 형성하는 단계; 및
    상기 도전막 패턴 상에 상기 게이트 트렌치를 충분히 매립하는 캡핑막 패턴을 형성함으로써, 상기 게이트 산화막, 상기 도전막 패턴 및 상기 캡핑막 패턴이 순차적으로 적층되고 측면에 상기 스페이서를 갖는 게이트 구조물을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 절연막을 형성하기 전에,
    상기 기판 상에 버퍼 산화막을 형성하는 단계; 및
    상기 기판의 표면 부위에 소스/드레인 영역을 형성하는 단계를 포함하되,
    상기 게이트 트렌치는 상기 소스/드레인 영역을 노출시키도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 게이트 구조물을 형성한 후에,
    상기 제1 절연막 및 상기 게이트 구조물 상에 제2 절연막을 형성하는 단계;
    상기 제1 절연막 및 상기 제2 절연막을 부분적으로 식각하여 상기 소스/드레인 영역을 노출시키는 콘택 홀들을 형성하는 단계; 및
    상기 콘택 홀들을 매립하는 콘택 플러그들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 캡핑막 패턴을 형성한 후에,
    상기 제1 절연막을 제거하는 단계;
    상기 게이트 구조물을 이온 주입 마스크로 사용하여 상기 기판의 표면 부위에 소스/드레인 영역을 형성하는 단계;
    상기 게이트 구조물을 매립하고, 상기 소스/드레인 영역을 노출시키는 제2 콘택 홀들을 갖는 제3 절연막을 형성하는 단계; 및
    상기 제2 콘택 홀들을 매립하는 제2 콘택 플러그들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 게이트 트렌치는 상기 기판의 표면으로부터 수직 하방으로 연장되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 도전막 패턴은 도핑된 폴리실리콘막 및 금속 실리사이 드막을 순차적으로 적층시켜 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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