DE102017117949A1 - Verringerung von rippenverlust beim ausbilden von finfets - Google Patents

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Abstract

Ein Verfahren umfasst das Ausbilden eines Dummy-Gatestapels auf einer oberen Fläche und einer Seitenwand eines Mittelabschnitts einer Halbleiterrippe und das Ausbilden einer Abstandsschicht. Die Abstandsschicht umfasst einen ersten Abschnitt auf einer Seitenwand des Dummy-Gatestapels und einen zweiten Abschnitt auf einer oberen Fläche und einer Seitenwand eines Abschnitts der Halbleiterrippe. Das Verfahren umfasst ferner das Anwenden einer Implantation auf die Abstandsschicht. Nach der Implantation wird ein Glühen durchgeführt. Nach dem Glühen wird der zweite Abschnitt der Abstandsschicht geätzt, wobei der erste Abschnitt der Abstandsschicht nach dem Ätzen verbleibt. Ein Source/Drain-Bereich wird auf einer Seite der Halbleiterrippe ausgebildet.

Description

  • HINTERGRUND
  • Technischer Fortschritt bei IC-Materialien und -Design hat Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorherige Generation aufweist. Im Verlauf der IC-Entwicklung hat sich die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Einrichtungen je Chipfläche) im Allgemeinen erhöht, während sich die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Herstellungsverfahrens erzeugt werden kann), verringert hat. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile, indem er die Produktionseffizienz erhöht und die damit verbundenen Kosten senkt.
  • Eine solche Verkleinerung hat auch die Komplexität der Verarbeitung und Fertigung von ICs erhöht und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen in der IC-Verarbeitung und Fertigung erforderlich. Beispielsweise wurden dreidimensionale Transistoren wie Fin-Feldeffekttransistoren (FinFETs) eingeführt, um ebene Transistoren zu ersetzen. Obwohl heutige FinFET-Vorrichtungen und Verfahren zur Herstellung von FinFET-Vorrichtungen für ihre beabsichtigten Zwecke im Allgemeinen ausreichend waren, waren sie in keiner Weise völlig zufriedenstellend. Verbesserungen in diesem Bereich sind erwünscht.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert werden.
  • Die 1 bis 11 sind Querschnittsansichten und Perspektivansichten von Zwischenstufen beim Ausbilden von Fin-Feldeffekttransistoren (FinFETs) gemäß einigen beispielhaften Ausführungsformen.
  • 12 zeigt einen Verfahrensfluss zum Ausbilden eines FinFETs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter liegend”, „unten”, „darüber liegend”, „oberer” und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit anderen Element(en) oder Einrichtung(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Orientierungen des Bauelements, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Fin-Feldeffekttransistoren (FinFETs) und Verfahren zur Herstellung derselben sind gemäß verschiedenen beispielhaften Ausführungsformen vorgesehen. Die Zwischenstufen des Ausbildens der FinFETs werden gezeigt. Die Varianten der Ausführungsformen werden beschrieben. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen zum Bezeichnen gleicher Elemente verwendet.
  • Die 1 bis 11 zeigen die Perspektivansichten und Querschnittsansichten von Zwischenstufen beim Ausbilden von FinFETs gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die in den 1 bis 11 gezeigten Schritte sind auch schematisch in dem Verfahrensfluss 200 in 12 wiedergegeben.
  • 1 zeigt eine Perspektivansicht eines Substrats 20, das ein Teil eines Wafers 100 sein kann. Das Substrat 20 kann ein Halbleitersubstrat sein, wie ein Siliziumsubstrat, ein Siliziumkohlenstoffsubstrat, ein Silizium-auf-Isolator-Substrat, ein III-V-Verbindungshalbleitersubstrat oder ein Substrat, das aus anderen Halbleitermaterialien ausgebildet ist. Das Substrat 20 kann mit einer p-Verunreinigung oder einer n-Verunreinigung leicht dotiert sein.
  • Isolationsbereiche 22, die alternativ als flache Grabenisolations-(STI)-Bereiche bezeichnet werden, werden so ausgebildet, dass sie sich in das Halbleitersubstrat 20 erstrecken. Der entsprechende Schritt ist als Schritt 202 in dem in 12 gezeigten Verfahrensfluss gezeigt. Das Ausbilden der STI-Bereiche kann das Ätzen des Substrats 20, um Gräben auszubilden (als durch die STI-Bereiche 22 gefüllt gezeigt), und das Füllen der Gräben mit einer oder mehreren dielektrischen Schichten umfassen. Ein Planarisieren wie ein chemisch-mechanisches Polieren (CMP) wird durchgeführt, um die obere Fläche des dielektrischen Materials mit der oberen Fläche einer zugehörigen Hartmaske (nicht gezeigt) einzuebnen, die zur Definition der Strukturen der STI-Bereiche 22 verwendet wird. Die Hartmaske wird dann entfernt, gefolgt von dem Vertiefen der STI-Bereiche 22, und die resultierende Struktur ist in 1 gezeigt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen die STI-Bereiche 22 ein Trennoxid 22A (engl. „liner oxide)” und ein dielektrisches Material 22B über dem Trennoxid 22A. Das Trennoxid 22A wird durch Oxidieren des Wafers 100 in einer sauerstoffhaltigen Umgebung ausgebildet, beispielsweise durch lokale Oxidation von Silizium (LOCOS), wobei Sauerstoff (O2) in dem jeweiligen Prozessgas enthalten sein kann. Gemäß anderen Ausführungsformen der vorliegenden Offenbarung wird das Trennoxid 22A unter Verwendung von in-situ Dampferzeugung (ISSG), die zur Oxidation von Halbleiterstreifen zwischen den Gräben verwendet 24 wird, zum Beispiel mit Wasserdampf oder einem kombinierten Gas aus Wasserstoff (H2) und Sauerstoff (O2) ausgebildet. Gemäß noch weiteren Ausführungsformen wird das Trennoxid 22A unter Verwendung eines Abscheidungsverfahrens ausgebildet, wie z. B. subatmosphärischer chemischer Dampfabscheidung (SACVD). Das dielektrische Material 22B wird über dem Trennoxid 22A ausgebildet. Das Ausbildungsverfahren des dielektrischen Materials 22B kann aus fließfähiger chemischer Dampfabscheidung (FCVD), chemischer Dampfabscheidung (CVD), Atomlagenabscheidung (ALD), Rotationsbeschichtung und dergleichen ausgewählt sein.
  • In der gesamten Beschreibung werden die Abschnitte des Halbleitersubstrats 20 zwischen benachbarten STI-Bereichen 22 als Halbleiterstreifen 24 bezeichnet. Aufgrund der Vertiefungen der STI-Bereiche 22 werden Halbleiterrippen 26 ausgebildet, die höher als die oberen Flächen der STI-Bereiche 22 vorstehen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterrippen 26 und die Halbleiterstreifen 24 Teile des ursprünglichen Halbleitersubstrats 20. Gemäß alternativen Ausführungsformen sind die Halbleiterrippen 26 (und möglicherweise einige obere Abschnitte der Halbleiterstreifen 24) Epitaxiebereiche, die aus einem Halbleitermaterial ausgebildet sind, das sich von dem Material des Substrats 20 unterscheidet. Beispielsweise können die Halbleiterrippen 26 aus Silizium-Germanium (SiGe) ausgebildet sein.
  • 2 zeigt das Ausbilden einer Dummy-Gatedielektrikumsschicht 28, die beispielsweise Siliziumoxid oder eine Verbundschicht umfassen kann, die eine Mehrzahl von dielektrischen Schichten umfasst. Die Dummy-Gatedielektrikumsschicht 28 wird nachfolgend als Dummy-Gateoxidschicht bezeichnet. Der entsprechende Schritt ist als Schritt 204 in dem in 12 gezeigten Verfahrensfluss gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Dummy-Oxidschicht 28 durch Abscheiden ausgebildet und erstreckt sich somit auf die oberen Flächen der STI-Bereiche 22. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird die Dummy-Oxidschicht 28 durch Oxidation der Oberflächenschichten der Halbleiterrippen 26 ausgebildet. Dementsprechend ist die Dummy-Oxidschicht 28 auf den freiliegenden Oberflächen der Halbleiterrippen 26 ausgebildet und umfasst keine horizontalen Abschnitte, die sich auf den oberen Flächen der STI-Bereiche 22 erstrecken.
  • 2 zeigt ferner das Ausbilden eines Dummy-Gatestapels 30 auf den mittleren Abschnitten der Halbleiterrippen 26. Der entsprechende Schritt ist als Schritt 204 in dem in 12 gezeigten Verfahrensfluss gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst der Dummy-Gatestapel 30 eine Dummy-Gateelektrode 32 und Maskenschichten 34 und/oder 36. Die Dummy-Gateelektrode 32 kann aus Polysilizium gemäß einigen Ausführungsformen ausgebildet sein, und andere Materialien können auch verwendet werden. Gemäß einigen beispielhaften Ausführungsformen ist die Maskenschicht 34 aus Siliziumnitrid und die Maskenschicht 36 aus Siliziumoxid ausgebildet. Der Dummy-Gatestapel 30 erstreckt sich auf den oberen Flächen und den Seitenwänden der Halbleiterrippen 26. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden des Dummy-Gatestapels 30 das Ausbilden einer deckenden Gateelektrodenschicht und deckenden Maskenschichten und dann das Strukturieren der deckenden Gateelektrodenschicht und der deckenden Maskenschichten. Das Strukturieren wird auf den oberen Flächen der Dummy-Oxidschicht 28 gestoppt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird nach dem Strukturieren der Dummy-Gateelektrodenschicht das Strukturieren gestoppt und die Abschnitte der Dummy-Oxidschicht 28, die direkt unter den entfernten Abschnitten der Dummy-Gateelektrodenschicht liegen, sind freigelegt. Die freigelegten Abschnitte der Dummy-Oxidschicht 28 werden gemäß diesen Ausführungsformen nicht entfernt. Vielmehr werden die freigelegten Abschnitte der Dummy-Oxidschicht 28 nach dem anschließenden Glühen entfernt. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden die freigelegten Abschnitte der Dummy-Oxidschicht 28 entfernt und die verbleibenden Abschnitte der Dummy-Oxidschicht 28 werden zu den unteren Abschnitten des Dummy-Gatestapels 30. Wenn die freigelegten Abschnitte der Dummy-Oxidschicht 28 entfernt sind, sind die Halbleiterrippen 26 freigelegt.
  • Unter Bezugnahme auf 3 wird eine Gate-Abstandsschicht 40 als eine deckende Schicht ausgebildet. Während der gesamten Beschreibung erstreckt sich, obwohl die Schicht 40 als „Gate-Abstandsschicht” bezeichnet wird, diese auch auf die Seitenwände der Rippen und wird daher auch als „Abstandsschicht” bezeichnet. Der entsprechende Schritt ist als Schritt 206 in dem in 12 gezeigten Verfahrensfluss gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Gate-Abstandsschicht 40 unter Verwendung eines konformen Abscheidungsverfahrens wie ALD, CVD usw. ausgebildet, so dass die Seitenwandabschnitte der Gate-Abstandsschicht 40 eine ausreichende Dicke aufweisen. Die horizontalen Abschnitte und die vertikalen Abschnitte der Gate-Abstandsschicht 40 können im Wesentlichen die gleiche Dicke aufweisen, wobei beispielsweise die Dicke T1 der vertikalen Abschnitte und die Dicke T2 der horizontalen Abschnitten eine Differenz von weniger als 20% der beiden Dicke T1 und T2 hat. Gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung liegen die Dicke T1 und T2 im Bereich zwischen etwa 1 nm und etwa 20 nm.
  • Das Material der Gate-Abstandsschicht 40 kann Siliziumoxycarbonitrid (SiOCN), Siliziumoxikarbid (SiOC) oder ein Metalloxid wie Aluminiumoxid umfassen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Gate-Abstandsschicht 40 aus SiOCN ausgebildet und kann eine einschichtige Struktur aufweisen. Gemäß alternativen Ausführungsformen weist die Gate-Abstandsschicht 40 eine Verbundstruktur auf, die eine Mehrzahl von Schichten aufweist. Beispielsweise kann die Gate-Abstandsschicht 40 eine Siliziumoxidschicht und eine Siliziumnitridschicht über der Siliziumoxidschicht umfassen.
  • In einem nachfolgenden Schritt wird, wie in 4A gezeigt, eine Implantation (dargestellt durch Pfeile 42) durchgeführt, um erste Abschnitte 40A der Gate-Abstandsschicht 40 mit ionischen Spezies (Dotierstoffen) zu implantieren, um die Eigenschaften der ersten Abschnitte 40A zu verändern. Der entsprechende Schritt ist als Schritt 208 in dem in 12 gezeigten Verfahrensfluss gezeigt. Die ersten Abschnitte 40A der Gate-Abstandsschicht 40 sind die Abschnitte auf den Seitenwänden und den oberen Flächen der Halbleiterrippen 26. Die Implantation bewirkt, dass sich die Eigenschaften der Abschnitte 40A von denen der Abschnitte 40C der Gate-Abstandsschicht 40, die sich auf den Seitenwänden des Dummy-Gatestapels 30 befinden, unterscheiden. Die implantierten ionischen Kandidaten-Spezies/Dotierstoffe umfassen, und sind nicht beschränkt auf, Stickstoff-(N)-Ionen, Bor-(B)-Ionen, Fluor-(F)-Ionen und dergleichen.
  • 4B zeigt eine Querschnittsansicht der in 4A gezeigten Struktur, wobei die Querschnittsansicht aus der vertikalen Ebene, die die Linie 4B-4B in 4A umfasst, erhalten wird. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Implantation zwei oder vier geneigte Implantationen, die in entgegengesetzter Richtung geneigt sind. Der Neigungswinkel α wird so gewählt, dass die implantierten Spezies durch die Seitenwandabschnitte der Gate-Abstandsschicht 40 hindurch dringen und sich in diesen verteilen, während die Menge der Ionen, die in die Seitenwandabschnitte der Halbleiterrippen 26 implantiert werden, minimiert wird. Anders gesagt ist es wünschenswert, dass die Seitenwandabschnitte der Gate-Abstandsschicht 40 implantiert werden, ohne die Seitenwandabschnitte der Halbleiterrippen 26 zu beschädigen. Der Neigungswinkel α hängt von dem implantierten Element (wie N, B, F oder dergleichen), der Implantationsenergie und der Dicke der Gate-Abstandsschicht 40 ab. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt der Neigungswinkel α im Bereich zwischen etwa 60 Grad und 90 Grad. Die Implantationsdosis 42 kann größer als etwa 1E15/cm2 sein und kann beispielsweise im Bereich zwischen etwa 1E15/cm2 und etwa 1E18/cm2 liegen.
  • Es wird deutlich, dass die ionischen Spezies in die Seitenwandabschnitte in Winkeln implantiert werden, die geneigter als die sind, mit denen sie in die oberen Abschnitte der Gate-Abstandsschicht 40 und der Halbleiterrippen 26 implantiert werden. Dementsprechend bewirkt, wenn die Eindringtiefe D1 in die Seitenwandabschnitte der Gate-Abstandsschicht 40 bewirkt, dass Ionen die Halbleiterrippen 26 erreichen, aber nicht in sie eindringen, die gleiche Eindringtiefe D1, dass die implantierten Ionen in die oberen Flächen der Halbleiterrippen 26 eindringen. Dies bewirkt, dass die oberen Abschnitte 26A der ursprünglich kristallinen Halbleiterrippen 26 mit den Ionen implantiert werden. Die oberen Abschnitte 26A der Halbleiterrippen 26 werden somit amorphisiert (was alternativ aufgrund der Zerstörung der Gitterstruktur als ”beschädigt” bezeichnet wird), so dass amorphe Halbleiterbereiche ausgebildet werden. Die unteren Abschnitte 26B der Halbleiterrippen 26 werden andererseits nicht mit Ionen implantiert (oder implantiert, aber nicht stark genug) und bleiben eine kristalline Struktur. Gemäß einigen beispielhaften Ausführungsformen ist die Tiefe D2 der resultierenden amorphen Halbleiterbereiche 26A größer als etwa 1 nm und kann gemäß einigen Ausführungsformen im Bereich zwischen etwa 5 nm und etwa 25 nm liegen.
  • Bei den in 4B gezeigten Ausführungsformen wurde die Dummy-Oxidschicht 28 (siehe 2) aus den Abschnitten der Halbleiterrippen 26 vorher entfernt und daher berührt die Gate-Abstandsschicht 40 die oberen Flächen und die Seitenwände der Halbleiterrippen 26. 4C zeigt eine Querschnittsansicht gemäß alternativen Ausführungsformen, wobei die Querschnittsansicht auch aus der vertikalen Ebene erhalten wird, die die Linie 4B-4B in 4A umfasst. Gemäß diesen Ausführungsformen wird die Dummy-Oxidschicht 28 ungeätzt belassen, und die Gate-Abstandsschicht 40 wird über der Dummy-Oxidschicht 28 ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Implantationsverfahren so eingestellt, dass die implantierten Ionen durch die Gate-Abstandsschicht 40 hindurchdringen und sich nicht wesentlich in die Dummy-Oxidschicht 28 erstrecken. Es ist klar, dass die Dummy-Oxidschicht 28 und die Gate-Abstandsschicht 40 aus verschiedenen Materialien ausgebildet sind und bereits einen ausreichenden Unterschied in der Reaktion auf das Ätzen aufweisen können. Dementsprechend wird die nicht implantierte Dummy-Oxidschicht 28 das Entfernen der Dummy-Oxidschicht 28 in nachfolgenden Schritten nicht beeinträchtigen.
  • Gemäß alternativen Ausführungsformen wird das Implantationsverfahren so eingestellt, dass die implantierten Ionen sowohl die Gate-Abstandsschicht 40 als auch die Dummy-Oxidschicht 28 durchdringen und sich nicht wesentlich in die Halbleiterrippen 26 erstrecken. Man beachte, dass die implantierten Ionen eine gewisse Verteilung haben, und daher wird eine kleine Menge von Ionen vorhanden sein, die in die Halbleiterrippen 26 implantiert sind. Die Menge ist jedoch klein genug und verursacht nicht die Amorphisierung der Seitenwandabschnitte der Halbleiterrippen 26.
  • Bei den in 4C gezeigten Ausführungsformen werden auch die oberen Abschnitte 26A der Halbleiterrippen 26 amorphisiert, um amorphe Halbleiterbereiche auszubilden, während die unteren Abschnitte 26B der Halbleiterrippen 26 nicht implantiert werden und kristallin bleiben.
  • 4D zeigt eine Querschnittsansicht der in 4A gezeigten Struktur, wobei die Querschnittsansicht aus der Ebene, die die Linie 4D-4D in 4A umfasst, erhalten wird. Wie in 4D gezeigt, bewegen sich die geneigt implantierten Ionen in einer vertikalen Ebene, die parallel zu den vertikalen Seitenwänden der Seitenwandabschnitte 40B und 40C der Gate-Abstandsschicht 40 ist. Dies stellt sicher, dass bei der Implantation höchstens die oberen Abschnitte 40B der Gate-Abstandsschicht 40 implantiert werden und die unteren Abschnitte 40C nicht implantiert werden.
  • 5A zeigt eine Querschnittsansicht der Struktur nach einem Glühen (dargestellt als Pfeile 43), wobei die Querschnittsansicht aus der gleichen vertikalen Ebene erhalten wird, die die Linie 4B-4B in 4A umfasst. Der entsprechende Schritt ist als Schritt 210 in dem in 12 gezeigten Verfahrensfluss gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Glühen 43 durch ein thermisches Ausheilen wie z. B. Rapid Thermal Annealing (RTA) oder ein Ofenglühen durchgeführt. Die Glühtemperatur kann im Bereich zwischen etwa 550°C und etwa 1.300°C liegen. Die Glühzeit kann im Bereich zwischen etwa 1 Millisekunde und etwa zehn Sekunden oder sogar länger liegen. Als Ergebnis des Glühens werden die Schadensabschnitte 26A (4B und 4C) in den Halbleiterrippen 26 zumindest repariert und möglicherweise entweder vollständig oder teilweise rekristallisiert.
  • Unter Bezugnahme auf die 4B und 4C haben die unteren Abschnitte 26B der Halbleiterrippen 26 nach der Implantation eine kristalline Struktur. Dementsprechend wirken die unteren Abschnitte 26B als Keime für die Rekristallisation der beschädigten/amorphisierten oberen Abschnitte 26A. Während des Glühens kann die Rekristallisation anfänglich an der Grenzfläche zwischen den amorphen Bereichen 26A und den jeweiligen darunter liegenden kristallinen Bereichen 26B geschehen und die Grenzflächen können sich im Verlauf des Glühens nach oben bewegen. Die kristallinen Abschnitte 26B wachsen dementsprechend nach oben. Das Glühen kann durchgeführt werden, bis sich die Grenzflächen zu den oberen Flächen der Halbleiterrippen 26 bewegt haben, so dass die ganzen Halbleiterrippen 26 kristallisiert wurden. Alternativ kann das Glühen beendet werden, wenn ein oberer Abschnitt noch nicht kristallisiert ist.
  • 5B zeigt das Glühen zum Reparieren der Beschädigungen gemäß alternativen Ausführungsformen. Diese Ausführungsformen ähneln den Ausführungsformen in 5A, außer dass die Dummy-Oxidschicht 28 noch nicht entfernt worden ist. Das Glühverfahren und dessen Ergebnisse sind im Wesentlichen dieselben wie für 5A beschrieben und werden daher hier nicht wiederholt.
  • Unter Bezugnahme auf 6 wird ein isotropes Ätzen durchgeführt, um die Abschnitte 40A und 40B (4A und 4D) zu entfernen, die in dem in den 4A bis 4D gezeigten Schritt implantiert wurden. Der entsprechende Schritt ist als Schritt 212 in dem in 12 gezeigten Verfahrensfluss gezeigt. Das Ätzen kann ein Trockenätzen oder ein Nassätzen sein. Das Ätzmittel wird so ausgewählt, dass es die implantierten Abschnitte 40A und 40B (4A und 4D) der Gate-Abstandsschicht 40 angreift und die nicht implantierten Abschnitte 40C (4A und 4D) der Gate-Abstandsschicht 40 nicht angreift. Dementsprechend werden die Abschnitte 40A und 40B der Gate-Abstandsschicht 40 entfernt, während die Abschnitte 40C nach dem isotropen Ätzen verbleiben. Die verbleibenden Abschnitte der Gate-Abstandsschicht 40 werden nachfolgend als Gate-Abstandshalter 40 bezeichnet. Wenn die Abschnitte der Dummy-Oxidschicht 28 (2 und 4C) auf den Abschnitten der Halbleiterrippen 26 während der vorhergehenden Schritte nicht entfernt wurden, werden diese Abschnitte der Dummy-Oxidschicht 28 ebenfalls entfernt. Durch das isotrope Ätzen werden die Halbleiterrippen 26 wieder freigelegt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Gate-Abstandsschicht 40 SiOCN. Dementsprechend kann, wenn ein Nassätzen verwendet wird, die Ätzlösung Phosphorsäure umfassen. Wenn Trockenätzen verwendet wird, kann das Ätzgas CF4, Sauerstoff etc. umfassen.
  • Das thermische Ausheilen, wie in den 5A und 5B gezeigt, repariert in vorteilhafter Weise die Beschädigungen in den oberen Abschnitten 26A (4B und 4C). Die beschädigten/amorphen Abschnitte 26A der Halbleiterrippen 26 neigen dazu, während des isotropen Ätzens der Gate-Abstandsschicht 40 geätzt zu werden. Wenn dementsprechend die beschädigten Abschnitte 26A nicht repariert werden, werden die beschädigten oberen Abschnitte 26A entweder vollständig oder teilweise geätzt, was zu Rippenverlust führt. Der Rippenverlust führt zu Verschlechterung der resultierenden FinFETs. Vorteilhafterweise wird durch das Durchführen des Glühens zur Reparatur der beschädigten Abschnitte der unerwünschte Rippenverlust vermieden.
  • 7 zeigt die Epitaxie zum Züchten von Epitaxiebereichen 44 und 44' auf den jeweiligen Halbleiterrippen 26. Der entsprechende Schritt ist als Schritt 214 in dem in 12 gezeigten Verfahrensfluss gezeigt. Die Epitaxiebereiche 44 und die jeweils darunter liegenden Halbleiterrippen 26 bilden zusammen die Source- und die Drainbereiche (nachfolgend als Source/Drain-Bereiche bezeichnet) 46. Die Epitaxiebereiche 44' und die jeweils darunter liegenden Halbleiterrippen 26 bilden zusammen die Source/Drain-Bereiche 46'. Gemäß einigen beispielhaften Ausführungsformen umfassen die Epitaxiebereiche 44 Siliziumphosphor (SiP) oder Phosphor-dotiertes Siliziumkohlenstoff (SiCP), und der resultierende FinFET ist ein n-FinFET. Die Epitaxiebereiche 44' können SiGe und eine p-Verunreinigung wie Bor oder Indium umfassen, die während der Epitaxie in situ dotiert werden kann, und der resultierende FinFET ist ein p-FinFET. Da sich die Epitaxiebereiche 44 des n-FinFETs von den Epitaxiebereichen 44' des p-FinFETs unterscheiden, müssen die p- und die n-FinFETs separat ausgebildet werden.
  • Als nächstes wird, wie in 8 gezeigt, eine Ätzstoppschicht 50 ausgebildet, um die in 7 gezeigte Struktur konform abzudecken. Ein Zwischenschicht-Dielektrikum (ILD) 52 wird dann über der Ätzstoppschicht 50 ausgebildet. Der entsprechende Schritt ist als Schritt 216 in dem in 12 gezeigten Verfahrensfluss gezeigt. Ein CMP wird dann durchgeführt, um die oberen Flächen des ILDs 52 und der Gate-Abstandshalter 40 einzuebnen. Das CMP kann unter Verwendung der Dummy-Gateelektrode 32 als CMP-Stoppschicht durchgeführt werden, oder alternativ kann die Maskenschicht 34 oder 36 (7) als CMP-Stoppschicht verwendet werden. Das ILD 52 kann dann vertieft werden, und eine Maskenschicht 54 wird in die Vertiefung gefüllt, gefolgt von einem weiteren CMP-Verfahren, so dass die oberen Flächen der Maskenschicht 54 mit den oberen Enden der Gate-Abstandshalter 40 und der verbleibenden Dummy-Gateelektrode 32 koplanar sind.
  • 9 zeigt das Ausbilden eines Ersatz-Gates 56, das ein Ersatz-Gatedielektrikum 58 und eine Ersatz-Gateelektrode 60 umfasst. Der entsprechende Schritt ist als Schritt 218 in dem in 12 gezeigten Verfahrensfluss gezeigt. Das Ausbilden des Ersatz-Gates 56 umfasst das Durchführen eines Ätzschrittes, um den Dummy-Gatestapel 30 zu entfernen, der in 8 gezeigt ist, und das Ausbilden des Ersatz-Gates 56 in der Vertiefung, die von dem entfernten Dummy-Gatestapel 30 zurückgelassen wird. Das Gatedielektrikum 58 kann eine Grenzflächenoxidschicht (wie eine SiO2-Schicht) und eine high-k-dielektrische Schicht über der Grenzflächenoxidschicht umfassen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist das High-k-Dielektrikum einen k-Wert von mehr als etwa 7,0 auf und kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La oder dergleichen aufweisen. Die Ersatz-Gateelektrode 60 kann ein metallhaltiges Material wie TiN, TaN, TaC, Co, Ru, Al, Cu, W, Kombinationen davon oder Mehrfachschichten davon umfassen.
  • Ein CMP wird durchgeführt, um die überschüssigen Teile des Gatedielektrikums 58 und der Gateelektrode 60 über den Gate-Abstandshaltern 40 zu entfernen. Das Ersatz-Gate 56 kann zurückgeätzt werden, gefolgt von dem Füllen eines dielektrischen Materials 62 in der durch die Rückätzung ausgebildeten Vertiefung. Ein CMP wird dann durchgeführt, um die oberen Flächen des dielektrischen Materials 62, der Gate-Abstandshalter 40 und des ILDs 52 zu planarisieren. Das CMP kann durchgeführt werden, bis die Maske 54, die in 8 gezeigt ist, entfernt worden ist.
  • Die 10 und 11 zeigen das Ausbilden von Source/Drain-Silizidbereichen und Kontaktsteckern. Es versteht sich, dass die in den 10 und 11 gezeigten Ausführungsformen beispielhaft sind und andere Verfahren verwendet werden können. Das ILD 52 in 9 wird zuerst entfernt, wodurch Vertiefungen 66 ausgebildet werden, wie in 10 gezeigt ist. Die CESL-Schicht 50 ( ) wird somit freigelegt. Der entsprechende Schritt ist als Schritt 220 in dem in 12 gezeigten Verfahrensfluss gezeigt. Die CESL-Schicht 50 kann als Ätzstoppschicht zum Ätzen des ILDs 52 verwendet werden. Die CESL-Schicht 50 wird dann geätzt, wobei die Epitaxiebereiche 44 und 44' freigelegt werden. Als nächstes werden Silizidbereiche 68 durch Silizieren der Oberflächenabschnitte der Epitaxiebereiche 44 und 44' ausgebildet, wobei das Silizieren das Abscheiden einer konformen Metallschicht (wie z. B. Titan, Kobalt oder dergleichen, nicht gezeigt), das Durchführen eines Glühens, um die Metallschicht mit den Epitaxiebereichen 44 und 44' umzusetzen, und das Entfernen der nicht umgesetzten Abschnitte der Metallschicht umfasst. Der entsprechende Schritt ist als Schritt 220 in dem in 12 gezeigten Verfahrensfluss gezeigt.
  • 11 zeigt das Ausbilden von Kontaktsteckern 70 und eines ILDs 72. Der entsprechende Schritt ist als Schritt 222 in dem in 12 gezeigten Verfahrensfluss gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird eine Ätzstoppschicht 71 ausgebildet und dann wird das ILD 72 ausgebildet, um die Vertiefungen 66 zu füllen, gefolgt von einem CMP, um das ILD 72 zu planarisieren. Öffnungen (die durch die Kontaktstecker 70 gefüllt werden) werden dann ausgebildet, um zumindest einige Abschnitte der Source/Drain-Silizidbereiche 68 freizulegen. Die Öffnungen werden dann mit einem metallischen Material wie Wolfram gefüllt. Ein weiteres CMP-Verfahren wird durchgeführt, um das überschüssige metallische Material zu entfernen, wobei die Kontaktstecker 70 verbleiben. Somit wurden ein n-FinFET 74 und ein p-FinFET 74' ausgebildet. In nachfolgenden Verfahren werden Gate-Kontaktstecker (nicht gezeigt) ausgebildet, um elektrisch mit der Ersatz-Gateelektrode 60 verbunden zu werden.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Merkmale. Um konforme Gate-Abstandshalter an den Seitenwänden eines Gatestapels auszubilden, müssen einige Abschnitte der deckenden Gate-Abstandsschicht auf den Halbleiterrippen entfernt werden, ohne die gewünschten Abschnitte zu entfernen, die die Gate-Abstandshalter bilden. Dementsprechend wird eine Implantation durchgeführt, um die Eigenschaften der Abschnitte der Gate-Abstandsschicht auf den Halbleiterrippen zu verändern. Die Implantation bewirkt jedoch, dass die oberen Abschnitte der Halbleiterrippen beschädigt werden und die beschädigten Abschnitte beim nachfolgenden Ätzen der Gate-Abstandsschicht nachteilig geätzt werden können. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein Glühen durchgeführt, um die Beschädigung zu reparieren und die Halbleiterrippen zu rekristallisieren. Der durch den Schaden verursachte Rippenverlust wird so vermieden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Ausbilden eines Dummy-Gatestapels auf einer oberen Fläche und einer Seitenwand eines Mittelabschnitts einer Halbleiterrippe und das Ausbilden einer Abstandsschicht. Die Abstandsschicht umfasst einen ersten Abschnitt auf einer Seitenwand des Dummy-Gatestapels und einen zweiten Abschnitt auf einer oberen Fläche und einer Seitenwand eines Abschnitts der Halbleiterrippe. Das Verfahren umfasst ferner das Anwenden einer Implantation auf den zweiten Abschnitt der Abstandsschicht. Nach der Implantation wird ein Glühen durchgeführt. Nach dem Glühen wird der zweite Abschnitt der Abstandsschicht geätzt, wobei der erste Abschnitt der Abstandsschicht nach dem Ätzen verbleibt. Ein Source/Drain-Bereich wird auf einer Seite der Halbleiterrippe ausgebildet.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Ausbilden eines Dummy-Gatestapels auf einer oberen Fläche und einer Seitenwand eines Mittelabschnitts einer Halbleiterrippe und das Ausbilden einer Abstandsschicht, die einen ersten Abschnitt auf einer Seitenwand des Dummy-Gatestapels und einen zweiten Abschnitt auf einer oberen Fläche und einer Seitenwand der Halbleiterrippe umfasst. Das Verfahren umfasst ferner das Amorphisieren eines oberen Abschnitts der Halbleiterrippe, wobei die Abstandsschicht den amorphisierten oberen Abschnitt der Halbleiterrippe bedeckt, das Rekristallisieren des amorphisierten oberen Abschnitts, das Ätzen des zweiten Abschnitts der Abstandsschicht, wobei der erste Abschnitt der Abstandsschicht nach dem Ätzen verbleibt, und das Ausbilden eines Source/Drain-Bereichs auf einer Seite der Halbleiterrippe.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Ausbilden eines Gatestapels über einer Halbleiterrippe. Der Gatestapel bedeckt einen mittleren Abschnitt der Halbleiterrippe und ein Abschnitt der Halbleiterrippe wird freigelegt. Eine deckende dielektrische Schicht wird auf dem Gatestapel und der Halbleiterrippe ausgebildet. Die deckende dielektrische Schicht umfasst Rippenabschnitte auf einer oberen Fläche und Seitenwänden des Abschnitts der Halbleiterrippe und einen Seitenwandabschnitt auf einer Seitenwand des Gatestapels. Die Rippenabschnitte werden mit einem Dotierstoff implantiert. Der jeweilige Wafer wird geglüht. Ein isotropes Ätzen wird durchgeführt, um die Rippenabschnitte der deckenden dielektrischen Schicht zu entfernen, wobei der Seitenwandabschnitt der deckenden dielektrischen Schicht nach dem isotropen Ätzen verbleibt.
  • Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Ausbilden eines Dummy-Gatestapels auf einer oberen Fläche und einer Seitenwand eines mittleren Abschnitts einer Halbleiterrippe; Ausbilden einer Abstandsschicht, umfassend: einen ersten Abschnitt auf einer Seitenwand des Dummy-Gatestapels; und einen zweiten Abschnitt auf einer oberen Fläche und einer Seitenwand eines Abschnitts der Halbleiterrippe; Anwenden einer Implantation auf die Abstandsschicht; nach der Implantation, Durchführen eines Glühens; nach dem Glühen, Ätzen des zweiten Abschnitts der Abstandsschicht, wobei der erste Abschnitt der Abstandsschicht nach dem Ätzen verbleibt; und Ausbilden eines Source/Drain-Bereichs auf einer Seite der Halbleiterrippe.
  2. Verfahren nach Anspruch 1, wobei während der Implantation ein oberer Abschnitt der Halbleiterrippe amorphisiert wird und der amorphisierte obere Abschnitt der Halbleiterrippe durch das Glühen rekristallisiert wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei während der Implantation Seitenwand-Oberflächenabschnitte der Halbleiterrippe im Wesentlichen nicht implantiert werden.
  4. Verfahren nach einem der vorhergehenden Ansprüche, weiter umfassend: Ausbilden einer Dummy-Oxidschicht in Kontakt mit der Halbleiterrippe, wobei, wenn die Implantation durchgeführt wird, ein Teil der Dummy-Oxidschicht zwischen der Abstandsschicht und der Halbleiterrippe liegt; und Entfernen des Teils der Dummy-Oxidschicht nach dem Glühen.
  5. Verfahren nach einem der vorhergehenden Ansprüche, weiter umfassend: Ausbilden einer Dummy-Oxidschicht auf der oberen Fläche und der Seitenwand der Halbleiterrippe; und Entfernen eines Abschnitts der Dummy-Oxidschicht auf der oberen Fläche und der Seitenwand der Halbleiterrippe vor der Implantation.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Glühen bei einer Temperatur im Bereich zwischen etwa 550°C und etwa 1.300°C durchgeführt wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei bei der Implantation Ionen implantiert werden, die aus Stickstoff-Ionen, Bor-Ionen und Fluor-Ionen ausgewählt sind.
  8. Verfahren, umfassend: Ausbilden eines Dummy-Gatestapels auf einer oberen Fläche und einer Seitenwand eines mittleren Abschnitts einer Halbleiterrippe; Ausbilden einer Abstandsschicht, umfassend: einen ersten Abschnitt auf einer Seitenwand des Dummy-Gatestapels; und einen zweiten Abschnitt auf einer oberen Fläche und einer Seitenwand der Halbleiterrippe; Amorphisieren eines oberen Abschnitts der Halbleiterrippe, wobei die Abstandsschicht den amorphisierten oberen Abschnitt der Halbleiterrippe bedeckt; Rekristallisieren des amorphisierten oberen Abschnitts; Ätzen des zweiten Abschnitts der Abstandsschicht, wobei der erste Abschnitt der Abstandsschicht nach dem Ätzen verbleibt; und Ausbilden eines Source/Drain-Bereichs auf einer Seite der Halbleiterrippe.
  9. Verfahren nach Anspruch 8, wobei das Amorphisieren eine Implantation umfasst, um Ionen in den oberen Abschnitt der Halbleiterrippe zu implantieren.
  10. Verfahren nach Anspruch 8 oder 9, wobei während des Amorphisierens Ionen auf Abschnitten der Abstandsschicht auf der Halbleiterrippe implantiert werden.
  11. Verfahren nach einem der Ansprüche 8 bis 10, ferner umfassend: Ausbilden einer Dummy-Oxidschicht in Kontakt mit der Halbleiterrippe, wobei, wenn der obere Abschnitt der Halbleiterrippe amorphisiert ist, ein Teil der Dummy-Oxidschicht zwischen der Abstandsschicht und der Halbleiterrippe liegt; und Entfernen des Teils der Dummy-Oxidschicht.
  12. Verfahren nach einem der Ansprüche 8 bis 11, ferner umfassend: Ausbilden einer Dummy-Oxidschicht auf der oberen Fläche und der Seitenwand der Halbleiterrippe; und Entfernen eines Teils der Dummy-Oxidschicht vor dem Amorphisieren.
  13. Verfahren nach einem der Ansprüche 8 bis 12, wobei das Rekristallisieren ein Glühen bei einer Temperatur im Bereich zwischen etwa 550°C und etwa 1.300°C umfasst.
  14. Verfahren nach einem der Ansprüche 8 bis 13, wobei das Amorphisieren unter Verwendung von Ionen durchgeführt wird, die aus Stickstoff-Ionen, Bor-Ionen und Fluor-Ionen ausgewählt sind.
  15. Verfahren, umfassend: Ausbilden eines Gatestapels über einer Halbleiterrippe, wobei der Gatestapel einen mittleren Abschnitt der Halbleiterrippe bedeckt und ein Abschnitt der Halbleiterrippe freiliegt; Ausbilden einer deckenden dielektrischen Schicht auf dem Gatestapel und der Halbleiterrippe, wobei die deckende dielektrische Schicht umfasst: Rippenabschnitte auf einer oberen Fläche und Seitenwänden der Halbleiterrippe; einen Seitenwandabschnitt auf einer Seitenwand des Gatestapels; Implantieren der Rippenabschnitte mit einem Dotierstoff; Durchführen eines Glühens; und Durchführen eines isotropen Ätzens, um die Rippenabschnitte der deckenden dielektrischen Schicht zu entfernen, wobei der Seitenwandabschnitt der deckenden dielektrischen Schicht nach dem isotropen Ätzen verbleibt.
  16. Verfahren nach Anspruch 15, wobei ein oberer Abschnitt der Halbleiterrippe durch den implantierten Dotierstoff amorphisiert wird und das Glühen zumindest teilweise den oberen Abschnitt der Halbleiterrippe rekristallisiert.
  17. Verfahren nach Anspruch 15 oder 16, wobei das Glühen teilweise den oberen Abschnitt der Halbleiterrippe rekristallisiert.
  18. Verfahren nach Anspruch 15 oder 16, wobei das Glühen den oberen Abschnitt der Halbleiterrippe vollständig rekristallisiert.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei der Gatestapel ein Dummy-Gatestapel ist und das Verfahren ferner ein Ersetzen des Dummy-Gatestapels durch einen Ersatz-Gatestapel umfasst.
  20. Verfahren nach einem der Ansprüche 15 bis 19, das ferner nach dem isotropen Ätzen ein epitaktisches Züchten eines Epitaxiebereichs auf der Halbleiterrippe umfasst.
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