KR101985592B1 - Finfet들의 형성에서의 핀 손실의 감소 - Google Patents

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Abstract

방법은 반도체 핀의 중간 부분의 측벽 및 상부면 상에 더미 게이트 스택을 형성하는 단계, 및 스페이서 층을 형성하는 단계를 포함한다. 스페이서 층은 더미 게이트 스택의 측벽 상의 제1 부분 및 반도체 핀의 일부분의 측벽 및 상부면 상의 제2 부분을 포함한다. 방법은 스페이서 층에 대해 주입을 수행하는 단계를 더 포함한다. 주입 이후에, 어닐링이 수행된다. 어닐링 이후, 스페이서 층의 제2 부분이 에칭되고, 스페이서 층의 제1 부분은 에칭 이후에 남아있다. 소스/드레인 영역이 반도체 핀의 측부 상에 형성된다.

Description

FINFET들의 형성에서의 핀 손실의 감소{REDUCTION OF FIN LOSS IN THE FORMATION OF FINFETS}
IC 재료들 및 디자인의 기술적 진보는 각 세대가 이전 세대보다 더 작고 복잡한 회로들을 갖는 세대의 IC들을 생산해왔다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호연결된 디바이스들의 갯수)는 일반적으로 증가되어 온 반면, 기하학적 사이즈(즉, 제조 프로세스를 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해왔다. 이러한 스케일링 다운(scaling down) 프로세스는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점들을 제공한다.
이러한 스케일링 다운은 또한 IC들을 프로세싱하고 제조하는데 있어서 복잡성을 증가시켜 왔고, 이러한 진보들을 실현하기 위해서는, IC 프로세싱 및 제조에 있어서 마찬가지의 발전이 필요하다. 예를 들어, 핀 전계 효과 트랜지스터(FinFET, Fin Field-Effect Transistor)들과 같은 3차원 트랜지스터들이 평면 트랜지스터들을 대체하기 위해 도입되었다. 기존의 FinFET 디바이스들 및 FinFET 디바이스들을 제조하는 방법들은 일반적으로 그들의 의도된 목적에 대해서는 충분하였지만, 모든 측면에서 완전히 만족스럽지는 않았다. 이 분야에서의 개선들이 요구된다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 최상으로 이해된다. 산업 분야에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않음을 유념한다. 실제로, 다양한 피처들의 치수들은 설명의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 11은 몇몇의 예시적인 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET)의 형성에서의 중간 스테이지들의 단면도들 및 사시도들이다.
도 12는 몇몇 실시예들에 따른 FinFET을 형성하기 위한 프로세스 흐름을 예시한다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수도 있다. 또한, 본 개시내용은 다양한 예시들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략화 및 명료화를 위한 것이며, 개시된 여러 실시예들 및/또는 구성 사이의 관계 자체를 설명하지 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시될 때 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터들은 그에 따라 유사하게 해석될 수 있다.
다양한 예시적인 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET)들 및 그 형성 방법들이 제공된다. FinFET들을 형성하는 중간 스테이지들이 예시된다. 본 실시예들의 변형들이 논의된다. 다양한 도면들 및 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지시하기 위해 동일한 참조 번호들이 사용된다.
도 1 내지 도 11는 본 개시물의 몇몇 실시예들에 따른 FinFETT의 형성에 있어서의 중간 스테이지들의 사시도들 및 단면도들을 예시한다. 도 1 내지 11에 도시된 단계들은 또한 도 12에 도시된 프로세스 흐름(200)에 개략적으로 반영된다.
도 1은 웨이퍼(100)의 일부일 수 있는, 기판(20)의 사시도를 예시한다. 기판(20)은 실리콘 기판, 실리콘 탄소 기판, 실리콘-온-절연체 기판, III-V족 화합물 반도체 기판, 또는 다른 반도체 재료들로 형성된 기판과 같은 반도체 기판일 수 있다. 기판(20)은 P-타입 또는 N-타입 불순물로 저농도 도핑될 수 있다.
대안적으로 얕은 트렌치 격리(STI, Shallow Trench Isolation) 영역으로 지칭되는 격리 영역들(22)이 반도체 기판(20) 내로 연장하도록 형성된다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계(202)로서 도시된다. STI 영역들의 형성은 트렌치들(STI 영역(22)에 의해 채워지는 것으로 도시됨)을 형성하기 위해 기판(20)을 에칭하는 단계, 및 트렌치들을 유전체 층(들)으로 채우는 단계를 포함할 수 있다. 화학 기계적 연마(CMP, Chemical Mechanical Polish)와 같은 평탄화가 수행되어, 유전체 재료의 상부면들을 STI 영역들(22)의 패턴들을 정의하는데 사용되는 각각의 하드 마스크(미도시)의 상부면들과 같은 높이로 만든다. 그 후 하드 마스크가 제거되고, 뒤이어 STI 영역들(22)이 리세스되며, 결과적인 구조가 도 1에 도시된다.
본 개시물의 몇몇 실시예들에 따라서, STI 영역들(22)은 라이너 산화물(22A) 및 라이너 산화물(22A) 위에 유전체 재료(22B)를 포함한다. 라이너 산화물(22A)은 산소 함유 환경에서, 예를 들어 실리콘의 국소 산화(LOCOS, Local Oxidation of Silicon)를 통해 웨이퍼(100)를 산화시킴으로써 형성되며, 여기서 산소(O2)는 각각의 프로세스 가스에 포함될 수 있다. 본 개시물의 다른 실시예들에 따르면, 라이너 산화물(22A)은 예를 들어 트렌치들 사이에서 반도체 스트립들(24)을 산화시키는데 사용되는 수소(H2)와 산소(O2)의 결합된 가스 또는 수증기로, 인 시튜 스팀 생성(ISSG, In-Situ Steam Generation)을 사용하여 형성된다. 또 다른 실시예들에 따르면, 라이너 산화물(22A)은 서브 대기 화학 기상 증착(SACVD, Sub Atmospheric Chemical Vapor Deposition)과 같은 성막 방법을 사용하여 형성된다. 유전체 재료(22B)는 라이너 산화물(22A) 위에 형성된다. 유전체 재료(22B)의 형성 방법은 유동성 화학적 기상 증착(FCVD, Flowable Chemical Vapor Deposition), 화학 기상 증착(CVD, Chemical Vapor Deposition), 스핀-온 코팅 등으로부터 선택될 수 있다.
설명 전반에 걸쳐, 인접한 STI 영역들(22) 사이의 반도체 기판(20)의 부분들은 반도체 스트립들(24)로 지칭된다. STI 영역들(22)의 리세스로 인해, 반도체 핀들(26)은 STI 영역들(22)의 상부면들보다 더 돌출되게 형성된다. 본 개시물의 몇몇 실시예들에 따르면, 반도체 핀들(26) 및 반도체 스트립들(24)은 원래 반도체 기판(20)의 일부들이다. 대안적인 실시예들에 따라, 반도체 핀들(26)(및 가능하게는 반도체 스트립들(24)의 일부 상단 부분들)은 기판(20)의 재료와 상이한 반도체 재료로 형성된 에피택시 영역들이다. 예를 들어, 반도체 핀들(26)은 실리콘 게르마늄(SiGe)으로 형성될 수 있다.
도 2는 예를 들어 실리콘 산화물 또는 복수의 유전체 층들을 포함하는 복합 층을 포함할 수 있는 더미 게이트 유전체 층(28)의 형성을 예시한다. 더미 게이트 유전체 층(28)은 이후 더미 게이트 산화물 층으로 지칭된다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계(204)로서 도시된다. 본 개시물의 몇몇 실시예들에 따르면, 더미 산화물 층(28)은 성막을 통해 형성되고, 따라서 STI 영역들(22)의 상부면들 상에 연장된다. 본 개시물의 대안적 실시예들에 따르면, 더미 산화물 층(28)은 반도체 핀들(26)의 표면 층들의 산화를 통해 형성된다. 따라서, 더미 산화물 층(28)은 반도체 핀들(26)의 노출된 표면들 상에 형성되고, STI 영역들(22)의 상부면들 상에 연장되는 수평 부분들을 포함하지 않는다.
도 2는 반도체 핀들(26)의 중간 부분들 상의 더미 게이트 스택(30)의 형성을 또한 예시한다. 각 단계는 또한 도 12에 도시된 프로세스 흐름에서 단계(204)로서 도시된다. 본 개시물의 몇몇 실시예들에 따라, 더미 게이트 스택(30)은 더미 게이트 전극(32) 및 마스크 층들(34 및/또는 36)을 포함한다. 더미 게이트 전극(32)은 몇몇 실시예들에 따라 폴리실리콘으로 형성될 수 있으며, 다른 재료들이 또한 사용될 수 있다. 몇몇 예시적인 실시예들에 따르면, 마스크 층(34)은 실리콘 질화물로 형성되고, 마스크 층(36)은 실리콘 산화물로 형성된다. 더미 게이트 스택(30)은 반도체 핀들(26)의 상부면들 및 측벽들 상에서 연장된다. 본 개시물의 몇몇 실시예들에 따라, 더미 게이트 스택(30)의 형성은 블랭킷 게이트 전극 층 및 블랭킷 마스크 층들을 형성하는 단계, 및 그 후 블랭킷 게이트 전극 층 및 블랭킷 마스크 층들을 패터닝하는 단계를 포함한다. 패터닝은 더미 산화물 층(28)의 상부면들 상에서 정지된다.
본 개시물의 몇몇 실시예들에 따라, 더미 게이트 전극 층의 패터닝 후에 패터닝은 정지되고, 더미 게이트 전극 층의 제거된 부분들 바로 아래에 있는 더미 산화물 층(28)의 부분들은 노출된다. 더미 산화물 층(28)의 노출된 부분들은 이들 실시예들에 따라 제거되지 않는다. 오히려, 더미 산화물 층(28)의 노출된 부분들은 후속하여 수행되는 어닐링 이후에 제거된다. 본 개시물의 대안적인 실시예들에 따르면, 더미 산화물 층(28)의 노출된 부분들은 제거되고, 더미 산화물 층(28)의 나머지 부분들은 더미 게이트 스택(30)의 바닥 부분들이 된다. 더미 산화물 층(28)의 노출된 부분들이 제거될 때, 반도체 핀들(26)은 노출된다.
도 3을 참조하면, 게이트 스페이서 층(40)은 블랭킷 층으로서 형성된다. 설명 전반에 걸쳐, 층(40)이 "게이트 스페이서 층"으로 지칭되지만, 이것은 또한 핀들의 측벽들로 연장되고, 따라서 "스페이서 층"이라고 또한 지칭된다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계(206)로서 도시된다. 본 발명의 몇몇 실시예들에 따르면, 게이트 스페이서 층(40)은 게이트 스페이서 층(40)의 측벽 부분들이 적절한 두께를 갖도록, ALD, CVD 등과 같은 컨포멀한 성막 방법을 이용하여 형성된다. 게이트 스페이서 층(40)의 수평 부분들 및 수직 부분들은 실질적으로 동일한 두께를 가질 수 있으며, 예를 들어 수직 부분들의 두께(T1) 및 수평 부분들의 두께(T2)는 두께들(T1 및 T2) 모두의 20 퍼센트보다 더 작은 차이를 갖는다. 본 개시물의 몇몇 예시적인 실시예들에 따르면, 두께들(T1 및 T2)은 약 1nm 내지 약 20nm의 범위에 있다.
게이트 스페이서 층(40)의 재료는 실리콘 옥시-탄질화물(SiOCN), 실리콘 탄질화물(SiOC), 또는 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 본 개시물의 몇몇 실시예들에 따라, 게이트 스페이서 층(40)은 SiOCN으로 형성되고, 단일 층 구조를 가질 수 있다. 대안적인 실시예들에 따르면, 게이트 스페이서 층(40)은 복수의 층들을 포함하는 복합 구조를 갖는다. 예를 들어, 게이트 스페이서 층(40)은 실리콘 산화물 층 및 실리콘 산화물 층 위의 실리콘 질화물 층을 포함할 수 있다.
후속 단계에서,도 4a에 도시된 바와 같이, 게이트 스페이서 층(40)의 제1 부분들(40A)에 이온 종(도펀트들)을 주입하여 제1 부분들(40A)의 성질을 변화시키기 위해 주입(화살표 42로 표시됨)이 수행된다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계(208)로서 도시된다. 게이트 스페이서 층(40)의 제1 부분들(40A)은 반도체 핀들(26)의 측벽들 및 상부면 상의 부분들이다. 주입은 부분들(40A)의 특성이 더미 게이트 스택(30)의 측벽들 상에 있는 게이트 스페이서 층(40)의 부분들(40C)과 구별되게 한다. 후보 이온 주입된 이온 종/도펀트들은 질소(N) 이온, 붕소(B) 이온, 불소(F) 이온 등을 포함하지만 이에 한정되는 것은 아니다.
도 4b는 도 4a에 도시된 구조의 단면도를 예시하며, 단면도는 도 4a의 라인(4B-4B)을 포함하는 수직면으로부터 얻어진다. 본 개시물의 몇몇 실시예들에 따라, 주입은 반대 방향으로 기울어진 2개 또는 4개의 기울어진 주입들을 포함한다. 경사각(α)은 반도체 핀들(26)의 측벽 부분들로 주입 된 이온들의 양이 최소화되는 동안 주입된 종이 게이트 스페이서 층(40)의 측벽 부분들을 관통하고 확산되도록 선택된다. 대안적으로, 게이트 스페이서 층(40)의 측벽 부분들은 반도체 핀들(26)의 측벽 부분들을 손상시키지 않고 주입되는 것이 바람직하다. 경사각(α)은 주입된 원조(N, B, F 등), 주입 에너지 및 게이트 스페이서 층(40)의 두께에 좌우된다. 본 개시물의 몇몇 실시예들에 따르면, 경사각(α)은 약 60 도 내지 90 도의 범위 내에 있다. 주입(42)의 선량(dose)은 약 1E15/cm2보다 클 수 있으며, 예를 들어 약 1E15/cm2 내지 약 1E18/cm2의 범위일 수 있다.
이온 종은 게이트 스페이서 층(40) 및 반도체 핀들(26)의 상부 부분들에 주입되는 것보다 더 기울어진 각도로 측벽 부분들에 주입되는 것으로 이해된다. 따라서, 게이트 스페이서 층(40)의 측벽 부분들로의 침투 깊이(D1)가 반도체 핀들(26)의 상단에서 반도체 핀들(26)에 도달하지만 침투하지 않을 때, 동일한 침투 깊이(D1)는 주입된 이온들이 반도체 핀들(26)의 상단 부분들로 침주하게 한다. 이것은 원래의 결정성 반도체 핀들(26)의 상단 부분들(26A)이 이온들에 의해 주입되게 한다. 반도체 핀들(26)의 상단 부분들(26A)은 따라서 비정질 반도체 영역들을 형성하기 위해 비정질화된다(대안적으로 격자 구조의 파괴로 인해 "손상된” 것으로 지칭됨). 한편, 반도체 핀들(26)의 하부 부분들(26B)은 이온에 의해 주입되지 않고(또는 주입되지만 충분히 주입되지는 않음), 결정 구조를 갖도록 유지된다. 몇몇 예시적인 실시예들에 따라, 결과적인 비정질 반도체 영역들(26A)의 깊이(D2)는 약 1㎚보다 크며, 몇몇 실시예들에 따라 약 5㎚ 내지 약 25㎚의 범위에 있을 수 있다.
도 4b에 도시된 실시예들에서, 더미 산화물 층(28)(도 2 참조)은 반도체 핀들(26)의 부분들로부터 이전에 제거되었고, 따라서 게이트 스페이서 층(40)은 반도체 핀들(26)의 상부면들 및 측벽들과 접촉한다. 도 4c는 대안적인 실시예들에 따른 단면도를 예시하며, 단면도는 또한 도 4a의 라인(4B-4B)을 포함하는 수직면으로부터 얻어진다. 이들 실시예들에 따르면, 더미 산화물 층(28)은 에칭되지 않은 채로 유지되고, 게이트 스페이서 층(40)은 더미 산화물 층(28) 위에 형성된다. 본 개시물의 몇몇 실시예들에 따르면, 주입된 이온들이 게이트 스페이서 층(40)을 관통하여 더미 산화물 층(28)으로 상당히 연장되지 않도록, 주입 프로세스는 조정된다. 더미 산화물 층(28) 및 게이트 스페이서 층(40)은 상이한 재료들로 형성되고, 이미 에칭에 응답하여 적절한 차이를 가질 수 있다. 따라서, 더미 산화물 층(28)을 주입하지 않는 것은 후속 단계들에서 더미 산화물 층(28)의 제거에 영향을 미치지 않을 것이다.
대안적인 실시예들에 따르면, 주입된 이온들이 게이트 스페이서 층(40) 및 더미 산화물 층(28)을 관통하여 반도체 핀들(26)으로 상당히 연장되지 않도록, 주입 프로세스는 조정된다. 주입된 이온들은 특정 분포를 가지며, 따라서 반도체 핀들(26)으로 주입된 이온들은 소량이 될 것이다. 그러나, 그 양은 충분히 작아 반도체 핀들(26)의 측벽 부분들의 비정질화를 야기하지 않는다.
도 4c에 도시된 실시예들에서, 반도체 핀들(26)의 상단 부분들(26A)은 비정질 반도체 영역들을 형성하도록 또한 비정질화되는 반면, 반도체 핀들(26)의 하부 부분들(26B)은 주입되지 않고 결정질로 남아있다.
도 4d는 도 4a에 도시된 구조의 단면도를 예시하며, 단면도는 도 4a의 라인(4D-4D)을 포함하는 평면으로부터 얻어진다. 도 4d에 도시된 바와 같이, 경사 주입된 이온들은 게이트 스페이서 층(40)의 측벽 부분들(40B 및 40C)의 수직 측벽들에 평행한 수직 평면에서 이동한다. 이것은 주입 시에 기껏해야 게이트 스페이서 층(40)의 상단 부분들(40B)이 주입되고, 하부 부분들(40C)이 주입되지 않는 것을 보장한다.
도 5a는 어닐링(화살표(43)로 나타냄)이 수행된 후의 구조의 단면도를 예시하며, 단면도는 도 4a의 라인(4B-4B)을 포함하는 동일한 수직면으로부터 얻어진다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계(210)로서 도시된다. 본 개시물의 몇몇 실시예들에 따라, 어닐링(43)은 급속 열 어닐링(RTA, Rapid Thermal Anneal) 또는 퍼니스 어닐링과 같은 열 어닐링을 통해 수행된다. 어닐링 온도는 약 550 ℃ 내지 약 1,300 ℃의 범위에 있을 수 있다. 어닐링 지속기간은 약 1 밀리초 내지 대략 수십 초의 범위에 있거나, 또는 훨씬 더 길 수도 있다. 어닐링의 결과, 반도체 핀들(26)에 대한 손상 부분들(26A)(도 4b 및 도 4c)은 적어도 수리되고, 가능하게는 완전히 또는 부분적으로 재결정화된다.
다시 도 4b 및 도 4c를 참조하면, 반도체 핀들(26)의 하부 부분들(26B)은 주입 이후 결정성 구조를 갖는다. 따라서, 하부 부분들(26B)은 손상된/비정질화된 상부 부분들(26A)의 재결정화를 위한 시드로서의 역할을 한다. 어닐링 동안, 재결정화는 비정질 영역들(26A)과 각각의 아래 놓인 결정성 영역들(26B) 사이의 계면에서 초기에 발생할 수 있고, 계면들은 어닐링의 진행에 따라 위로 움직일 수 있다. 따라서, 결정성 부분들(26B)은 위쪽을 향해 성장된다. 어닐링은 계면들이 반도체 핀들(26)의 상단으로 이동하여 모든 반도체 핀들(26)이 결정화될 때까지 수행될 수 있다. 대안적으로, 어닐링은 결정화되지 않은 상단 부분이 여전히 존재할 때 종료될 수 있다.
도 5b는 대안적인 실시예들에 따라 손상들을 수리하기 위한 어닐링을 예시한다. 이들 실시예들은 더미 산화물 층(28)이 아직 제거되지 않았다는 것을 제외하고는 도 5a의 실시예들과 유사하다. 어닐링 프로세스 및 결과들은 도 5a에 대해 논의된 것과 본질적으로 동일하고, 따라서 본 명세서에서 반복되지 않는다.
도 6을 참조하면, 도 4a 내지 도 4d에 도시된 단계에서 주입된 부분들(40A 및 40B)(도 4a 및 도 4d)을 제거하기 위해 등방성 에칭이 수행된다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계(212)로서 도시된다. 에칭은 건식 에칭 또는 습식 에칭일 수 있다. 에칭제는 게이트 스페이서 층(40)의 주입된 부분들(40A 및 40B)(도 4a 및 도 4d)을 공격하도록 그리고 게이트 스페이서 층(40)의 주입되지 않은 부분들(40C)(도 4a 및 도 4d)을 공격하지 않도록 선택된다. 따라서, 게이트 스페이서 층(40)의 부분들(40A 및 40B)은 제거되는 반면, 부분들(40C)은 등방성 에칭 후에도 남아있다. 게이트 스페이서 층(40)의 나머지 부분들은 이하에서 게이트 스페이서들(40)로 지칭된다. 반도체 핀들(26)의 부분들 상의 더미 산화물 층(28)(도 2 및 도 4c)의 부분들이 선행 단계들 동안 제거되지 않는 경우, 더미 산화물 층(28)의 이들 부분들은 또한 제거될 것이다. 등방성 에칭의 결과, 반도체 핀들(26)은 다시 노출된다. 본 개시물의 몇몇 실시예들에 따르면, 게이트 스페이서 층(40)은 SiOCN을 포함한다. 따라서, 습식 에칭이 사용되는 경우, 에칭 용액은 인산을 포함할 수 있다. 건식 에칭이 사용되는 경우, 에칭 가스는 CF4, 산소 등을 포함할 수 있다.
도 5a 및 도 5b에 도시된 바와 같은 열적 어닐링은 유리하게 상단 부분들(26A)(도 4b 및 도 4c) 상의 손상을 수리한다. 반도체 핀들(26)의 손상된/비정질 부분들(26A)은 게이트 스페이서 층(40)의 등방성 에칭 동안 에칭되기 쉽다. 따라서, 손상된 부분들(26A)이 수리되지 않으면, 손상된 상단 부분들(26A)은 완전히 또는 부분적으로 에칭되어, 핀 손실을 초래한다. 핀 손실은 결과적인 FinFET들의 열화를 야기한다. 바람직하게는, 어닐링을 수행하여 손상된 부분들을 수리함으로써, 바람직하지 않은 핀 손실이 회피된다.
도 7은 각각의 반도체 핀들(26) 상의 에피택시 영역들(44 및 44’)을 성장시키기 위한 에피택시를 예시한다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계(214)로서 도시된다. 에피택시 영역들(44) 및 각각의 아래 놓인 반도체 핀들(26)은 조합되어 소스 및 드레인 영역들(이하, 소스/드레인 영역들로 지칭됨)(46)을 형성한다. 에피택시 영역들(44’) 및 각각의 아래 놓인 반도체 핀들(26)은 조합되어 소스/드레인 영역들(46’)을 형성한다. 몇몇 예시적인 실시예들에 따르면, 에피택시 영역들(44)은 실리콘 인(SiP) 또는 인-도핑된 실리콘 탄소(SiCP)를 포함하고, 결과적인 FinFET은 n-타입 FinFET이다. 에피택시 영역들(44’)은 에피택시 동안 인- 시츄로(in-situ) 도핑될 수 있는 붕소 또는 인듐과 같은 p-타입 불순물 및 SiGe를 포함할 수 있으며, 결과적인 FinFET은 p-타입 FinFET이다. n-타입 FinFET의 에피택시 영역들(44)이 p-타입 FinFET의 에피택시 영역들(44’)과 상이하기 때문에, p-타입 및 n-타입 FinFET들은 별도로 형성될 필요가 있다.
다음에, 도 8에 도시된 바와 같이, 에칭 스탑 층(50)이 도 7에 도시된 구조체를 컨포멀하게 커버하도록 형성된다. 층간 유전체(ILD, Inter-Layer Dielectric)(52)가 그 후 에칭 스탑 층(50) 위에 형성된다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계(216)로서 도시된다. ILD(52) 및 게이트 스페이서들(40)의 상부면들을 서로 같은 높이로 하기 위해 그 후 CMP가 수행된다. CMP는 CMP 스탑 층으로서 더미 게이트 전극(32)을 사용하여 수행되거나, 또는 대안적으로 마스크 층(34 또는 36)(도 7)이 CMP 스탑 층으로서 사용될 수 있다. 마스크 층(54)의 상부면들이 게이트 스페이서들(40) 및 나머지 더미 게이트 전극(32)의 상부 단부들과 동일 평면 상에 있도록, ILD(52)는 그 후 리세스될 수 있고, 마스크 층(54)은 리세스 내에 채워지고, CMP 공정이 뒤따른다.
도 9는 대체 게이트 유전체(58) 및 대체 게이트 전극(60)을 포함하는 대체 게이트(56)의 형성을 예시한다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계(218)로서 도시된다. 대체 게이트(56)의 형성은 도 8에 도시된 바와 같이 더미 게이트 스택(30)을 제거하기 위한 에칭 단계를 수행하는 단계, 및 제거된 더미 게이트 스택(30)에 의해 남겨진 리세스 내에 대체 게이트(56)를 형성하는 단계를 포함한다. 게이트 유전체(58)는 계면 산화물 층(SiO2 층과 같은) 및 계면 산화물 층 위의 하이-k 유전체 층을 포함할 수 있다. 본 개시물의 몇몇 실시예들에 따라, 하이-k 유전체는 약 7.0보다 더 큰 k 값을 가지며, Hf, Al, Zr, La 등의 금속 산화물 또는 실리케이트를 포함할 수 있다. 대체 게이트 전극(60)은 TiN, TaN, TaC, Co, Ru, Al, Cu, W, 이들의 조합물들, 또는 이들의 다중 층들과 같은 금속 함유 재료를 포함할 수 있다.
CMP는 게이트 스페이서들(40) 위에 게이트 유전체(58) 및 게이트 전극(60)의 초과 부분들을 제거하기 위해 수행된다. 대체 게이트(56)는 에치-백(etch-back)된 후, 에치-백에 의해 형성된 리세스 내에 유전체 재료(62)를 충전할 수 있다. 그 후, 유전체 재료(62), 게이트 스페이서들(40) 및 ILD(52)의 상부면들을 평탄화하기 위해 CMP가 수행된다. CMP는 도 8에 도시된 바와 같은 마스크(54)가 제거될 때까지 수행될 수 있다.
도 10 및 도 11은 소스/드레인 실리사이드 영역들 및 콘택 플러그들의 형성을 예시한다. 도 10 및 도 11에 도시된 실시예들은 예시적인 것이며 다른 방법들이 사용될 수 있다는 것을 인식할 수 있다. 도 9의 ILD(52)가 먼저 제거되어, 도 10에 도시된 바와 같이 리세스(66)를 형성한다. 따라서, CESL 층(50)(도 9)이 노출된다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계(220)로서 도시된다. CESL 층(50)은 또한 ILD(52)를 에칭하기 위한 에칭 스탑 층으로서 사용될 수 있다. CESL 층(50)은 그 후 에칭되어 에피택시 영역들(44, 44’)을 노출시킨다. 다음에, 실리사이드 영역들(68)은 에피택시 영역들(44 및 44’)의 표면 부분들을 실리사이드화함으로써 형성되며, 실리사이드화는 컨포멀한 금속 층(티타늄, 코발트 등과 같은, 미도시됨)을 성막하는 단계, 및 어닐링을 수행하여 금속 층을 에피택시 영역들(44 및 44’)과 반응시키고 금속 층의 미반응 부분을 제거하는 단계를 포함한다. 각 단계는 또한 도 12에 도시된 프로세스 흐름에서 단계(220)로서 도시된다.
도 11은 콘택 플러그들(70) 및 ILD(72)의 형성을 예시한다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계(222)로서 도시된다. 본 개시물의 몇몇 실시예들에 따라, 에칭 스탑 층(71)이 형성되고, 그 후 ILD(72)가 리세스들(66)을 채우도록 형성되고, ILD(72)를 평탄화하기 위해 CMP가 후속된다. 그 후, 적어도 일부 부분들에서 소스/드레인 실리사이드 영역들(68)을 노출시키기 위해 (콘택 플러그들(70)에 의해 채워진) 개구들이 형성된다. 그 후, 개구들은 텅스텐과 같은 금속성 재료로 채워진다. 초과 금속성 재료를 제거하기 위해 또 다른 CMP 프로세스가 수행되어, 콘택 플러그들(70)을 남긴다. 따라서, N-타입 FinFET(74) 및 P-타입 FinFET(74’)이 형성된다. 후속 프로세스들에서, 게이트 콘택 플러그들(미도시)은 대체 게이트 전극(60)에 전기적으로 연결되도록 형성된다.
본 개시물의 실시예들은 몇몇 유리한 피처들을 갖는다. 게이트 스택의 측벽들 상에 컨포멀한 게이트 스페이서들을 형성하기 위하여, 반도체 핀들 상의 블랭킷 게이트 스페이서 층의 일부 부분들은 게이트 스페이서들을 형성하는 원하는 부분들을 제거하지 않고 제거될 필요가 있다. 따라서, 주입은 반도체 핀들 상의 게이트 스페이서 층의 부분들의 특성을 변경하기 위해 수행된다. 그러나, 주입은 반도체 핀들의 상부 부분들이 손상되게 하고, 손상된 부분들은 게이트 스페이서 층의 후속 에칭에서 역으로 에칭될 수 있다. 본 개시물의 몇몇 실시예들에 따르면, 손상을 수리하고 반도체 핀들을 재결정화하기 위해 어닐링이 수행된다. 따라서 손상에 의해 야기된 핀 손실이 회피된다.
본 개시물의 몇몇 실시예들에 따라, 방법은 반도체 핀의 중간 부분의 상부면 및 측벽 상에 더미 게이트 스택을 형성하는 단계 및 스페이서 층을 형성하는 단계를 포함한다. 스페이서 층은 더미 게이트 스택의 측벽 상의 제1 부분 및 반도체 핀의 일부분의 측벽 및 상부면 상의 제2 부분을 포함한다. 방법은 스페이서 층의 제2 부분에 대해 주입을 수행하는 단계를 더 포함한다. 주입 이후에, 어닐링이 수행된다. 어닐링 이후, 스페이서 층의 제2 부분이 에칭되고, 스페이서 층의 제1 부분은 에칭 이후에 남아있다. 소스/드레인 영역이 반도체 핀의 측부 상에 형성된다.
본 개시물의 몇몇 실시예들에 따라, 방법은, 반도체 핀의 중간 부분의 측벽 및 상부면 상에 더미 게이트 스택을 형성하는 단계, 및 더미 게이트 스택의 측벽 상의 제1 부분 및 반도체 핀의 측벽 및 상부면 상의 제2 부분을 포함하는 스페이서 층을 형성하는 단계를 포함한다. 방법은 반도체 핀의 상단 부분을 비정질화하는 단계 ― 스페이서 층은 상기 반도체 핀의 비정질화된 상단 부분을 커버함 ― , 비정질화된 상단 부분을 재결정화하는 단계, 스페이서 층의 제2 부분을 에칭하는 단계 ― 스페이서 층의 제1 부분은 에칭 이후에 남아있음 ― , 및 반도체 핀의 측부 상에 소스/드레인 영역을 형성하는 단계를 더 포함한다.
본 개시물의 몇몇 실시예들에 따라, 방법은 반도체 핀 위에 게이트 스택을 형성하는 단계를 포함한다. 게이트 스택은 반도체 핀의 중간 부분을 커버하고, 반도체 핀의 일부분은 노출된다. 반도체 핀 및 게이트 스택 상에 블랭킷 유전체 층이 형성된다. 블랭킷 유전체 층은 반도체 핀의 측벽들 및 상부면 상의 핀 부분들, 및 게이트 스택의 측벽 상의 측벽 부분을 포함한다. 제1 부분들에는 도펀트가 주입된다. 각각의 웨이퍼는 어닐링된다. 블랭킷 유전체 층의 핀 부분들을 제거하기 위하여 등방성 에칭이 수행되고, 블랭킷 유전체 층의 측벽 부분들은 등방성 에칭 이후에 남아있다.
본 개시물의 양상들을 본 기술분야의 당업자들이 보다 잘 이해할 수 있도록 앞에서는 여러 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 사용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않는다는 것과, 본 개시물의 사상과 범위를 벗어나지 않고서 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
반도체 핀의 중간 부분의 측벽 및 상부면 상에 더미 게이트 스택을 형성하는 단계;
상기 더미 게이트 스택의 측벽 상의 제1 부분 및 상기 반도체 핀의 일부분의 측벽 및 상부면 상의 제2 부분을 포함하는 스페이서 층을 형성하는 단계;
상기 스페이서 층에 대해 주입을 수행하는 단계;
상기 주입 이후에, 어닐링을 수행하는 단계;
상기 어닐링 이후에, 상기 스페이서 층의 제2 부분을 에칭하는 단계 ― 상기 스페이서 층의 제1 부분은 상기 에칭 이후에 남아있음 ― ; 및
상기 반도체 핀의 측부 상에 소스/드레인 영역을 형성하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 주입 동안, 상기 반도체 핀의 상단 부분은 비정질화되고, 상기 반도체 핀의 비정질화된 상단 부분은 상기 어닐링에 의해 재결정화되는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 주입 동안, 상기 반도체 핀의 측벽 표면 부분들은 실질적으로 주입되지 않는 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 반도체 핀과 접촉하는 더미 산화물 층을 형성하는 단계 ― 상기 주입이 수행될 때, 상기 더미 산화물 층의 일부분은 상기 스페이서 층과 상기 반도체 핀 사이에 있음 ― ; 및
상기 어닐링 이후에 상기 더미 산화물 층의 일부분을 제거하는 단계
를 더 포함하는, 방법.
실시예 5. 실시예 1에 있어서,
상기 반도체 핀의 측벽 및 상부면 상에 더미 산화물 층을 형성하는 단계; 및
상기 주입 이전에 상기 반도체 핀의 측벽 및 상부면 상에 상기 더미 산화물 층의 일부분을 제거하는 단계
를 더 포함하는, 방법.
실시예 6. 실시예 1에 있어서,
상기 어닐링은 약 550℃ 내지 약 1,300℃의 범위의 온도에서 수행되는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 주입에서, 질소 이온, 붕소 이온, 및 불소 이온으로부터 선택된 이온들이 주입되는 것인, 방법.
실시예 8. 방법에 있어서,
반도체 핀의 중간 부분의 측벽 및 상부면 상에 더미 게이트 스택을 형성하는 단계;
상기 더미 게이트 스택의 측벽 상의 제1 부분 및 상기 반도체 핀의 측벽 및 상부면 상의 제2 부분을 포함하는 스페이서 층을 형성하는 단계;
상기 반도체 핀의 상단 부분을 비정질화하는 단계 ― 상기 스페이서 층은 상기 반도체 핀의 비정질화된 상단 부분을 커버함 ― ;
상기 비정질화된 상단 부분을 재결정화하는 단계;
상기 스페이서 층의 제2 부분을 에칭하는 단계 ― 상기 스페이서 층의 제1 부분은 상기 에칭 이후에 남아있음 ― ; 및
상기 반도체 핀의 측부 상에 소스/드레인 영역을 형성하는 단계
를 포함하는, 방법.
실시예 9. 실시예 8에 있어서,
상기 비정질화는 상기 반도체 핀의 상단 부분으로 이온들을 주입하기 위한 주입을 포함하는 것인, 방법.
실시예 10. 실시예 8에 있어서,
상기 비정질화 동안, 상기 반도체 핀 상에 상기 스페이서 층의 부분들에 걸쳐 이온들이 주입되는 것인, 방법.
실시예 11. 실시예 8에 있어서,
상기 반도체 핀과 접촉하는 더미 산화물 층을 형성하는 단계 ― 상기 반도체 핀의 상단 부분이 비정질화될 때, 상기 더미 산화물 층의 일부분은 상기 스페이서 층과 상기 반도체 핀 사이에 있음 ― ; 및
상기 더미 산화물 층의 일부분을 제거하는 단계
를 더 포함하는, 방법.
실시예 12. 실시예 8에 있어서,
상기 반도체 핀의 측벽 및 상부면 상에 더미 산화물 층을 형성하는 단계; 및
상기 비정질화 이전에 상기 더미 산화물 층의 일부분을 제거하는 단계
를 더 포함하는, 방법.
실시예 13. 실시예 8에 있어서,
상기 재결정화는 약 550℃ 내지 약 1,300℃의 범위의 온도에서의 어닐링을 포함하는 것인, 방법.
실시예 14. 실시예 8에 있어서,
상기 비정질화는 질소 이온, 붕소 이온 및 불소 이온으로부터 선택된 이온들을 사용하여 수행되는 것인, 방법.
실시예 15. 방법에 있어서,
반도체 핀 위에 게이트 스택을 형성하는 단계 ― 상기 게이트 스택은 상기 반도체 핀의 중간 부분을 커버하고, 상기 반도체 핀의 일부분은 노출됨 ― ;
상기 반도체 핀 및 상기 게이트 스택 상에 블랭킷 유전체 층을 형성하는 단계 ― 상기 블랭킷 유전체 층은 상기 반도체 핀의 측벽들 및 상부면 상의 핀 부분들, 및 상기 게이트 스택의 측벽 상의 측벽 부분을 포함함 ― ;
상기 핀 부분들에 도펀트를 주입하는 단계;
어닐링을 수행하는 단계; 및
상기 블랭킷 유전체 층의 핀 부분들을 제거하기 위하여 등방성 에칭을 수행하는 단계 ― 상기 블랭킷 유전체 층의 측벽 부분들은 상기 등방성 에칭 이후에 남아있음 ―
를 포함하는, 방법.
실시예 16. 실시예 15에 있어서,
상기 반도체 핀의 상단 부분은 상기 주입된 도펀트에 의해 비정질화되고, 상기 어닐링은 상기 반도체 핀의 상단 부분을 적어도 부분적으로 재결정화하는 것인, 방법.
실시예 17. 실시예 16에 있어서,
상기 어닐링은 상기 반도체 핀의 상단 부분을 부분적으로 재결정화하는 것인, 방법.
실시예 18. 실시예 16에 있어서,
상기 어닐링은 상기 반도체 핀의 상단 부분을 완전히 재결정화하는 것인, 방법.
실시예 19. 실시예 15에 있어서,
상기 게이트 스택은 더미 게이트 스택이고, 상기 방법은 교체 게이트 스택으로 상기 더미 게이트 스택을 교체하는 단계를 더 포함하는, 방법.
실시예 20. 실시예 15에 있어서,
상기 등방성 에칭 이후에, 상기 반도체 핀 상에 에피택시 영역을 에피택셜하게 성장시키는 단계를 더 포함하는, 방법.

Claims (10)

  1. 반도체 소자 형성 방법에 있어서,
    반도체 핀의 중간 부분의 측벽 및 상부면 상에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택의 측벽 상의 제1 부분 및 상기 반도체 핀의 일부분의 측벽 및 상부면 상의 제2 부분을 포함하는 스페이서 층을 형성하는 단계;
    상기 스페이서 층에 대해 주입을 수행하는 단계;
    상기 주입 이후에, 어닐링을 수행하는 단계;
    상기 어닐링 이후에, 상기 스페이서 층의 제2 부분을 에칭하는 단계 ― 상기 스페이서 층의 제1 부분은 상기 에칭 이후에 남아있음 ― ; 및
    상기 반도체 핀의 측부 상에 소스/드레인 영역을 형성하는 단계
    를 포함하는, 반도체 소자 형성 방법.
  2. 제1항에 있어서,
    상기 주입 동안, 상기 반도체 핀의 상단 부분은 비정질화되고, 상기 반도체 핀의 비정질화된 상단 부분은 상기 어닐링에 의해 재결정화되는 것인, 반도체 소자 형성 방법.
  3. 제1항에 있어서,
    상기 주입 동안, 상기 반도체 핀의 측벽 표면 부분들은 주입되지 않는 것인, 반도체 소자 형성 방법.
  4. 제1항에 있어서,
    상기 반도체 핀과 접촉하는 더미 산화물 층을 형성하는 단계 ― 상기 주입이 수행될 때, 상기 더미 산화물 층의 일부분은 상기 스페이서 층과 상기 반도체 핀 사이에 있음 ― ; 및
    상기 어닐링 이후에 상기 더미 산화물 층의 일부분을 제거하는 단계
    를 더 포함하는, 반도체 소자 형성 방법.
  5. 제1항에 있어서,
    상기 반도체 핀의 측벽 및 상부면 상에 더미 산화물 층을 형성하는 단계; 및
    상기 주입 이전에 상기 반도체 핀의 측벽 및 상부면 상에 상기 더미 산화물 층의 일부분을 제거하는 단계
    를 더 포함하는, 반도체 소자 형성 방법.
  6. 제1항에 있어서,
    상기 어닐링은 550℃ 내지 1,300℃의 범위의 온도에서 수행되는 것인, 반도체 소자 형성 방법.
  7. 제1항에 있어서,
    상기 주입에서, 질소 이온, 붕소 이온, 및 불소 이온으로부터 선택된 이온들이 주입되는 것인, 반도체 소자 형성 방법.
  8. 반도체 소자 형성 방법에 있어서,
    반도체 핀의 중간 부분의 측벽 및 상부면 상에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택의 측벽 상의 제1 부분 및 상기 반도체 핀의 측벽 및 상부면 상의 제2 부분을 포함하는 스페이서 층을 형성하는 단계;
    상기 스페이서 층의 제2 부분에 대해 주입을 수행하고 상기 반도체 핀의 상단 부분을 비정질화하는 단계 ― 상기 스페이서 층은 상기 반도체 핀의 비정질화된 상단 부분을 커버함 ― ;
    상기 비정질화된 상단 부분을 재결정화하는 단계;
    상기 스페이서 층의 제2 부분을 에칭하는 단계 ― 상기 스페이서 층의 제1 부분은 상기 에칭 이후에 남아있음 ― ; 및
    상기 반도체 핀의 측부 상에 소스/드레인 영역을 형성하는 단계
    를 포함하는, 반도체 소자 형성 방법.
  9. 반도체 소자 형성 방법에 있어서,
    반도체 핀 위에 게이트 스택을 형성하는 단계 ― 상기 게이트 스택은 상기 반도체 핀의 중간 부분을 커버하고, 상기 반도체 핀의 일부분은 노출됨 ― ;
    상기 반도체 핀 및 상기 게이트 스택 상에 블랭킷 유전체 층을 형성하는 단계 ― 상기 블랭킷 유전체 층은 상기 반도체 핀의 측벽들 및 상부면 상의 핀 부분들, 및 상기 게이트 스택의 측벽 상의 측벽 부분을 포함함 ― ;
    상기 핀 부분들에 도펀트를 주입하는 단계;
    어닐링을 수행하는 단계; 및
    상기 블랭킷 유전체 층의 핀 부분들을 제거하기 위하여 등방성 에칭을 수행하는 단계 ― 상기 블랭킷 유전체 층의 측벽 부분들은 상기 등방성 에칭 이후에 남아있음 ―
    를 포함하는, 반도체 소자 형성 방법.
  10. 제9항에 있어서,
    상기 반도체 핀의 상단 부분은 상기 주입된 도펀트에 의해 비정질화되고, 상기 어닐링은 상기 반도체 핀의 상단 부분을 적어도 부분적으로 재결정화하는 것인, 반도체 소자 형성 방법.
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