KR20160128539A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20160128539A
KR20160128539A KR1020150059917A KR20150059917A KR20160128539A KR 20160128539 A KR20160128539 A KR 20160128539A KR 1020150059917 A KR1020150059917 A KR 1020150059917A KR 20150059917 A KR20150059917 A KR 20150059917A KR 20160128539 A KR20160128539 A KR 20160128539A
Authority
KR
South Korea
Prior art keywords
active pattern
source
drain
substrate
region
Prior art date
Application number
KR1020150059917A
Other languages
English (en)
Inventor
문강훈
김진범
이관흠
이초은
정수진
양 허
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150059917A priority Critical patent/KR20160128539A/ko
Priority to US15/138,840 priority patent/US20160322495A1/en
Publication of KR20160128539A publication Critical patent/KR20160128539A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys

Abstract

본 발명의 실시예들에 따른 반도체 소자는 기판, 상기 기판으로부터 돌출되어 제1 방향으로 연장된 활성 패턴, 상기 활성 패턴을 상기 제1 방향과 교차하는 제2 방향으로 가로지르며 상기 제1 방향으로 서로 이격하는 제1 및 제2 게이트 전극들, 및 상기 제1 및 제2 게이트 전극들 사이에 배치되며 상기 활성 패턴 상에 제공되는 소스/드레인 영역을 포함한다. 상기 소스/드레인 영역은 상기 활성 패턴의 최상부면에 인접하되 상기 활성 패턴의 상기 최상부면보다 낮은 레벨에 제공되는 제1 부분, 및 상기 제1 부분과 접하며 상기 제1 부분의 아래에 배치되는 제2 부분을 포함한다. 상기 제1 부분은 상기 기판으로부터 멀어질수록 상기 제1 방향으로의 폭이 좁아지고, 상기 제2 부분은 상기 기판으로부터 멀어질수록 상기 제1 방향으로의 폭이 넓어진다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 핀 전계 효과 트랜지스터(Fin Field Effect Transistor: Fin FET) 및 그 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(Metal Oxide Semiconductor Field Effect Transistor: MOS FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는 기판; 상기 기판으로부터 돌출되어 제1 방향으로 연장된 활성 패턴; 상기 활성 패턴을 상기 제1 방향과 교차하는 제2 방향으로 가로지르며, 상기 제1 방향으로 서로 이격하는 제1 및 제2 게이트 전극들; 및 상기 제1 및 제2 게이트 전극들 사이에 배치되며, 상기 활성 패턴 상에 제공되는 소스/드레인 영역을 포함하되, 상기 소스/드레인 영역은: 상기 활성 패턴의 최상부면에 인접하되 상기 활성 패턴의 상기 최상부면보다 낮은 레벨에 제공되는 제1 부분; 및 상기 제1 부분과 접하며 상기 제1 부분의 아래에 배치되는 제2 부분을 포함하며, 상기 제1 부분은 상기 기판으로부터 멀어질수록 상기 제1 방향으로의 폭이 좁아지고, 상기 제2 부분은 상기 기판으로부터 멀어질수록 상기 제1 방향으로의 폭이 넓어질 수 있다.
일 실시예에 따르면, 상기 제1 부분 및 상기 제2 부분 각각은 상기 기판의 상면에 수직한 방향으로의 최대 두께를 가지고, 상기 제1 부분의 상기 최대 두께는 상기 제1 및 제2 부분들의 상기 최대 두께들의 합의 5% 내지 15%일 수 있다.
일 실시예에 따르면, 상기 제1 부분의 상기 최대 두께는 2nm 내지 8nm일 수 있다.
일 실시예에 따르면, 상기 제1 부분의 측벽과 상기 활성 패턴의 상기 최상부면의 접점에서 상기 제1 부분의 상기 측벽과 상기 활성 패턴의 상기 최상부면이 이루는 각도는 예각일 수 있다.
일 실시예에 따르면, 상기 제1 부분의 상기 측벽과 상기 활성 패턴의 상기 최상부면이 이루는 각도는 40° 내지 60°일 수 있다.
일 실시예에 따르면, 상기 제2 부분은 U자 모양의 라운드진 하면을 가질 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역은 보론이 도핑된 SiGe을 포함할 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 보론을 포함하는 보론 도핑 영역을 포함하고,
상기 보론 도핑 영역은 상기 활성 패턴의 상기 최상부면에 인접하며 상기 제1 부분과 접할 수 있다.
일 실시예에 따르면, 상기 보론 도핑 영역의 보론 농도는 1014 atoms/cm3 내지 1015 atoms/cm3일 수 있다.
일 실시예에 따르면, 상기 보론 도핑 영역 및 상기 제1 부분 각각은 상기 기판의 상면에 수직한 방향으로의 최대 두께를 가지고, 상기 제1 부분의 상기 최대 두께는 상기 보론 도핑 영역의 상기 최대 두께와 같거나 그보다 클 수 있다.
일 실시예에 따르면, 상기 보론 도핑 영역은 상기 소스/드레인 영역과 상기 제1 게이트 전극 사이 및 상기 소스/드레인 영역과 상기 제2 게이트 전극 사이에 위치할 수 있다.
일 실시예에 따르면, 상기 보론 도핑 영역은 상기 기판으로부터 멀어질수록 상기 제1 방향으로의 폭이 넓어질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 기판; 상기 기판으로부터 돌출되어 제1 방향으로 연장되며, 최상부면에 리세스 영역을 갖는 활성 패턴; 상기 활성 패턴을 상기 제1 방향과 교차하는 제2 방향으로 가로지르되, 상기 리세스 영역을 사이에 두고 서로 이격하는 제1 및 제2 게이트 전극들; 및 상기 리세스 영역을 채우는 소스/드레인 영역을 포함하되, 상기 리세스 영역은: 바닥면; 상기 활성 패턴의 상기 최상부면과 연결되며, 상기 활성 패턴의 상기 최상부면으로부터 멀어질수록 상기 제1 방향으로의 간격이 넓어지는 한 쌍의 제1 내벽들; 및 상기 한 쌍의 제1 내벽들과 상기 바닥면을 각각 연결하며, 상기 활성 패턴의 상기 최상부면으로부터 멀어질수록 상기 제1 방향으로의 간격이 좁아지는 한 쌍의 제2 내벽들을 포함할 수 있다.
일 실시예에 따르면, 상기 바닥면은 라운드진 형상을 가질 수 있다.
일 실시예에 따르면, 상기 리세스 영역의 상기 제1 내벽들과 상기 활성 패턴의 상기 최상부면의 접점에서, 상기 제1 내벽들과 상기 활성 패턴의 상기 최상부면이 이루는 각은 예각일 수 있다.
일 실시예에 따르면, 상기 제1 내벽들과 상기 활성 패턴의 상기 최상부면이 이루는 각은 40° 내지 60°일 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역은: 상기 리세스 영역의 상기 제1 내벽들, 상기 제2 내벽들, 및 상기 바닥면을 컨포말하게 덮는 제1 소스/드레인 층; 및 상기 제1 소스/드레인 층 상에 위치하여 상기 리세스 영역을 채우는 제2 소스/드레인 층을 포함하고, 상기 소스/드레인 영역은 보론이 도핑된 SiGe을 포함하되, 상기 제2 소스/드레인 층에 포함된 Ge의 조성비는 상기 제1 소스/드레인 층에 포함된 Ge의 조성비보다 클 수 있다.
일 실시예에 따르면, 일 단면적 관점에서, 상기 제1 소스/드레인 층은 U자형 모양을 가질 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 상기 한 쌍의 제1 내벽들 중 하나와 상기 제1 게이트 전극 사이, 및 상기 한 쌍의 제1 내벽들 중 나머지 하나와 상기 제2 게이트 전극 사이에 각각 제공되는 한 쌍의 보론 도핑 영역들을 포함할 수 있다.
일 실시예에 따르면, 상기 한 쌍의 보론 도핑 영역들은 상기 기판으로부터 멀어질수록 상기 제1 방향으로의 폭이 넓어질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 소자에 따르면, 활성 패턴의 리세스 영역은 활성 패턴의 최상부면과 연결되며 활성 패턴의 최상부면으로부터 멀어질수록 일 방향으로의 간격이 넓어지는 내벽들을 포함할 수 있다. 이러한 내벽들은 리세스 영역 내에 컨포말하게 형성되는 제1 소스/드레인 층의 끝 부분이 (111)면을 가지며 성장하는 것을 억제할 수 있다. 이에 따라, 소스/드레인 영역들은 상기 (111)면에 기인하여 발생하는 보론 편석(boron segregation) 및 그에 따른 결함(defect)을 포함하지 않을 수 있다. 결과적으로, 반도체 소자의 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 사시도이다.
도 1b는 도 1a의 I-I', II-II', III-III' 선에 따른 단면도들이다.
도 1c는 도 1b의 A 부분을 확대하여 나타낸 단면도이다.
도 2a 내지 9a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 2b 내지 9b는 각각 도 2a 내지 도 9a의 I-I', II-II', III-III' 선에 따른 단면도들이다.
도 6c는 도 6b의 B 부분을 확대하여 나타낸 단면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 11은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 12는 본 발명의 실시예들에 따른 SRAM 셀의 등가 회로도이다.
도 13 내지 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 사시도이다. 도 1b는 도 1a의 I-I', II-II', III-III' 선에 따른 단면도들이다. 도 1c는 도 1b의 A 부분을 확대하여 나타낸 단면도이다.
도 1a, 도 1b, 및 도 1c를 참조하면, 반도체 소자(100)는 기판(110), 활성 패턴(AP), 게이트 구조체들(GS), 및 소스/드레인 영역들(SD)을 포함할 수 있다.
기판(110)은 반도체 기판일 수 있다. 예를 들어, 기판(110)은 단결정 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행하여 획득한 에피택시얼 실리콘 층일 수 있다.
활성 패턴(AP)은 기판(110) 상에 제공될 수 있다. 활성 패턴(AP)은 제1 방향(D1)으로 연장될 수 있다. 활성 패턴(AP)은 제1 방향(D1) 및 제1 방향(D1)과 교차하는(예를 들어, 수직한) 제2 방향(D2) 모두에 수직한 제3 방향(D3)을 따라 기판(110)으로부터 돌출될 수 있다. 활성 패턴(AP)은 기판(110)과 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
몇몇 실시예들에 따르면, 기판(110)과 활성 패턴(AP) 사이에 버퍼 층(미도시)이 더 제공될 수 있다. 버퍼 층은 기판(110) 및 활성 패턴(AP)과 동일한 격자 구조를 갖되, 다른 격자 상수를 가질 수 있다. 이에 따라, 버퍼 층에 의해 활성 패턴(AP)에 스트레인이 가해질 수 있다. 다른 실시예들에 따르면, 버퍼 층은 생략될 수 있다.
소자 분리 패턴들(120)이 활성 패턴(AP)의 양 측에 제공될 수 있다. 소자 분리 패턴들(120)은 기판(110) 상에 제공되어 제1 방향(D1)을 따라 연장될 수 있다. 소자 분리 패턴들(120)은 활성 패턴(AP)을 사이에 두고 제2 방향(D2)을 따라 서로 이격될 수 있다. 소자 분리 패턴들(120)은 활성 패턴(AP)의 상부를 노출할 수 있다. 다시 말해, 소자 분리 패턴들(120)에 의해 활성 패턴(AP)의 상면 및 측벽의 일부가 노출될 수 있다. 소자 분리 패턴들(120)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
게이트 구조체들(GS)이 기판 상에 제공될 수 있다. 게이트 구조체들(GS)은 제2 방향(DS)으로 연장되어 활성 패턴(AP)을 가로지르되, 제1 방향(D1)으로 서로 이격할 수 있다. 다시 말해, 각각의 게이트 구조체들(GS)은 활성 패턴(AP)의 상기 노출된 상면 및 측벽을 덮고, 소자 분리 패턴들(120)의 상면 상으로 연장될 수 있다. 활성 패턴(AP)의 상기 노출된 상부는 활성 패턴(AP), 게이트 구조체(GS), 및 소스/드레인 영역들(SD)을 포함하는 트랜지스터의 채널 영역으로서 기능할 수 있다. 일 실시예에 따르면, 상기 트랜지스터는 PMOSFET일 수 있다.
게이트 구조체들(GS) 각각은 제2 방향(D2)으로 연장되는 게이트 전극(GE), 게이트 전극(GE)과 활성 패턴(AP) 사이에 개재되는 게이트 절연 패턴(GI), 게이트 전극의 상면을 덮는 캐핑 패턴(CAP), 및 게이트 전극(GE)의 양 측벽들 상에 제공되는 게이트 스페이서들(GSP)을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 게이트 전극(GE)과 소자 분리 패턴들(120) 사이 및 게이트 전극(GE)과 게이트 스페이서들(GSP) 사이로 연장될 수 있다.
게이트 전극(GE)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 등) 및 금속(예를 들어, 알루미늄, 텅스텐, 구리 등) 중 적어도 하나를 포함할 수 있다. 게이트 절연 패턴(GI)은 고유전막들(예를 들어, 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트) 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴(CAP) 및 상기 게이트 스페이서들(GSP)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
활성 패턴(AP)은 게이트 전극들(GE) 사이에 형성된 리세스 영역(RR)을 포함할 수 있다. 리세스 영역(RR)은 제1 방향(D1)으로 서로 이격하는 한 쌍의 제1 내벽들(IS1), 제1 방향(D1)으로 서로 이격하는 한 쌍의 제2 내벽들(IS2), 및 바닥면(BS)을 포함할 수 있다. 한 쌍의 제1 내벽들(IS1)은 활성 패턴(AP)의 최상부면(UPS)과 한 쌍의 제2 내벽들(IS2)을 연결할 수 있으며, 한 쌍의 제2 내벽들(IS2)은 한 쌍의 제1 내벽들(IS1)과 바닥면(BS)을 연결할 수 있다.
한 쌍의 제1 내벽들(IS1)의 제1 방향(D1)으로의 간격(W1)은 활성 패턴(AP)의 최상부면(UPS)으로부터 멀어질수록 넓어질 수 있다. 평면적 관점에서, 제1 내벽들(IS1)은 게이트 스페이서들(GSP)과 중첩될 수 있다. 제1 내벽들(IS1)의 각각과 활성 패턴(AP)의 최상부면(UPS) 사이의 접점에서, 제1 내벽들(IS1)의 각각과 활성 패턴(AP)의 최상부면(UPS)이 이루는 각(AG)은 예각일 수 있다. 예를 들어, 상기 각(AG)은 40° 내지 60°일 수 있다. 한 쌍의 제2 내벽들(IS2)의 제1 방향(D1)으로의 간격(W2)은 활성 패턴(AP)의 최상부면(UPS)으로부터 멀어질수록 좁아질 수 있다. 바닥면(BS)은 라운드진 형상을 가질 수 있다.
활성 패턴(AP)은, 또한, 게이트 전극들(GE)의 각각과 리세스 영역(RR) 사이에 위치하고, 활성 패턴(AP)의 최상부면(UPS)에 인접하는 보론 도핑 영역(BD)을 포함할 수 있다. 한 쌍의 보론 도핑 영역들(BD)은 리세스 영역(RR)을 사이에 두고 제1 방향(D1)으로 서로 이격할 수 있다. 평면적 관점에서, 보론 도핑 영역들(BD)은 게이트 스페이서들(GSP)과 각각 중첩될 수 있다. 보론 도핑 영역들(BD) 각각의 일 측벽은 리세스 영역(RR)에 의해 노출될 수 있다. 몇몇 실시예들에서, 보론 도핑 영역들(BD) 각각의 상기 일 측벽은 제1 내벽들(IS1)의 각각과 접할 수 있다. 즉, 보론 도핑 영역들(BD) 각각의 상기 일 측벽은 제1 내벽들(IS1) 각각의 적어도 일부일 수 있다. 보론 도핑 영역들(BD) 각각의 제1 방향(D1)으로의 폭(W3)은 활성 패턴(AP)의 최상부면(UPS)으로부터 멀어질수록 작아질 수 있다. 다시 말해, 보론 도핑 영역들(BD) 각각의 제1 방향(D1)으로의 폭(W3)은 기판(110)으로부터 멀어질수록 커질 수 있다.
보론 도핑 영역들(BD) 각각은 활성 패턴(AP)의 다른 부분보다 높은 보론 농도를 가질 수 있다. 예를 들어, 보론 도핑 영역들(BD)의 보론 농도는 1014 atoms/cm3 내지 1015 atoms/cm3일 수 있다.
소스/드레인 영역(SD)은 리세스 영역(RR)을 채우며 게이트 전극들(GE) 사이에 제공될 수 있다. 소스/드레인 영역(SD)은 보론이 도핑된 SiGe를 포함할 수 있다. 소스/드레인 영역(SD)에 포함된 보론의 농도는 1020 atoms/cm3 내지 1021 atoms/cm3일 수 있다.
일 관점에서, 소스/드레인 영역(SD)은 활성 패턴(AP)의 최상부면(UPS)보다 낮은 레벨에 제공되는 제1 및 제2 소스/드레인 부분들(P1, P2)을 포함할 수 있다. 몇몇 실시예들에서, 소스/드레인 영역(SD)은 활성 패턴(AP)의 최상부면(UPS)보다 높은 레벨에 제공되며 제1 소스/드레인 부분(P1)과 접하는 제3 소스/드레인 부분(P3)을 더 포함할 수 있다. 제1 소스/드레인 부분(P1)은 활성 패턴(AP)의 최상부면(UPS)보다 낮은 레벨에 위치하면서 활성 패턴(AP)의 최상부면(UPS)에 인접하는 부분일 수 있고, 제2 소스/드레인 부분(P2)은 제1 소스/드레인 부분(P1)의 아래에 위치하는 부분일 수 있다. 제1 소스/드레인 부분(P1) 및 제2 소스/드레인 부분(P2)은 서로 연결된 하나의 소스/드레인 영역(SD)의 일부일 수 있다. 제1 소스/드레인 부분(P1)의 측벽들은 리세스 영역(RR)의 제1 내벽들(IS1)과 접할 수 있으며, 제2 소스/드레인 부분(P2)의 측벽들은 리세스 영역(RR)의 제2 내벽들(IS2)과 접할 수 있다. 이에 따라, 제1 소스/드레인 부분(P1)의 제1 방향(D1)으로의 폭(W1)은 기판(110)으로부터 멀어질수록 작아질 수 있고, 제2 소스/드레인 부분(P2)의 제1 방향(D1)으로의 폭(W2)은 기판(110)으로부터 멀어질수록 커질 수 있다. 제1 내벽들(IS1)과 접하는 제1 소스/드레인 부분(P1)의 상기 측벽들의 각각과 활성 패턴(AP)의 최상부면(UPS)이 이루는 각(AG)은 예각일 수 있으며, 예를 들어, 40° 내지 60°일 수 있다. 제2 소스/드레인 부분(P2)의 하면은 리세스 영역(RR)의 바닥면(BS)과 접할 수 있으며, 이에 따라, 제2 소스/드레인 부분(P2)의 하면은 U자 모양의 라운드진 형상을 가질 수 있다. 제1 소스/드레인 부분(P1)은 기판(110)의 상면에 수직한 방향(D3)으로의 제1 최대 두께(TH1)를 가질 수 있고, 제2 소스/드레인 부분(P2)은 기판(110)의 상면에 수직한 방향(D3)으로의 제2 최대 두께(TH2)를 가질 수 있다. 제1 및 제2 최대 두께들(TH1, TH2)의 합은 리세스 영역(RR)의 깊이와 동일할 수 있다. 제1 최대 두께(TH1)는 제1 및 제2 최대 두께들(TH1, TH2)의 합의 약 5% 내지 15%일 수 있다. 예를 들어, 제1 최대 두께(TH1)는 2nm 내지 8nm일 수 있다. 나아가, 제1 최대 두께(TH1)는 보론 도핑 영역(BD)의 기판(110)의 상면에 수직한 방향(D3)으로의 최대 두께(TH3)와 같거나, 그보다 클 수 있다.
다른 관점에서, 소스/드레인 영역(SD)은 제1 및 제2 소스/드레인 층들(SDL1, SDL2)을 포함할 수 있다. 제1 소스/드레인 층(SDL1)은 리세스 영역(RR)의 제1 내벽들(IS1), 제2 내벽들(IS2), 및 바닥면(BS)을 컨포말하게 덮을 수 있다. 제2 소스/드레인 층(SDL2)은 제1 소스/드레인 층(SDL1) 상에 위치하여 리세스 영역(RR)을 채울 수 있다. 몇몇 실시예들에 따르면, 제2 소스/드레인 층(SDL2)은 게이트 전극들(GE) 사이로 연장될 수 있고, 게이트 스페이서들(GSP)의 측벽들을 부분적으로 덮을 수 있다. 제1 및 제3 방향(D1, D3)에 의해 정의되는 단면적 관점에서(도 1c 참조), 제1 소스/드레인 층(SDL1)은 U자형 단면을 가질 수 있다. 나아가, 제1 소스/드레인 층(SDL1)은 상기 U자형 단면을 유지하며 제2 방향으로 연장될 수 있다. 다시 말해, 제1 소스/드레인 층(SDL1)은 U자형 단면이 제2 방향으로 연장된 말굽 모양일 수 있다. 제1 및 제2 소스/드레인 층들(SDL1, SDL2)은 SiGe를 포함할 수 있으며, 제2 소스/드레인 층(SDL2)에 포함된 Ge의 조성비는 제1 소스/드레인 층(SDL1)에 포함된 Ge의 조성비보다 클 수 있다. 예를 들어, 제1 소스/드레인 층(SDL1)에 포함된 SiGe의 Ge의 조성비는 10at% 내지 30at%일 수 있고, 제2 소스/드레인 층(SDL2)에 포함된 SiGe의 Ge의 조성비는 40at% 내지 60at%일 수 있다. 이에 따라, 제1 소스/드레인 층(SDL1)의 격자 상수는 활성 패턴(AP)의 격자 상수보다 클 수 있으며, 제2 소스/드레인 층(SDL2)의 격자 상수는 제1 소스/드레인 층(SDL1)의 격자 상수보다 클 수 있다. 결과적으로, 활성 패턴(AP), 게이트 구조체(AP), 및 소스/드레인 영역들(SD)을 포함하는 트랜지스터의 채널 영역으로서 기능할 수 있는 게이트 전극(GE) 아래의 활성 패턴(AP) 부분에 압축 스트레인(compressive strain)이 가해질 수 있다.
소스/드레인 영역들(SD)을 덮는 하부 층간 절연막(ILD)이 기판(110) 상에 제공될 수 있다. 하부 층간 절연막(ILD)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 게이트 구조체들(GS)을 포함하는 기판(110) 상에 상부 층간 절연막이 제공될 수 있다. 상부 층간 절연막은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상부 층간 절연막 및 하부 층간 절연막(ILD)을 관통하여 소스/드레인 영역들(SD)에 전기적으로 연결되는 제1 콘택 플러그들이 제공될 수 있고, 상부 층간 절연막 및 하부 층간 절연막(ILD)을 관통하여 게이트 전극(GE)에 전기적으로 연결되는 제2 콘택 플러그가 제공될 수 있다. 상부 층간 절연막 상에 제1 및 제2 콘택 플러그들에 접속하는 배선들이 배치될 수 있다. 배선들은 제1 및 제2 콘택 플러그들을 통해 소스/드레인 영역들(SD) 및 게이트 전극(GE)에 전압을 인가할 수 있다. 제1 및 제2 콘택 플러그들, 및 배선들은 도전 물질을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자(100)에 의하면, 활성 패턴(AP)의 리세스 영역(RR)은 활성 패턴(AP)의 최상부면(UPS)과 연결되며 활성 패턴(AP)의 최상부면(UPS)으로부터 멀어질수록 제1 방향(D1)으로의 간격(W1)이 커지는 제1 내벽들(IS1)을 포함한다. 리세스 영역(RR)의 제1 내벽들(IS1)의 각각과 활성 패턴(AP)의 최상부면(UPS) 사이의 접점에서, 제1 내벽들(IS1)의 각각과 활성 패턴(AP)의 최상부면(UPS)이 이루는 각(AG)은 예각일 수 있다. 이러한 제1 내벽들(IS1)에 의해, 제1 소스/드레인 층(SDL1)의 제1 내벽들(IS1)과 접하는 끝 부분이 (111)면을 가지며 성장하는 것이 억제될 수 있다. 그 결과, 반도체 소자(100)에 포함된 소스/드레인 영역들(SD)은 상기 (111)면에 기인하여 발생하는 보론 편석(boron segregation) 및 그에 따른 결함(defect)을 포함하지 않을 수 있으며, 반도체 소자(100)의 신뢰성이 향상될 수 있다.
도 2a 내지 9a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 도 2b 내지 9b는 각각 도 2a 내지 도 9a의 I-I', II-II', III-III' 선에 따른 단면도들이다. 도 1a, 1b, 및 1c를 참조하여 설명한 본 발명의 실시예들에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되며, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 2a 및 2b를 참조하면, 기판(110) 상에 활성 패턴(AP)이 형성될 수 있다. 기판(110)은 반도체 기판일 수 있다. 예를 들어, 기판(110)은 단결정 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행하여 획득한 에피택시얼 실리콘 층일 수 있다.
활성 패턴(AP)은 기판으로부터 돌출되어, 제1 방향(D1)을 따라 연장될 수 있다. 활성 패턴(AP)을 형성하는 것은 기판(110)을 패터닝하여 활성 패턴(AP)을 정의하는 트렌치들(T)을 형성하는 것을 포함할 수 있다. 트렌치들(T)을 형성하는 것은 기판(110) 상에 활성 패턴(AP)이 형성될 영역을 정의하는 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 이용하여 기판(110)을 이방성 식각하는 것을 포함할 수 있다.
활성 패턴(AP)의 양 측에 소자 분리 패턴들(120)이 형성될 수 있다. 소자 분리 패턴들(120)은 트렌치들(T)의 일부를 채울 수 있다. 소자 분리 패턴들(120)을 형성하는 것은 기판(110) 상에 트렌치들(T)을 채우는 절연막(미도시)을 형성하는 것, 상기 마스크 패턴이 노출될 때까지 상기 절연막을 평탄화하는 것, 및 상기 평탄화된 절연막의 상부를 리세스하여 활성 패턴(AP)의 상부를 노출하는 것을 포함할 수 있다. 상기 평탄화된 절연막의 상부를 리세스 하는 동안, 상기 마스크 패턴이 제거될 수 있다.
도 3a 및 3b를 참조하면, 기판(110) 상에 활성 패턴(AP) 및 소자 분리 패턴들(120)을 덮는 식각 정지막(미도시) 및 희생 게이트막(미도시)이 차례로 형성될 수 있다. 식각 정지막은, 예를 들어, 실리콘 산화막을 포함할 수 있다. 희생 게이트막은 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 희생 게이트막은 폴리 실리콘을 포함할 수 있다.
희생 게이트막을 패터닝하여, 희생 게이트 패턴들(132)이 형성될 수 있다. 희생 게이트 패턴들(132)을 형성하는 것은 희생 게이트막 상에 게이트 마스크 패턴들(134)을 형성하는 것, 상기 게이트 마스크 패턴들(134)을 식각 마스크로 이용하여 희생 게이트막을 식각하는 것을 포함할 수 있다. 게이트 마스크 패턴들(134)은, 예를 들어, 실리콘 질화물을 포함할 수 있다. 희생 게이트막을 식각하는 것은 식각 정지막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 게이트 마스크 패턴들(134)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)으로 서로 이격할 수 있다. 이에 따라, 희생 게이트 패턴들(132)도 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)으로 서로 이격할 수 있다.
희생 게이트 패턴들(132) 양 측의 식각 정지막을 제거하여 희생 게이트 패턴들(132) 아래에 식각 정지 패턴들(130)이 형성될 수 있다. 식각 정지 패턴들(130) 각각은 희생 게이트 패턴들(132) 각각의 바닥면을 따라 제2 방향(D2)으로 연장되며, 소자 분리 패턴들(120)에 의해 노출된 활성 패턴(AP)의 상면 및 측벽들, 및 소자 분리 패턴들(120)의 상면들을 덮을 수 있다. 식각 정지 패턴들(130)은 제1 방향(D1)으로 서로 이격할 수 있으며, 식각 정지 패턴들(130)의 사이에서 활성 패턴(AP)의 상부가 노출될 수 있다.
도 4a 및 4b를 참조하면, 식각 정지 패턴들(130)에 의해 노출된 활성 패턴(AP)의 상부에 예비 보론 도핑 영역들(PBD)이 형성될 수 있다. 예비 보론 도핑 영역들(PBD)을 형성하는 것은 식각 정지 패턴들(130), 희생 게이트 패턴들(132), 및 게이트 마스크 패턴들(134)을 마스크로 이용하여 활성 패턴(AP)의 상부에 보론을 도핑하는 것을 포함할 수 있다. 상기 보론을 도핑하는 것은 이온 주입법(ion implantation)을 이용하여 수행될 수 있다. 예를 들어, 예비 보론 도핑 영역들(PBD)은 식각 정지 패턴들(130)에 의해 노출된 활성 패턴(AP)의 상부에 부분적으로 형성될 수 있다. 즉, 예비 보론 도핑 영역들(PBD)은 식각 정지 패턴들(130)에 의해 노출된 활성 패턴(AP)의 상면으로부터 소정의 깊이를 가지도록 형성될 수 있다. 예를 들어, 예비 보론 도핑 영역들(PBD)의 보론 농도는 1014 atoms/cm3 내지 1015 atoms/cm3일 수 있다.
도 5a 및 5b를 참조하면, 희생 게이트 패턴들(132)의 양 측벽들 상에 게이트 스페이서들(GSP)이 형성될 수 있다. 게이트 스페이서들(GSP)을 형성하는 것은 희생 게이트 패턴들(132)이 형성된 기판(110) 상에 게이트 스페이서막을 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 게이트 스페이서들(GSP)이 형성됨에 따라, 예비 게이트 구조체들(PGS)이 정의될 수 있다. 각각의 예비 게이트 구조체들(PGS)은 차례로 적층된 일 식각 정지 패턴(130), 일 희생 게이트 패턴(132), 일 게이트 마스크 패턴(134), 및 상기 일 희생 게이트 패턴(132)의 양 측벽들 상에 형성된 한 쌍의 게이트 스페이서들(GSP)을 포함할 수 있다. 예비 게이트 구조체들(PGS) 사이에서 활성 패턴(AP) 및 그 상부에 형성된 예비 보론 도핑 영역들(PBD)이 노출될 수 있다.
도 6a, 6b, 및 6c를 참조하면, 예비 게이트 구조체들(PGS)에 의해 노출된 활성 패턴(AP)에 리세스 영역(RR)이 형성될 수 있다. 리세스 영역(RR)을 형성하는 것은 예비 게이트 구조체들(PGS)을 식각 마스크로 이용하여 활성 패턴(AP)을 등방성 식각하는 것을 포함할 수 있다. 상기 등방성 식각 공정은 예비 보론 도핑 영역들(도 5a 및 5b의 PBD)보다 보론이 도핑되지 않은 나머지 활성 패턴(AP) 부분에 대하여 높은 식각 속도를 가지는 식각 조건을 이용하여 수행될 수 있다. 예를 들어, 상기 등방성 식각 공정은 CF3, Cl2, NF3, 및 HBr 가스 중 적어도 하나를 이용한 건식 식각에 의하여 수행될 수 있다.
상기 등방성 식각 공정에 의해 형성된 리세스 영역(RR)은 제1 방향(D1)으로 서로 이격하는 한 쌍의 제1 내벽들(IS1), 제1 방향(D1)으로 서로 이격하는 한 쌍의 제2 내벽들(IS2), 및 바닥면(BS)을 포함할 수 있다. 한 쌍의 제1 내벽들(IS1)은 활성 패턴(AP)의 최상부면(UPS)과 한 쌍의 제2 내벽들(IS2)을 연결할 수 있으며, 한 쌍의 제2 내벽들(IS2)은 한 쌍의 제1 내벽들(IS1)과 바닥면(BS)을 연결할 수 있다. 한 쌍의 제1 내벽들(IS1)의 제1 방향(D1)으로의 간격(W1)은 활성 패턴(AP)의 최상부면(UPS)으로부터 멀어질수록 넓어질 수 있다. 평면적 관점에서, 제1 내벽들(IS1)은 게이트 스페이서들(GSP)과 중첩될 수 있다. 제1 내벽들(IS1)의 각각과 활성 패턴(AP)의 최상부면(UPS) 사이의 접점에서, 제1 내벽들(IS1)과 활성 패턴(AP)의 최상부면(UPS)이 이루는 각(AG)은 예각일 수 있다. 예를 들어, 상기 각(AG)은 40° 내지 60°일 수 있다. 한 쌍의 제2 내벽들(IS2)의 제1 방향(D1)으로의 간격(W2)은 활성 패턴(AP)의 최상부면(UPS)으로부터 멀어질수록 좁아질 수 있다. 바닥면(BS)은 라운드진 형상을 가질 수 있다.
상기 등방성 식각 공정에 의해, 하나의 예비 보론 도핑 영역(도 5a 및 5b의 PBD)은 제1 방향(D1)으로 서로 이격하는 한 쌍의 보론 도핑 영역들(BD)로 분리될 수 있다. 평면적 관점에서, 보론 도핑 영역들(BD)은 게이트 스페이서들(GSP)과 중첩될 수 있다. 보론 도핑 영역들(BD) 각각의 일 측벽은 리세스 영역(RR)에 의해 노출될 수 있다. 몇몇 실시예들에서, 보론 도핑 영역들(BD) 각각의 상기 일 측벽은 제1 내벽들(IS1)의 각각과 접할 수 있다. 즉, 보론 도핑 영역들(BD) 각각의 상기 일 측벽은 제1 내벽들(IS1) 각각의 적어도 일부일 수 있다. 보론 도핑 영역들(BD)의 제1 방향(D1)으로의 폭(W3)은 활성 패턴(AP)의 최상부면(UPS)으로부터 멀어질수록 작아질 수 있다. 다시 말해, 보론 도핑 영역들(BD)의 제1 방향(D1)으로의 폭(W3)은 기판(110)으로부터 멀어질수록 커질 수 있다.
도 7a 및 7b를 참조하면, 리세스 영역(RR)을 채우는 소스/드레인 영역(SD)이 형성될 수 있다. 소스/드레인 영역(SD)은 제1 소스/드레인 층(SDL1) 및 제2 소스/드레인 층(SDL2)을 포함할 수 있다.
소스/드레인 영역(SD)을 형성하는 것은 기판(110) 상에 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 상기 선택적 에피택시얼 성장 공정을 수행함에 따라, 제1 소스/드레인 층(SDL1) 및 제2 소스/드레인 층(SDL2)이 차례로 형성될 수 있다. 제1 소스/드레인 층(SDL1)은 리세스 영역(RR)의 제1 내벽들(IS1), 제2 내벽들(IS2), 및 바닥면(BS)을 시드로 하여 성장된 에피택시얼 층일 수 있고, 제2 소스/드레인 층(SDL2)은 제1 소스/드레인 층(SDL1)으로부터 성장된 에피택시얼 층일 수 있다. 제1 및 제2 소스/드레인 층들(SDL1, SDL2)은 SiGe를 포함할 수 있으며, 제2 소스/드레인 층(SDL2)에 포함된 Ge의 조성비는 제1 소스/드레인 층(SDL1)에 포함된 Ge의 조성비보다 클 수 있다. 예를 들어, 제1 소스/드레인 층(SDL1)에 포함된 SiGe의 Ge의 조성비는 10at% 내지 30at%일 수 있고, 제2 소스/드레인 층(SDL2)에 포함된 SiGe의 Ge의 조성비는 40at% 내지 60at%일 수 있다.
소스/드레인 영역(SD)을 형성하는 것은 상기 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후 보론을 도핑하는 것을 더 포함할 수 있다. 이에 따라, 소스/드레인 영역(SD)은 보론을 포함할 수 있으며, 그 농도는 1020 atoms/cm3 내지 1021 atoms/cm3일 수 있다.
상기 선택적 에피택시얼 성장 공정에서, 제1 소스/드레인 층(SDL1)은 리세스 영역(RR)의 제1 내벽들(IS1)과 접하여 성장될 수 있다. 제1 내벽들(IS1)은 활성 패턴(AP)의 최상부면(UPS)과 연결되며 활성 패턴(AP)의 최상부면(UPS)으로부터 멀어질수록 제1 방향(D1)으로의 간격(도 6c의 W1)이 커질 수 있다. 리세스 영역(RR)의 제1 내벽들(IS1)의 각각과 활성 패턴(AP)의 최상부면(UPS) 사이의 접점에서, 제1 내벽들(IS1)의 각각과 활성 패턴(AP)의 최상부면(UPS)이 이루는 각(AG)은 예각일 수 있다. 이러한 제1 내벽들(IS1)에 의해, 제1 소스/드레인 층(SDL1)의 끝 부분이 (111)면을 가지며 성장하는 것이 억제될 수 있다. 그 결과, 소스/드레인 영역들(SD)은 상기 (111)면에 기인하여 발생하는 보론 편석(boron segregation) 및 그에 따른 결함(defect)을 포함하지 않을 수 있다.
도 8a 및 8b를 참조하면, 소스/드레인 영역(SD)이 형성된 기판(110) 상에 하부 층간 절연막(ILD)이 형성될 수 있다. 하부 층간 절연막(ILD)은 소스/드레인 영역(SD)을 덮도록 형성될 수 있다. 하부 층간 절연막(ILD)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
게이트 마스크 패턴들(134), 희생 게이트 패턴들(132), 및 식각 정지 패턴들(130)을 제거하여 게이트 스페이서들(GSP) 사이에 갭 영역들(GR)이 형성될 수 있다. 갭 영역들(GR)은 활성 패턴(AP)의 상면 및 측벽들을 노출할 수 있다. 갭 영역들(GR)을 형성하는 것은 게이트 스페이서들(GSP), 하부 층간 절연막(ILD), 및 식각 정지 패턴들(130)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 희생 게이트 패턴들(132)을 제거하는 것을 포함할 수 있다. 이에 더하여, 갭 영역들(GR)을 형성하는 것은 식각 정지 패턴들(130)을 제거하여 활성 패턴(AP)의 상면 및 측벽들을 노출하는 것을 포함할 수 있다.
도 9a 및 9b를 참조하면, 각각의 갭 영역들(GR)을 채우는 게이트 절연 패턴들(GI) 및 게이트 전극들(GE)이 형성될 수 있다. 구체적으로, 갭 영역들(GR)이 형성된 기판(110) 상에 게이트 절연막(미도시)이 형성되어, 갭 영역들(GR)의 일부를 채울 수 있다. 게이트 절연막은 갭 영역들(GR)에 의해 노출된 활성 패턴(AP)의 상면 및 측벽들을 컨포말하게 덮을 수 있다. 게이트 절연막은 고유전막들 중 적어도 하나를 포함할 수 있다. 예를 들어, 게이트 절연막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 게이트 절연막은, 예를 들어, 원자층 증착 공정을 수행하여 형성될 수 있다. 게이트 절연막 상에 게이트 막(미도시)이 형성되어 갭 영역들(GR)의 나머지 부분을 채울 수 있다. 게이트 막은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 또는 탄탈륨 질화물 등) 및 금속(예를 들어, 알루미늄, 텅스텐, 또는 구리 등) 중 적어도 하나를 포함할 수 있다. 차례로 적층된 상기 게이트 절연막 및 상기 게이트 막을 평탄화하여 게이트 절연 패턴들(GI) 및 게이트 전극들(GE)이 형성될 수 있다. 상기 평탄화 공정에 의해 하부 층간 절연막(ILD) 및 게이트 스페이서들(GSP)의 상면들이 노출될 수 있다. 게이트 절연 패턴(GI)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있고, 게이트 전극(GE)의 양 측벽들 상으로 연장되어 게이트 전극(GE)과 게이트 스페이서들(GSP) 사이에 개재될 수 있다.
게이트 전극들(GE)이 갭 영역들(GR) 내에 원하는 두께로 남을 때까지 게이트 전극들(GE)의 상부가 리세스 될 수 있다. 상기 리세스 공정 동안, 게이트 전극들(GE)에 의해 덮이지 않은 게이트 절연 패턴들(GI)의 상부도 제거될 수 있다. 이에 따라, 갭 영역들(GR) 내에 리세스 영역들(RC)이 정의될 수 있다. 리세스 영역들(RC) 내에 캐핑 패턴들(CAP)이 형성될 수 있다. 캐핑 패턴들(CAP)을 형성하는 것은 하부 층간 절연막(ILD) 상에 리세스 영역들(RC)을 채우는 캐핑막(미도시)을 형성하는 것, 및 하부 층간 절연막(ILD)이 노출될 때까지 상기 캐핑막을 평탄화하는 것을 포함할 수 있다. 캐핑 패턴들(CAP)은, 예를 들어, 실리콘 질화물을 포함할 수 있다.
일 게이트 전극(GE), 일 게이트 절연 패턴(GI), 일 캐핑 패턴(CAP), 및 상기 일 게이트 전극(GE)의 양 측벽들 상에 형성된 한 쌍의 게이트 스페이서들(GSP)은 게이트 구조체(GS)로 정의될 수 있다.
도시하지 않았으나, 게이트 구조체들(GS)이 형성된 기판(110) 상에 상부 층간 절연막(미도시)이 형성될 수 있다. 상부 층간 절연막은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 상부 층간 절연막 및 하부 층간 절연막(ILD)을 관통하여 소스/드레인 영역들(SD)을 노출하는 제1 콘택 홀들(미도시)이 형성될 수 있다. 제1 콘택 홀들을 형성하는 식각 공정에 의해, 도 1a 및 1b에 도시된 바와 같이, 소스/드레인 영역들(SD)의 상부가 부분적으로 제거될 수 있다. 상부 층간 절연막 및 하부 층간 절연막(ILD)을 관통하여 게이트 전극들(GE)을 노출하는 제2 콘택 홀들(미도시)이 형성될 수 있다. 이 후, 제1 콘택 홀들을 채우는 제1 콘택 플러그들(미도시), 및 상기 제2 콘택 홀들을 채우는 제2 콘택 플러그들(미도시)이 형성될 수 있다. 상부 층간 절연막 상에 제1 및 제2 콘택 플러그들에 접속하는 배선들(미도시)이 형성될 수 있다. 배선들은 제1 및 제2 콘택 플러그들을 통해 소스/드레인 영역들(SD) 및 게이트 전극들(GE)에 전압을 인가하도록 구성될 수 있다. 제1 및 제2 콘택 플러그들 및 배선들은 도전 물질을 포함할 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 비휘발성 기억 소자(예컨대, 플래쉬 기억 소자, 상변화 기억 소자, 및/또는 자기 기억 소자 등)를 포함할 수 있다. 이에 더하여, 상기 기억 장치(1130)는 휘발성 기억 소자를 더 포함할 수 있다. 이 경우에, 상기 기억 장치(1130)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 상기 기억 장치(1130)는 전자 시스템(1100)의 응용 또는 전자 시스템(1100)이 적용되는 전자 제품에 따라 생략될 수도 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 본 발명의 실시예들에 따른 반도체 소자는 상기 컨트롤러(1110) 또는 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 DRAM(Dynamic Random Access Memory) 소자 및/또는 SRAM 소자 등을 더 포함할 수도 있다.
도 11은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 11을 참조하면, 전자 장치(1200)는 반도체 칩(1210)을 포함할 수 있다. 상기 반도체 칩(1210)은 프로세서(Processor; 1211), 임베디드 메모리(Embedded Memory; 1213) 및 캐시 메모리(Cache Memory; 1215)를 포함할 수 있다.
상기 프로세서(1211)는 하나 이상의 프로세서 코어들(Processor Core; C1-Cn)을 포함할 수 있다. 상기 하나 이상의 프로세서 코어들(C1-Cn)은 데이터 및 신호를 처리할 수 있다. 상기 프로세서 코어들(C1-Cn)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 전자 장치(1200)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 상기 프로세서(1211)는 어플리케이션 프로세서(Application Processor)일 수 있다.
상기 임베디드 메모리(1213)는 상기 프로세서(1211)와 제1 데이터(DAT1)를 교환할 수 있다. 상기 제1 데이터(DAT1)는 하나 이상의 프로세서 코어들(C1-Cn)에 의해 처리된 또는 처리될 데이터이다. 상기 임베디드 메모리(1213)는 상기 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 상기 임베디드 메모리(1213)는 상기 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 즉, 상기 임베디드 메모리(1213)는 상기 프로세서(1211)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
일 실시예에 따르면, 상기 전자 장치(1200)는 웨어러블(Wearable) 전자 장치에 적용될 수 있다. 웨어러블 전자 장치는 많은 양의 연산을 필요로 하는 기능보다 적은 양의 연산을 필요로 하는 기능을 더 많이 수행할 수 있다. 따라서, 상기 전자 장치(1200)가 웨어러블 전자 장치에 적용될 경우, 상기 임베디드 메모리(1213)는 큰 버퍼 용량을 갖지 않아도 무방할 수 있다.
상기 임베디드 메모리(1213)는 SRAM일 수 있다. 상기 SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. 상기 SRAM이 상기 반도체 칩(1210)에 임베디드되면, 작은 크기를 갖고 빠른 속도로 작동하는 상기 전자 장치(1200)가 구현될 수 있다. 나아가, 상기 SRAM이 상기 반도체 칩(1210)에 임베디드되면, 상기 전자 장치(1200)의 작동 전력(Active Power)의 소모량이 감소할 수 있다. 일 예로, 상기 SRAM은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 캐시 메모리(1215)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)과 함께 상기 반도체 칩(1210) 위에 실장될 수 있다. 상기 캐시 메모리(1215)는 캐시 데이터(DATc)를 저장할 수 있다. 상기 캐시 데이터(DATc)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 상기 캐시 메모리(1215)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다. 일 예로, 상기 캐시 메모리(1215)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 상기 캐시 메모리(1215)가 이용되는 경우, 상기 프로세서(1211)가 상기 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 상기 캐시 메모리(1215)가 이용되는 경우, 상기 전자 장치(1200)의 작동 속도가 빨라질 수 있다.
이해를 돕기 위해, 도 11에서, 상기 캐시 메모리(1215)는 상기 프로세서(1211)와 별개의 구성 요소로 도시되었다. 그러나, 상기 캐시 메모리(1215)는 상기 프로세서(1211)에 포함되도록 구성될 수 있다. 도 11은 본 발명의 기술 사상의 보호 범위를 제한하기 위한 것은 아니다.
상기 프로세서(1211), 상기 임베디드 메모리(1213) 및 상기 캐시 메모리(1215)는 다양한 인터페이스 규약에 기초하여 데이터를 전송할 수 있다. 예컨대, 상기 프로세서(1211), 상기 임베디드 메모리(1213) 및 상기 캐시 메모리(1215)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnect) Express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), UFS(Universal Flash Storage) 등 중에서 하나 이상의 인터페이스 규약에 기초하여 데이터를 전송할 수 있다.
도 12는 본 발명의 실시예들에 따른 SRAM 셀의 등가 회로도이다. 상기 SRAM 셀은 본 발명의 실시예들에 따른 반도체 소자를 통해 구현될 수 있다. 일 예로, 상기 SRAM 셀은 도 11에서 설명한 임베디드 메모리(1213) 및/또는 캐시 메모리(1215)에 적용될 수 있다.
도 12를 참조하면, SRAM 셀은 제1 풀-업 트랜지스터(TU1, first pull-up transistor), 제1 풀-다운 트랜지스터(TD1, first pull-down transistor), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 액세스 트랜지스터(TA1, first access transistor) 및 제2 액세스 트랜지스터(TA2)를 포함할 수 있다. 상기 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)은 피모스(PMOS) 트랜지스터들인 반면에, 상기 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2)과 상기 제1 및 제2 액세스 트랜지스터들(TA1, TA2)은 엔모스(NMOS) 트랜지스터들일 수 있다.
상기 제1 풀-업 트랜지스터(TU1)의 제1 소오스/드레인 및 상기 제1 풀-다운 트랜지스터(TD1)의 제1 소오스/드레인은 제1 노드(N1, first node)에 연결될 수 있다. 상기 제1 풀-업 트랜지스터(TU1)의 제2 소오스/드레인은 전원 라인(Vcc)에 연결될 수 있고, 상기 제1 풀-다운 트랜지스터(TD1)의 제2 소오스/드레인은 접지 라인(Vss)에 연결될 수 있다. 상기 제1 풀-업 트랜지스터(TU1)의 게이트 및 상기 제1 풀-다운 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 상기 제1 풀-업 트랜지스터(TU1) 및 제1 풀-다운 트랜지스터(TD1)는 제1 인버터(first inverter)를 구성할 수 있다. 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 서로 연결된 게이트들은 상기 제1 인버터의 입력단에 해당할 수 있으며, 상기 제1 노드(N1)는 상기 제1 인버터의 출력단에 해당할 수 있다.
상기 제2 풀-업 트랜지스터(TU2)의 제1 소오스/드레인 및 상기 제2 풀-다운 트랜지스터(TD2)의 제1 소오스/드레인은 제2 노드(N1)에 연결될 수 있다. 상기 제2 풀-업 트랜지스터(TU2)의 제2 소오스/드레인은 상기 전원 라인(Vcc)에 연결될 수 있고, 상기 제2 풀-다운 트랜지스터(TD2)의 제2 소오스/드레인은 상기 접지 라인(Vss)에 연결될 수 있다. 상기 제2 풀-업 트랜지스터(TU2)의 게이트 및 상기 제2 풀-다운 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 상기 제2 풀-업 트랜지스터(TU2) 및 제2 풀-다운 트랜지스터(TD2)는 제2 인버터를 구성할 수 있다. 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 서로 연결된 게이트들은 상기 제2 인버터의 입력단에 해당할 수 있으며, 상기 제2 노드(N2)는 상기 제2 인버터의 출력단에 해당할 수 있다.
상기 제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 즉, 상기 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 게이트들이 상기 제2 노드(N2)에 전기적으로 연결될 수 있고, 상기 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 게이트들이 상기 제1 노드(N1)에 전기적으로 연결될 수 있다. 상기 제1 액세스 트랜지스터(TA1)의 제1 소오스/드레인은 상기 제1 노드(N1)에 연결될 수 있고, 상기 제1 액세스 트랜지스터(TA1)의 제2 소오스/드레인은 제1 비트 라인(BL1, first bit line)에 연결될 수 있다. 상기 제2 액세스 트랜지스터(TA2)의 제1 소오스/드레인은 상기 제2 노드(N2)에 연결될 수 있고, 상기 제2 액세스 트랜지스터(TA2)의 제2 소오스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다. 상기 제1 및 제2 액세스 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL, word line)에 전기적으로 접속될 수 있다. 이로써, 본 발명의 실시예들에 따른 SRAM 셀이 구현될 수 있다.
도 13 내지 도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다. 도 10의 전자 시스템(1100) 및/또는 도 11의 전자 장치(1200)는 도 13에 도시된 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 14에 도시된 태블릿 또는 스마트 태블릿(3000)에 적용될 수 있으며, 또한 도 15에 도시된 노트북 컴퓨터(4000)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판;
    상기 기판으로부터 돌출되어 제1 방향으로 연장된 활성 패턴;
    상기 활성 패턴을 상기 제1 방향과 교차하는 제2 방향으로 가로지르며, 상기 제1 방향으로 서로 이격하는 제1 및 제2 게이트 전극들; 및
    상기 제1 및 제2 게이트 전극들 사이에 배치되며, 상기 활성 패턴 상에 제공되는 소스/드레인 영역을 포함하되,
    상기 소스/드레인 영역은:
    상기 활성 패턴의 최상부면에 인접하되 상기 활성 패턴의 상기 최상부면보다 낮은 레벨에 제공되는 제1 부분; 및
    상기 제1 부분과 접하며 상기 제1 부분의 아래에 배치되는 제2 부분을 포함하며,
    상기 제1 부분은 상기 기판으로부터 멀어질수록 상기 제1 방향으로의 폭이 좁아지고, 상기 제2 부분은 상기 기판으로부터 멀어질수록 상기 제1 방향으로의 폭이 넓어지는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 부분 및 상기 제2 부분 각각은 상기 기판의 상면에 수직한 방향으로의 최대 두께를 가지고,
    상기 제1 부분의 상기 최대 두께는 상기 제1 및 제2 부분들의 상기 최대 두께들의 합의 5% 내지 15%인 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 부분의 측벽과 상기 활성 패턴의 상기 최상부면의 접점에서 상기 제1 부분의 상기 측벽과 상기 활성 패턴의 상기 최상부면이 이루는 각도는 예각인 반도체 소자.
  4. 제3 항에 있어서,
    상기 제1 부분의 상기 측벽과 상기 활성 패턴의 상기 최상부면이 이루는 각도는 40° 내지 60°인 반도체 소자.
  5. 제1 항에 있어서,
    상기 활성 패턴은 보론을 포함하는 보론 도핑 영역을 포함하고,
    상기 보론 도핑 영역은 상기 활성 패턴의 상기 최상부면에 인접하며 상기 제1 부분과 접하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 보론 도핑 영역 및 상기 제1 부분 각각은 상기 기판의 상면에 수직한 방향으로의 최대 두께를 가지고,
    상기 제1 부분의 상기 최대 두께는 상기 보론 도핑 영역의 상기 최대 두께와 같거나 그보다 큰 반도체 소자.
  7. 제5 항에 있어서,
    상기 보론 도핑 영역은 상기 소스/드레인 영역과 상기 제1 게이트 전극 사이 및 상기 소스/드레인 영역과 상기 제2 게이트 전극 사이에 위치하는 반도체 소자.
  8. 기판;
    상기 기판으로부터 돌출되어 제1 방향으로 연장되며, 최상부면에 리세스 영역을 갖는 활성 패턴;
    상기 활성 패턴을 상기 제1 방향과 교차하는 제2 방향으로 가로지르되, 상기 리세스 영역을 사이에 두고 서로 이격하는 제1 및 제2 게이트 전극들; 및
    상기 리세스 영역을 채우는 소스/드레인 영역을 포함하되,
    상기 리세스 영역은:
    바닥면;
    상기 활성 패턴의 상기 최상부면과 연결되며, 상기 활성 패턴의 상기 최상부면으로부터 멀어질수록 상기 제1 방향으로의 간격이 넓어지는 한 쌍의 제1 내벽들; 및
    상기 한 쌍의 제1 내벽들과 상기 바닥면을 각각 연결하며, 상기 활성 패턴의 상기 최상부면으로부터 멀어질수록 상기 제1 방향으로의 간격이 좁아지는 한 쌍의 제2 내벽들을 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 바닥면은 라운드진 형상을 갖는 반도체 소자.
  10. 제8 항에 있어서,
    상기 소스/드레인 영역은:
    상기 리세스 영역의 상기 제1 내벽들, 상기 제2 내벽들, 및 상기 바닥면을 컨포말하게 덮는 제1 소스/드레인 층; 및
    상기 제1 소스/드레인 층 상에 위치하여 상기 리세스 영역을 채우는 제2 소스/드레인 층을 포함하고,
    상기 소스/드레인 영역은 보론이 도핑된 SiGe을 포함하되,
    상기 제2 소스/드레인 층에 포함된 Ge의 조성비는 상기 제1 소스/드레인 층에 포함된 Ge의 조성비보다 큰 반도체 소자.
KR1020150059917A 2015-04-28 2015-04-28 반도체 소자 및 그 제조 방법 KR20160128539A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150059917A KR20160128539A (ko) 2015-04-28 2015-04-28 반도체 소자 및 그 제조 방법
US15/138,840 US20160322495A1 (en) 2015-04-28 2016-04-26 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150059917A KR20160128539A (ko) 2015-04-28 2015-04-28 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20160128539A true KR20160128539A (ko) 2016-11-08

Family

ID=57205160

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150059917A KR20160128539A (ko) 2015-04-28 2015-04-28 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20160322495A1 (ko)
KR (1) KR20160128539A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102376481B1 (ko) * 2015-05-22 2022-03-21 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7371691B2 (en) * 2004-07-29 2008-05-13 Texas Instruments Incorporated Silicon recess improvement through improved post implant resist removal and cleans
US8558289B2 (en) * 2009-07-30 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors having a composite strain structure, integrated circuits, and fabrication methods thereof
US8216906B2 (en) * 2010-06-30 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing integrated circuit device with well controlled surface proximity
US8785285B2 (en) * 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9337337B2 (en) * 2013-08-16 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. MOS device having source and drain regions with embedded germanium-containing diffusion barrier
US10644116B2 (en) * 2014-02-06 2020-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ straining epitaxial process

Also Published As

Publication number Publication date
US20160322495A1 (en) 2016-11-03

Similar Documents

Publication Publication Date Title
US11133392B2 (en) Semiconductor device
KR102317651B1 (ko) 반도체 소자 및 이의 제조 방법
US9960241B2 (en) Semiconductor device for manufacturing
US9490258B2 (en) Semiconductor device and method for fabricating the same
KR102317646B1 (ko) 반도체 소자 및 이의 제조 방법
CN106128958B (zh) 制造半导体器件的方法
CN106257689B (zh) 半导体器件及其制造方法
US9754936B2 (en) Semiconductor device and method of fabricating the same
KR102395073B1 (ko) 반도체 소자
KR102318410B1 (ko) 반도체 소자 및 이의 제조 방법
US20150035061A1 (en) Semiconductor Device and Method for Fabricating the Same
KR102318393B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
KR20160116215A (ko) 반도체 소자
KR102307207B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
KR102354473B1 (ko) 반도체 소자 및 이의 제조 방법
KR102395071B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
KR20160118450A (ko) 반도체 소자 및 이의 제조 방법
KR20160143942A (ko) 반도체 소자의 제조 방법
KR102258112B1 (ko) 반도체 소자 및 이의 제조 방법
KR102606237B1 (ko) 모스 트랜지스터를 포함하는 집적 회로 반도체 소자
KR20160128539A (ko) 반도체 소자 및 그 제조 방법
KR102376481B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법
KR20160121682A (ko) 반도체 소자의 제조 방법