TWI540728B - 積體電路結構及其形成方法 - Google Patents

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Description

積體電路結構及其形成方法
本發明係關於一種積體電路結構，更特別關於一種具有金氧半導體(metal oxide semiconductor、MOS)裝置的積體電路結構。
金氧半導體(metal oxide semiconductor、MOS)裝置係為積體電路之主要元件之一，且該金氧半導體(metal oxide semiconductor、MOS)裝置的效能會影響到整個積體電路的效能。因此，業界積極的在研究如何改善該金氧半導體裝置的方法。
本發明一實施例提供一種積體電路結構，包含：一半導體基板；一閘極堆疊配置於該半導體基板之上；一開口延伸至該半導體基板中，其中該開口與該閘極堆疊相鄰；一第一矽鍺區域位於該開口中，其中該第一矽鍺區域具有一第一鍺濃度百分比；一第二矽鍺區域位於該第一矽鍺區域之上，其中該第二矽鍺區域具有一第二鍺濃度百分比，且該第二鍺濃度百分比高於該第一鍺濃度百分比；以及一第三矽鍺區域位於該第二矽鍺區域之上，其中該第三矽鍺區域具有一第三鍺濃度百分比，且該第三鍺濃度百分比低於該第二鍺濃度百分比。
本發明另一實施例提供一種積體電路結構，包含：一半導體基板；一閘極堆疊配置於該半導體基板之上，其中該閘極堆疊係為一金氧半導體裝置的一部份；該金氧半導體裝置之一源/汲極區係延伸至該半導體基板中，以及一金屬矽化物區域形成於該第三矽鍺層之上並與該第三矽鍺層電性連結。其中，該源/汲極區包含：一第一矽鍺層，其中該第一矽鍺層具有一第一鍺濃度百分比；一第二矽鍺層位於該第一矽鍺層之上，其中該第二矽鍺層具有一第二鍺濃度百分比，且該第二鍺濃度百分比係大於該第一鍺濃度百分比10%或以上；以及，一第三矽鍺層位於該第二矽鍺層之上，其中該第三矽鍺層具有一第三鍺濃度百分比，且該第三鍺濃度百分比係低於該第二鍺濃度百分比10%或以上。
本發明另一實施例提供一種形成積體電路結構方法，包含：形成一閘極堆疊於一半導體基板之上；形成一開口延伸至該半導體基板中，其中該開口係位於該閘極堆疊之一側；進行一第一磊晶製程以成長一第一矽鍺層於該開口內，其中該第一矽鍺層具有一第一鍺濃度百分比；進行一第二磊晶製程以成長一第二矽鍺層位於該第一矽鍺層之上，其中該第二矽鍺層具有一第二鍺濃度百分比，且該第二鍺濃度百分比高於該第一鍺濃度百分比；以及進行一第三磊晶製程以成長一第三矽鍺層位於該第二矽鍺層上，其中該第三矽鍺層具有一第三鍺濃度百分比，且該第三鍺濃度百分比低於該第二鍺濃度百分比。
10‧‧‧晶圓
20‧‧‧基板
22‧‧‧閘極堆疊
24‧‧‧閘極介電層
24’‧‧‧閘極介電層
26‧‧‧閘極
26’‧‧‧閘極
28‧‧‧硬罩幕層
30‧‧‧淺摻雜汲/源極區
34‧‧‧閘極間隙壁
36‧‧‧開口
38‧‧‧矽鍺層
40‧‧‧矽鍺層
42‧‧‧矽鍺層
44‧‧‧蓋層
46‧‧‧層間介電層
48‧‧‧接觸開口
52‧‧‧源/汲極矽化區
54‧‧‧源/汲極接觸栓
60‧‧‧金屬氧化半導體電晶體
D1‧‧‧深度
D2‧‧‧深度
D2/2‧‧‧深度
D3‧‧‧距離
GP1‧‧‧第一鍺原子濃度百分比
GP2‧‧‧第二鍺原子濃度百分比
GP3‧‧‧第三鍺原子濃度百分比
T1‧‧‧厚度
T2‧‧‧橫向距離
T3‧‧‧厚度
第1圖至第11圖係為一系列剖面示意圖，用以說明本發明一實施例所述之金氧半導體(metal oxide semiconductor、MOS)裝置的製程方法。
第12圖係用以說明根據本發明某些實施例所述金氧半導體裝置其各磊晶區域的鍺濃度百分比。
以下所揭示提供許多不同之實施例，例如提供不同揭示之特徵。所述之部分特定範例係在以下揭示，以簡化本發明。當然，此些實施例僅為範例，而不用以限制本發明。
在近幾十年間，半導體業界持續縮小半導體尺寸，以及改善半導體元件的速率、效能、密度及積體電路的單位成本。在電晶體的設計上，藉由調整閘極下方介於源極和汲極之間的通道區長度，可改變該通道區的電阻，進而影響電晶體的效能。尤其在縮短通道區的長度後，可減少電晶體之源極至汲極的電阻。假使其他參數不變，則在給予電晶體閘極足夠的電壓下，可增加源極和汲極之間的電流。
為了更進一步增進金氧半導體(metal oxide semiconductor、MOS)裝置的效能，可對此金氧半導體(metal oxide semiconductor、MOS)裝置通道區施加一應力以增加電子的遷移速率(carrier mobility)。一般來說，可對n型金氧半導體(metal oxide semiconductor、MOS)通道區施加一從源極至汲極方向的張應力(tensile stress)，以及對p型金氧半導體(metal oxide semiconductor、MOS)通道區施加一從源極至汲極方向的壓應力(compressive stress)。
目前常利用在源/汲極區上成長SiGe應力源來對p型金氧半導體(metal oxide semiconductor、MOS)通道區施加壓應力。一般常用的步驟包括形成一閘極堆疊在半導體基板上，形成間隙壁在該閘極堆疊的側壁上，沿著該閘極間隙壁形成凹槽在基板中，並磊晶成長SiGe應力源在該凹槽中。因此，該磊晶成長的SiGe應力源可對源極SiGe應力源和汲極SiGe應力源之間的通道區施加一壓應力。
在本發明某些實施例中，係提供形成一具有應力源的金氧半導體(metal oxide semiconductor、MOS)裝置的方法，且繪示出在該形成一具有應力源的金氧半導體(metal oxide semiconductor、MOS)裝置的方法各階段的結構示意圖。本發明之金氧半導體(metal oxide semiconductor、MOS)裝置並不以下述實施例為限。為了便於比較各實施例之相異處並簡化說明，在下文之各實施例中使用相同的符號標注相同的元件，且主要針對各實施例之相異處進行說明，而不再對重覆部分進行贅述。
請參照第1圖，一基板20被提供，其係為晶圓10的一部份。基板20可為一塊狀半導體(bulk semiconductor)基板(像是一矽基板)、或是可具有一複合結構的基板(像是絕緣層上覆矽(Silicon-On-Insulator、SOI)結構。在另一實施例中，基板20可具有其他半導體材料，例如具有三族(group III)、四族(group IV)、及/或五族(group V)元素的半導體材料，或是包含矽鍺、矽碳、及/或三至五族(groups III-V)化合物的半導體材料。
閘極堆疊22係形成於基板20之上，其中該閘極堆 疊22包含閘極介電層24以及閘極26。閘極介電層24可包含具有一高介電常數的氧化矽及/或一高介電常數(high-k)材料，舉例來說閘極介電層24的介電常數可大於7。閘極26可包含一般常用的導電材料，像是摻雜的多晶矽、金屬、金屬矽化物、金屬氮化物、以及其組合。閘極堆疊22亦可包含硬罩幕層28，其中該硬罩幕層可包含氮化矽、碳化矽、氮氧化矽等。在本發明其他實施例中，該閘極堆疊22亦可不包含該硬罩幕層28。
請參照第2圖，形成一淺摻雜汲/源極(LDD)區30於第1圖所示之結構。該淺摻雜汲/源極(LDD)區30的形成方式，舉例來說，可藉由佈植一p型摻雜物(像是硼及/或銦)於基板20內。該閘極堆疊22以及硬罩幕層28可作為佈植罩幕，使得摻雜汲/源極(LDD)區30的邊緣實質上與該閘極堆疊22的邊緣對齊。該LDD佈植的能量可介於約1keV至約10keV之間，且該LDD佈植的劑量可介於約1x1013/cm2至約1x1016/cm2之間。以上LDD佈植的能量及LDD佈植的劑量僅為舉例，可依據實際狀況而加以改變。該LDD佈植可為垂直式佈植或是以一預傾角度加以佈植(預傾角可介於約0至約30度之間。此外，亦可形成袋區域(pocket region)(未繪示)(舉例來說，可藉由佈植一n型摻雜物像是砷、或磷於該基板20中。該袋狀佈植可具有一預傾角度，且該預傾角度大於該LDD佈植的預傾角度。在某些實施例中，該袋狀佈植的預傾角度可介於約15至約45度之間。為求圖示清楚，袋區域(pocket region)未繪示於後續的圖中。
請參照第3圖，閘極間隙壁34係形成於該閘極介電層24以及閘極26的側壁。在某些實施例中，每一閘極間隙壁34 包含一氧化矽層(未繪示)以及一氮化矽層(形成於該氧化矽層之上)，其中該氧化矽層可具有一厚度介於約15Å至約50Å之間，且該氮化矽層的厚度可介於約50Å至約200Å之間。在本發明他實施例中，閘極間隙壁34包含一或一以上的膜層，例如包含氧化矽、氮化矽、氮氧化矽、及/或其他介電材料。該閘極間隙壁34的形成方法可例如為電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition、PECVD)、低壓化學氣相沉積法(low-pressure chemical vapor deposition、LPCVD)、次大氣壓化學氣相沉積法(sub-atmospheric chemical Vapor deposition、SACVD)、或是其他沉積方法。
仍請參照第3圖，根據本發明某些實施例，對該基板20進行一等向性蝕刻(isotropic etch)以形成開口36。該等向性蝕刻(isotropic etch)可為一乾蝕刻，如使用的蝕刻氣體可為CF4、Cl2、NF3、SF6、以及其組合。舉例來說，該開口36可具有一深度D1介於約150Å至約500Å。在本發明他實施例中，第3圖所述之該等向性蝕刻(isotropic etch)步驟亦可省略，而在第4圖所述的製程中在施以該步驟以形成開口36，請參照第4圖。
接著，請參照第4圖，對該開口36施以一濕蝕刻製程以擴張該開口。該濕蝕刻可所使用的蝕刻液可為四甲基氫氧化銨(tetra-methyl ammonium hydroxide、TMAH)溶液、氫氧化鉀(potassium hydroxide、KOH)溶液等。在本發明某些實施例中，該四甲基氫氧化銨(tetra-methyl ammonium hydroxide、TMAH)溶液具有一濃度介於約1%至約30%之間。在進行該濕蝕刻之後，刻面(facets)可被形成於開口36中，其中該刻面 (facets)包含具有一(111)表面排列方向(surface orientation)的基板20。在本發明某些實施例中，在進行該濕蝕刻之後，該開口36可具有一深度D2介於約300Å至約800Å之間。
在進行該濕蝕刻之後，可進行一預清洗，舉例來說，可利用具有氫氟酸之氣體或具有矽鈷鎳的氣體來進行預清洗。該預清洗可移除在該開口36表面所自然形成的氧化矽。
請參照第5圖，形成一矽鍺(SiGe)層38，其係為一薄膜層。該矽鍺(SiGe)層38係使用磊晶的方式形成於開口36(第4圖)中，其中該磊晶方式可為選擇性磊晶成長(SEG)法。形成該矽鍺(SiGe)層38的磊晶製程所使用的氣體可包含H2、N2、二氯矽烷(dichloro-silane、DCS)、SiH4、GeH4等。在進行該磊晶製程時，該晶圓10的溫度可介於約600℃至約900℃之間。在某些實施例中，一蝕刻氣體可被添加以促進該矽鍺(SiGe)層38在開口36所露出的表面上成長，而不會在介電層(像是閘極間隙壁34以及硬罩幕層28)上成長。該製程氣體的壓力可介於約10torr至約200torr之間。
在某些實施例中，在形成矽鍺(SiGe)層38的磊晶製程中，沒有(或實質上沒有，即p型摻雜物的濃度低於約1014/cm3)p型摻雜物被原位摻雜進入該矽鍺(SiGe)層38中。在本發明他實施例中，在磊晶製程中，p型摻雜物係被摻入該矽鍺(SiGe)層中。舉例來說，可使用具有B2H6的製程氣體加硼摻入矽鍺(SiGe)層中。在該矽鍺(SiGe)層38的p型摻雜物可具有第一p型摻雜物濃度PC1小於約1E20/cm3。舉例來說，矽鍺(SiGe)層38可具有一第一鍺原子濃度百分比GP1介於約10%至約30%之 間。此外，該矽鍺(SiGe)層38亦可具有其他之鍺濃度百分比。
矽鍺(SiGe)層38係為一薄的膜層。在某些實施例中，矽鍺(SiGe)層38具有一厚度T1(矽鍺(SiGe)層38位於開口底部的部份)小於約20nm。厚度T1亦可介於約5nm至約30nm之間。此外，位於該開口36側壁上的矽鍺(SiGe)層38由左側邊緣至右側邊緣的橫向距離T2(在深度為D2/2的位置被量測(開36的深度係為D2))可介於約1nm至約20nm之間。在本發明一實施例中，厚度T1及橫向距離T2必需大於某一定值(舉例來說，約1nm)，以使得後厚所形成的富鍺(Ge-rich)層40(請參照第6圖)不會太靠近該基板20。如此一來可減少該富鍺(Ge-rich)層40與基板20之間因晶格失配所造成的缺陷。另一方面，厚度T1及橫向距離T2的厚度也不可太大(舉例來說，需小於20nm)，如此一來可降低硼的擴散，此部份將在之後討論。
請參照第6圖，藉由一磊晶製程成長一磊晶層40於該矽鍺(SiGe)層38之上。在某些實施例中，磊晶層40係為矽鍺(SiGe)層，其具有一鍺原子濃度百分比顯著高於該矽鍺(SiGe)層38的鍺原子濃度百分比。因此，磊晶層40可被稱為一富鍺(Ge-rich)層40。當開時該富鍺(Ge-rich)層40的磊晶製程時，係調整製程條件，以使得在此磊晶製程的含鍺前驅物(像是GeH4)流量與含矽前驅物(像是SiH4)流量的比值與形成矽鍺(SiGe)層38的磊晶製程相比，有顯著的增加。
如此一來，富鍺(Ge-rich)之矽鍺層40具有一第二鍺原子濃度百分比GP2明顯大於該矽鍺(SiGe)層38之第一鍺原子濃度百分比GP1。在本發明某些實施例中，鍺原子濃度百分比 GP2係介於約30%至約60%之間。鍺濃度百分比差值(difference(GP2-GP1)可介於約10%至約50%之間。該富鍺(Ge-rich)之矽鍺層40可具有一厚度T3介於約1nm至約10nm之間。
此外，在磊晶層40的磊晶製程中，一p型摻雜物可以原位摻雜的方式摻入該磊晶層中。在磊晶層40的p型摻雜物濃度PIM40係大於該矽鍺(SiGe)層38的p型摻雜物濃度PIM38。在某些實施例中，磊晶層40的p型摻雜物濃度PIM40與該矽鍺(SiGe)層38的P型摻雜物濃度PIM38之比值(ratio PIM40/PIM38)係約大於3。在某些實施例中，磊晶層40的p型摻雜物濃度PIM40與該矽鍺(SiGe)層38的p型摻雜物濃度PIM38之比值(ratio PIM40/PIM38)亦可約大於2。
請參照第7圖，藉由一磊晶製程成長一磊晶層42於該磊晶層40之上。在某些實施例中，磊晶層42係為矽鍺(SiGe)層，其具有一鍺原子濃度百分比GP3明顯的低於該矽鍺層40之鍺原子濃度百分比GP2。磊晶層42在此亦稱為矽鍺層42。當開時該矽鍺層42的磊晶製程時，係先調整製程條件，以使得在此磊晶製程的含鍺前驅物(像是GeH4)流量與含矽前驅物(像是SiH4)流量的比值與形成矽鍺(SiGe)層40的磊晶製程相比，有顯著的減少。如此一來，矽鍺層42之鍺原子濃度百分比GP3係低於矽鍺層40之鍺原子濃度百分比GP2。在本發明某些實施例中，鍺原子濃度百分比GP3可介於約20%至約50%之間。鍺濃度百分比差值(GP2-GP3)可介於約10%至約50%之間。該矽鍺層42之上表面與閘極介電24及基板20之間的界面等高或是超越 閘極介電層24及基板20之間的界面時，則停此該矽鍺層42的磊晶製程。
在形成矽鍺層42的磊晶製程中，一p型摻雜物可被原位摻雜以摻入該矽鍺層42中。此外，該矽鍺層42的p型摻雜物濃度PIM42係大於該鍺(SiGe)層38的p型摻雜物濃度PIM38。在某些實施例中，該矽鍺層42的p型摻雜物濃度PIM42與該鍺(SiGe)層38的p型摻雜物濃度PIM38的比值(ratio PIM42/PIM38)係約大於3。在某些實施例中，該矽鍺層42的p型摻雜物濃度PIM42與該鍺(SiGe)層38的p型摻雜物濃度PIM38的比值(ratio PIM42/PIM38)亦可大於約2。
在某些實施例中，在矽鍺層38(或是矽鍺層42)中，該鍺濃度百分比係為一實質上相同的值。在本發明他實施例中，矽鍺層38及矽鍺層42之至少一者的鍺濃度百分比係以梯度方式而持續改變的。換言之，在矽鍺層38及矽鍺層42的各自磊晶製程中，該含鍺之前驅物(像是GeH4)的流量可以可梯度方式而持續改變。在本發明某此實施例中，在矽鍺層38(或矽鍺層42)中，該鍺濃度百分比係由膜層的底部往上逐漸增加(例如以梯度方式逐漸增加)，使得該在矽鍺層38及矽鍺層42的鍺濃度曲線剖面圖近似於第12圖所示。
第12圖係為距基板20上表面之垂直距離與鍺濃度百分比的關係圖，用以說明根據本發明某些實施例所述金氧半導體裝置其各磊晶區域(矽鍺層38、矽鍺層40、以及矽鍺層42)的鍺濃度百分比。該垂直距離即為第7圖所述的距離D3。矽鍺層38、矽鍺層40、以及矽鍺層42之對應的鍺濃度百分比GP1、 GP2、以及GP3係繪示於第12圖中。由第12圖可知，矽鍺層38、矽鍺層40、以及矽鍺層42具有逐漸增加的鍺濃度百分比，以及一鍺濃度百分比駝峰係出現矽鍺層40中。換言之，該鍺濃度百分比GP1係突然爆增至該鍺濃度百分GP2，而該鍺濃度百分GP2係突然爆跌至該鍺濃度百分GP3。
在形成該矽鍺層42後，藉由一磊晶製程將一蓋層(capping layer)44形成於該矽鍺層42之上，請參照第8圖。蓋層(capping layer)44之組成(所包含的元素或是成份比例)係與該矽鍺層42不同。蓋層(capping layer)44可為一純矽層(即不包含鍺元素)、或是一實質上為矽的膜層(即鍺的含量小於2%或1%)。此外，在另一實施例中，蓋層(capping layer)44亦可稱為一矽蓋層。蓋層(capping layer)44可以原位摻雜方式(或非原位摻雜方式)摻入p型摻雜物於蓋層中。在一實施例中，沒有p型摻雜物(或實質上沒有p型摻雜物)在矽鍺層38、矽鍺層40、矽鍺層42、以及蓋層44的磊晶製程中被摻入矽鍺層38、矽鍺層40、矽鍺層42、以及蓋層44中，p型摻雜物係以p型摻雜物佈植製程摻入金氧半導體裝置的源/汲極區域內。
接著，請參照第9圖，根據本發明某些實施例，硬罩幕層28(請參照第8圖)係被移除，且以一取代閘極置換該閘極介電層24以及閘極26。在本發明他實施例中，閘極介電層24以及閘極26係可不被該取代閘極所置換。在一實施例中，取代閘極係被形成，而閘極介電層24以及閘極26(第8圖所示、作為一虛置閘極)係被移除。第9圖係繪示該取代閘極之結構。該取代閘極之結構的形成方法可包含：形成層間介電層(inter-layer dielectric、ILD)46、進行一化學機械研磨(chemical mechanical polish、CMP)使得該層間介電層46的上表面與閘極26(或硬罩幕層28(如果有的話))的上表面對齊、以及移除該虛置閘極。一閘極介電層以及一閘極可接續形成於移除該虛置閘極所得之開口內。接著，可進行一層間介電層以移除該閘極介電層以及該閘極多餘的部份。該取代閘極可包含閘極介電層24’以及閘極26’。閘極介電層24’可包含一高介電常數(high-k)的介電材料，其介電常數可大於7。該閘極26’可包含一金屬或一金屬合金。層間介電層46之材質可為一介電材料，像是磷矽玻璃(phospho-silicate glass、PSG)、硼矽酸鹽玻璃(boro-silicate glass、BSG)、摻硼磷矽玻璃(boron-doped phospho-silicate glass、BPSG)等。接著，形成接觸開口48，以露出位於其下之蓋層(capping layer)44。
請參照第10圖，形成一源/汲極矽化區52。矽化區52之形成方式可為先形成一薄的金屬層(像是鈦、鈷、鎳、鎢等)於該裝置之上(包含該露出的蓋層(capping layer)44)。接著，進行一退火製程以使金屬與矽反應。反應之後，形成一金屬矽化物層於該矽及該金屬層之間。接著，將未反應(un-reacted)的金屬選擇性移除(像是使用一僅會蝕刻該金屬而不會蝕刻矽化物的蝕刻劑)。如此一來，源/汲極矽化區52係延伸進入該蓋層(capping layer)44中，且可延伸至該矽鍺層42層中。在另一實施例中，該蓋層(capping layer)44的上部份係轉換成該源/汲極矽化區52，而該蓋層(capping layer)44的底部部份則未轉換成該源/汲極矽化區52。因此，在進行矽化製程後，位於接觸 開口48正下方的蓋層(capping layer)44之靠近下表面的部份可未被轉換成源/汲極矽化區52。
請參照第11圖，形成源/汲極接觸栓54。該源/汲極接觸栓54的形成方式可為將一導電材料(像是鎢、銅、鋁、鈦、鋁、矽、鍺等)填入該接觸開口48中，並進行一化學機械研磨(chemical mechanical polish、CMP)使得該源/汲極接觸栓54的上表面與該層間介電層46的上表面對齊，至此形成該金屬氧化半導體電晶體60，其具有磊晶層38、40、42、及部份殘留的蓋層(capping layer)44作為其源/汲極區。
根據本發明實施例，本發明具有以下之優點。由於高鍺含量的膜層具有不錯的防止硼擴散的能力，因此形成富鍺之矽/鍺(SiGe)層與該基板相鄰時，該富鍺之矽/鍺(SiGe)層可防止硼由該金氧半導體裝置之該源/汲極區擴散至該基板可。該富鍺之矽/鍺(SiGe)層以及該矽/鍺區域可具有高的硼濃度，且可避免硼擴散至通道區。自從在該基板與該富鍺之矽/鍺(SiGe)層之間具有一較低鍺濃度百分比的矽/鍺層，可減少該富鍺(Ge-rich)層40與基板20之間因晶格失配所造成的缺陷。
根據本發明某些實施例，一積體電路結構包含一閘極堆疊於一半導體基板之上，以及一開口延伸至該半導體基板中，其中該開口與該閘極堆疊相鄰。一第一矽鍺區域係形成於該開口中，其中該第一矽鍺區域具有一第一鍺濃度百分比。一第二矽鍺區域係形成於該第一矽鍺區域之上，其中該第二矽鍺區域具有一第二鍺濃度百分比，且該第二鍺濃度百分比高於該第一鍺濃度百分比。一第三矽鍺區域係形成於該第二矽鍺區 域之上，其中該第三矽鍺區域具有一第三鍺濃度百分比，且該第三鍺濃度百分比低於該第二鍺濃度百分比。
根據本發明其他實施例，一積體電路結構包含一半導體基板、一閘極堆疊配置於該半導體基板之上，其中該閘極堆疊係為一金氧半導體裝置的一部份，以及該金氧半導體裝置的一源/汲極區延伸至該半導體基板。該源/汲極區包含一第一矽鍺層、一第二矽鍺層形成於該第一矽鍺層之上、以及一第三矽鍺層位於該第二矽鍺層上。該第一矽鍺層具有一第一鍺濃度百分比。該第二矽鍺層具有一第二鍺濃度百分比較該第一鍺濃度百分比約高10%以上。該第三矽鍺層具有一第三鍺濃度百分比，且該第三鍺濃度百分比低於該第二鍺濃度百分比約10%以上。一金屬矽化物區域係形成於該第三矽鍺層之上並與該第三矽鍺層電性連結。
根據本發明其他實施例，本發明提供一形成積體電路結構的方法，包含形成一閘極堆疊於一半導體基板之上，以及形成一開口延伸至該半導體基板中，其中該開口係位於該閘極堆疊之一側。進行一第一磊晶製程以成長一第一矽鍺層於該開口中，其中該第一矽鍺層具有一第一鍺濃度百分比。進行一第二磊晶製程以成長一第二矽鍺層位於該第一矽鍺層之上，其中該第二矽鍺層具有一第二鍺濃度百分比且該第二鍺濃度百分比高於該第一鍺濃度百分比。進行一第三磊晶製程以成長一第三矽鍺層位於該第二矽鍺層上，其中該第三矽鍺層具有一第三鍺濃度百分比，且該第三鍺濃度百分比低於該第二鍺濃度百分比。
上述實施例中包含的步驟不必需以上述順序進行。在符合上述實施例的精神與範疇的適當情況下，可增加、置換、改變順序、及/或省略上述步驟。雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧晶圓
20‧‧‧基板
24’‧‧‧閘極介電層
26’‧‧‧閘極
30‧‧‧淺摻雜汲/源極區
34‧‧‧閘極間隙壁
38‧‧‧矽鍺層
40‧‧‧矽鍺層
42‧‧‧矽鍺層
44‧‧‧蓋層
46‧‧‧層間介電層
52‧‧‧源/汲極矽化區
54‧‧‧源/汲極接觸栓
60‧‧‧金屬氧化半導體電晶體

Claims (10)

  1. 一種積體電路結構，包含：一半導體基板；一閘極堆疊配置於該半導體基板之上；一開口延伸至該半導體基板中，其中該開口與該閘極堆疊相鄰；一第一矽鍺區域位於該開口中，其中該第一矽鍺區域具有一第一鍺濃度百分比；一第二矽鍺區域位於該第一矽鍺區域之上，其中該第二矽鍺區域具有一第二鍺濃度百分比，且該第二鍺濃度百分比高於該第一鍺濃度百分比；以及一第三矽鍺區域位於該第二矽鍺區域之上，其中該第三矽鍺區域具有一第三鍺濃度百分比，且該第三鍺濃度百分比低於該第二鍺濃度百分比，其中該第一矽鍺區域以及該第三矽鍺區域皆具有一逐漸增加的鍺濃度百分比，且具有該逐漸增加的鍺濃度百分比的該第一矽鍺區域及該第三矽鍺區域，其較高的區域之鍺濃度百分比大於其較低區域的鍺濃度百分比。
  2. 如申請專利範圍第1項所述之積體電路結構，更包含一實質上不包含鍺的矽蓋層位於該第三矽鍺區域。
  3. 如申請專利範圍第2項所述之積體電路結構，更包含一金屬矽化物區域位於該矽蓋層之上並與其接觸。
  4. 一種積體電路結構，包含：一半導體基板； 一閘極堆疊配置於該半導體基板之上，其中該閘極堆疊係為一金氧半導體裝置的一部份；該金氧半導體裝置之一源/汲極區係延伸至該半導體基板中，其中該源/汲極區包含：一第一矽鍺層，其中該第一矽鍺層具有一第一鍺濃度百分比；一第二矽鍺層位於該第一矽鍺層之上，其中該第二矽鍺層具有一第二鍺濃度百分比，且該第二鍺濃度百分比係大於該第一鍺濃度百分比；一第三矽鍺層位於該第二矽鍺層之上，其中該第三矽鍺層具有一第三鍺濃度百分比，且該第三鍺濃度百分比係低於該第二鍺濃度百分比；以及一金屬矽化物區域形成於該第三矽鍺層之上並與該第三矽鍺層電性連結，其中該第一矽鍺層以及該第三矽鍺層皆具有一逐漸增加的鍺濃度百分比，且具有該逐漸增加的鍺濃度百分比的該第一矽鍺層及該第三矽鍺層，其較高的區域之鍺濃度百分比大於其較低區域的鍺濃度百分比。
  5. 如申請專利範圍第4項所述之積體電路結構，其中在該第一矽鍺層與該第二矽鍺層之間的界面處，該第一矽鍺層與該第二矽鍺層具有不同之鍺濃度百分比。
  6. 如申請專利範圍第4項所述之積體電路結構，其中在該第二矽鍺層與該第三矽鍺層之間的界面處，該第二矽鍺層與該第三矽鍺層具有不同之鍺濃度百分比。
  7. 一種形成積體電路結構方法，包含：形成一閘極堆疊於一半導體基板之上；形成一開口延伸至該半導體基板中，其中該開口係位於該閘極堆疊之一側；進行一第一磊晶製程以成長一第一矽鍺層於該開口內，其中該第一矽鍺層具有一第一鍺濃度百分比；進行一第二磊晶製程以成長一第二矽鍺層位於該第一矽鍺層之上，其中該第二矽鍺層具有一第二鍺濃度百分比，且該第二鍺濃度百分比高於該第一鍺濃度百分比；以及進行一第三磊晶製程以成長一第三矽鍺層位於該第二矽鍺層上，其中該第三矽鍺層具有一第三鍺濃度百分比，且該第三鍺濃度百分比低於該第二鍺濃度百分比，其中該第一矽鍺層以及該第三矽鍺層皆具有一逐漸增加的鍺濃度百分比，且具有該逐漸增加的鍺濃度百分比的該第一矽鍺層及該第三矽鍺層，其較高的區域之鍺濃度百分比大於其較低區域的鍺濃度百分比。
  8. 如申請專利範圍第7項所述之形成積體電路結構方法，更包含形成一矽蓋層於該第三矽鍺層之上並與該第三矽鍺層接觸，其中該矽蓋層係實質上不包含鍺。
  9. 如申請專利範圍第8項所述之形成積體電路結構方法，更包含：在形成該矽蓋層之後，形成一層間介電層於該閘極堆疊以及該矽蓋層之上； 形成一接觸開口於層間介電層中，其中該接觸開口露出該矽蓋層；在形成該接觸開口之後，對該矽蓋層進行一矽化製程；以及將一導電材料填入該接觸開口內。
  10. 如申請專利範圍第8項所述之形成積體電路結構方法，更包含：在形成該矽蓋層之後，對該矽蓋層進行一矽化製程。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847225B2 (en) * 2011-11-15 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US9583483B2 (en) 2013-09-03 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain stressors with recessed top surfaces
KR102230198B1 (ko) * 2014-09-23 2021-03-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102259080B1 (ko) * 2014-09-23 2021-06-03 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20160128539A (ko) * 2015-04-28 2016-11-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10032873B2 (en) 2015-09-15 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US9911849B2 (en) * 2015-12-03 2018-03-06 International Business Machines Corporation Transistor and method of forming same
DE112015007227T5 (de) * 2015-12-24 2018-09-13 Intel Corporation Kontaktstruktur mit niedriger Schottky-Barriere für Ge-NMOS
US10593600B2 (en) 2016-02-24 2020-03-17 International Business Machines Corporation Distinct gate stacks for III-V-based CMOS circuits comprising a channel cap
CN107275210B (zh) * 2016-04-06 2023-05-02 联华电子股份有限公司 半导体元件及其制作方法
FR3050315B1 (fr) 2016-04-19 2019-06-21 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor a overlap des regions d'acces maitrise
KR102600998B1 (ko) * 2016-09-28 2023-11-13 삼성전자주식회사 반도체 장치
KR102443814B1 (ko) 2016-11-16 2022-09-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN118099088A (zh) 2016-12-30 2024-05-28 英特尔公司 用于实现电容减小和令人满意的接触电阻的接触架构
CN109817713B (zh) * 2017-11-22 2022-04-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11227918B2 (en) 2018-07-31 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Melt anneal source and drain regions
US11626507B2 (en) * 2018-09-26 2023-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing FinFETs having barrier layers with specified SiGe doping concentration
KR20210017167A (ko) * 2019-08-07 2021-02-17 삼성전자주식회사 반도체 소자
US20210407851A1 (en) * 2020-06-26 2021-12-30 Intel Corporation Source or drain structures with high germanium concentration capping layer
US20230101725A1 (en) * 2021-09-24 2023-03-30 Intel Corporation Silicon rich capping layer pre-amorphized with germanium and boron implants for thermal stability and low pmos contact resistivity

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100414204B1 (ko) 2001-05-31 2004-01-07 삼성전자주식회사 캐퍼시터 소자를 갖는 반도체 메모리 장치 및 그 형성 방법
US8017487B2 (en) * 2006-04-05 2011-09-13 Globalfoundries Singapore Pte. Ltd. Method to control source/drain stressor profiles for stress engineering
US7538387B2 (en) * 2006-12-29 2009-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Stack SiGe for short channel improvement
US7544997B2 (en) 2007-02-16 2009-06-09 Freescale Semiconductor, Inc. Multi-layer source/drain stressor
US8344447B2 (en) * 2007-04-05 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon layer for stopping dislocation propagation
US7989901B2 (en) 2007-04-27 2011-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with improved source/drain regions with SiGe
KR101369907B1 (ko) 2007-10-31 2014-03-04 주성엔지니어링(주) 트랜지스터 및 그 제조 방법
WO2009093328A1 (ja) * 2008-01-25 2009-07-30 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
KR101561059B1 (ko) * 2008-11-20 2015-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP5287621B2 (ja) * 2009-09-10 2013-09-11 富士通セミコンダクター株式会社 半導体装置
US8796788B2 (en) * 2011-01-19 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with strained source/drain structures
US20130149830A1 (en) * 2011-12-07 2013-06-13 Samsung Electronics Co., Ltd. Methods of forming field effect transistors having silicon-germanium source/drain regions therein
US9142642B2 (en) * 2012-02-10 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for doped SiGe source/drain stressor deposition
US8994097B2 (en) * 2012-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices having non-uniform stressor doping
US8815713B2 (en) * 2012-11-07 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing pattern loading effect in epitaxy
US9601619B2 (en) * 2013-07-16 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with non-uniform P-type impurity profile
US9209175B2 (en) * 2013-07-17 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices having epitaxy regions with reduced facets
US9012964B2 (en) * 2013-08-09 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Modulating germanium percentage in MOS devices
US9853154B2 (en) * 2014-01-24 2017-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Embedded source or drain region of transistor with downward tapered region under facet region
US9627512B2 (en) * 2014-08-13 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Field effect transistor with non-doped channel

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