CN1193818A - 半导体器件 - Google Patents

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Abstract

提供一种半导体器件,该器件可降低在半导体层和半导体与金属的金属化合物层的结界面处产生的晶体缺陷以及在外延层与其形成衬底的结界面处产生的晶体缺陷,可提高电特性。在P型阱层50的表面内形成一对源·漏层52,该源·漏层52是独立地、互相平行地形成的。在该源·漏层52的上部分别形成金属硅化物层8。然后,在源·漏层52和金属硅化物层8的结界面附近形成含有氮的区域9。

Description

半导体器件
本发明涉及半导体器件，特别是涉及防止产生晶体缺陷的半导体器件。
在半导体器件趋于高性能化的过程中，一个必要的课题是抑制结的漏泄电流。同时抑制半导体器件的寄生电阻也是重要的。
作为半导体器件的寄生电阻，有源·漏电阻或连接金属布线与半导体区域的接触电阻。为了降低这些电阻，可使用金属硅化物。
《关于MOSFET》
图11中示出了在MOS场效应晶体管(MOSFET)90的源·漏层的表面上形成了金属硅化物的例子。
在图11中，在硅衬底1的表面内以预定的深度形成P型阱层50。然后，在P型阱层50的表面上有选择地形成绝缘分离膜2，用绝缘分离膜2界定的区域成为有源区5。
此外，在P型阱层50的表面内形成独立地以平行方式形成的一对源·漏层52，在该源·漏层52的上部分别形成金属硅化物层8.
此外，备有一对低掺杂的漏层(以下称为LDD层)51，该层与源·漏层52的相对的两端边缘部分相接。
然后，在LDD层51之间的P型阱层50上形成栅氧化膜3，在该栅氧化膜3的上部依次形成栅电极4和金属硅化物层8。
此外，在栅氧化膜3、栅电极4和金属硅化物层8的侧面形成侧壁氧化膜6。此外，在栅电极4的下层的P型阱层50内形成沟道掺杂层53，在P型阱层50内形成沟道分割层54。
金属硅化物层8是在源·漏层52上形成金属薄膜，例如钴(Co)薄膜后进行热处理、使钴与硅(Si)发生反应而得到的硅化钴层。再有，作为金属的种类，有时也使用钛(Ti)、镍(Ni)、钨(W)等。
在这种结构的半导体器件90中，容易产生起因于金属硅化物层8即硅化钴层与源·漏层52即硅层之间的结界面附近的CoSi2的晶体排列和单晶硅的晶体排列的差别(晶格不匹配)而引起的变形的晶体缺陷7。
图12示意性地示出了硅化钴层与硅层的结界面附近的状态。如图12所示，硅化钴层22具有钴原子部分地进入来代替硅原子的晶体结构。
钴原子的键半径(bond length)比硅原子的键半径大，由于含有钴原子之故，晶体排列发生变化，从而产生晶体缺陷。再有，在图12中，用表示原子的圆圈的大小示意性地表示键半径的大小关系。
而且，如产生晶体缺陷，则硅化钴层22的硅原子和硅层21的硅原子中键臂互相不键合在一起，从而产生悬挂键(dangling bond)。悬挂键成为影响半导体器件的电特性的主要原因。
特别是源·漏层中产生的晶体缺陷7成为半导体器件的漏泄电流的原因，使半导体器件的电特性变差。例如，在动态RAM(DRAM)中与更新特性的变坏有关系，在逻辑电路中与消耗功率的增加有关系。这些问题对于要求高性能化的半导体集成电路来说是致命的问题。
《关于外延衬底》
此外，在半导体器件中，有时使用外延衬底，其目的是为了提高例如CMOS器件结构中的抗锁定(latch up)性能。外延衬底是在以高浓度(～1×1019cm-3)导入杂质而成为低电阻的硅衬底上形成了外延层的衬底，一般来说，外延层的杂质浓度远比硅衬底的杂质浓度低。而且，硅衬底的电阻越低，即其杂质浓度越高，外延层内形成的半导体器件的抗锁定性能越好。
但是，在硅的外延衬底的情况下，目前使用的衬底的杂质浓度最大约为1×1019cm-3。如杂质浓度比该浓度高，则由于在硅衬底与外延层之间产生失配(misfit)错位，故成为外延层中的载流子的寿命的下降或漏泄电流的增加的问题的原因。
图13示意性地示出了硅衬底与外延层的结界面附近的状态。如图13所示，在硅衬底23中导入远比外延层24多的杂质(这里是硼)。
硼原子的键半径比硅原子的键半径小，故含有很多的硼原子的硅衬底23的晶体排列与只含有很少的硼原子的外延层24的晶体排列不同(晶格不匹配)，从而产生晶体缺陷。再有，在图13中，用表示原子的圆圈的大小示意性地表示键半径的大小关系。
这里，在图14中示出了试验性地制造的外延衬底190，作为硅的外延衬底的一例。在P型衬底11的上部通过外延生长形成外延层10，该P型衬底11用硼来掺杂，其浓度达到1×1020cm-3。再有，在外延层10中用硼来掺杂，其浓度约达到1×1015cm-3。
如象硅衬底11那样以高浓度导入杂质，则在以后的工序中形成的外延层与硅衬底11的界面处会产生晶体缺陷7。迄今为止，为了防止产生晶体缺陷7，将硅衬底11的杂质浓度限制在1×1019cm-3以下。
如上所述，在现有的半导体器件中，在半导体层和半导体与金属的金属化合物层的结界面处存在起因于因晶格不匹配引起的变形的晶体缺陷，该晶体缺陷成为半导体器件的特性下降的原因。
在使用外延衬底时，如外延层的形成衬底的杂质浓度太高，则由于在外延层与形成衬底的结界面处产生基于失配错位的晶体缺陷，故产生外延层中的载流子的寿命下降或漏泄电流增加这样的问题，为了提高半导体器件的电特性，特别是抗锁定的性能，即使想要提高衬底部分的杂质浓度，但存在上限。
本发明就是为了解决上述那样的问题而完成的，其目的是提供这样一种半导体器件：该器件可减少在半导体层和半导体与金属的金属化合物层的结界面处产生的晶体缺陷和在外延层与其形成衬底的结界面处产生的晶体缺陷，可提高电特性。
本发明的第1方面所述的半导体器件具有将具有晶体性的半导体层和构成该半导体层的半导体元素与金属元素的金属化合物层接合在一起的结构，在上述半导体层和上述金属化合物层的结界面附近备有导入了其键半径比上述半导体元素的键半径小的、具有由于其存在不使上述半导体层的电特性变坏的性质的第1元素的第1元素含有区域。
本发明的第2方面所述的半导体器件中，在上述半导体元素的键半径是r1、上述金属元素的键半径是ra、第1元素的键半径是rb、上述金属元素的浓度与上述第1元素的浓度的比率是X∶1-X的情况下，上述金属元素的浓度比率X由下面的(1)式给出： X = X 0 = rl rd - 1 ra rb - 1 - - - ( 1 )
本发明的第3方面所述的半导体器件中，上述金属元素的浓度比率X的范围由下面的(2)式给出： X 0 - X 0 < X < X 0 + X 0 - - - ( 2 )
本发明的第4方面所述的半导体器件中，上述第1元素是将其导入到上述半导体层中可产生电子或空穴的元素。
本发明的第5方面所述的半导体器件中，上述第1元素是将其导入到上述半导体层中不产生电子或空穴的元素。
本发明的第6方面所述的半导体器件中，上述第1元素是在单质状态下。可成为半导体元素的元素。
本发明的第7方面所述的半导体器件中，上述第1元素含有区域中的上述第1元素具有下述的浓度分布：上述金属化合物层内的第1元素的浓度高于上述半导体层内的第1元素的浓度。
本发明的第8方面所述的半导体器件备有：具有晶体性的、杂质浓度较高的第1半导体层；在上述第1半导体层上为反映上述第1半导体层的晶体性而形成的杂质浓度较低的第2半导体层；第1元素含有区域，在该区域中在上述第1和第2半导体层的结界面附近导入了其键半径比构成上述第1半导体层的半导体元素的键半径大的、具有由于其存在不使上述半导体层的电特性变坏的性质的第1元素；上述第1半导体层具有杂质元素，上述杂质元素的键半径小于上述半导体元素的键半径。
本发明的第9方面所述的半导体器件备有：具有晶体性的、杂质浓度较高的第1半导体层；在上述第1半导体层上为反映上述第1半导体层的晶体性而形成的杂质浓度较低的第2半导体层；第1元素含有区域，在该区域中在上述第1和第2半导体层的结界面附近导入了其键半径比构成上述第1半导体层的半导体元素的键半径小的、具有由于其存在不使上述半导体层的电特性变坏的性质的第1元素；上述第1半导体层具有杂质元素，上述杂质元素的键半径大于上述半导体元素的键半径。
本发明的第10方面所述的半导体器件中，在上述半导体元素的键半径是r1、上述第1杂质元素的键半径是ra、第1元素的键半径是rb、上述第1元素的浓度与上述第1杂质元素的浓度的比率是X∶-X的情况下，上述第1元素的浓度比率X由下面的(1)式给出： X = X 0 = rl rb - 1 ra rb - 1 - - - ( 1 )
本发明的第11方面所述的半导体器件中，上述第1元素的浓度比率X的范围由下面的(2)式给出： X 0 - X 0 < X < X 0 + X 0 - - - ( 2 )
本发明的第12方面所述的半导体器件中，上述第1元素是将其导入到上述第1和第2半导体层中可产生电子或空穴的元素。
本发明的第13方面所述的半导体器件中，上述第1元素是将其导入到上述第1或第2半导体层中不产生电子或空穴的元素。
本发明的第14方面所述的半导体器件中，上述第1元素是在单质状态下可成为半导体元素的元素。
图1是表示本发明的实施例1的半导体器件的结构的剖面图。
图2是表示本发明的实施例1的半导体器件的规定部分的元素浓度分布图。
图3是表示本发明的实施例1的半导体器件的规定部分的晶体状态的示意图。
图4是表示本发明的实施例2的半导体器件的结构的剖面图。
图5是表示本发明的实施例2的半导体器件的规定部分的元素浓度分布图。
图6是表示本发明的实施例2的半导体器件的规定部分的晶体状态的示意图。
图7是说明本发明的实施例2的半导体器件的制造工序的剖面图。
图8是说明本发明的实施例2的半导体器件的制造工序的剖面图。
图9是说明本发明的实施例2的半导体器件的制造工序的剖面图。
图10是说明本发明的实施例2的半导体器件的制造工序的剖面图。
图11是表示现有的半导体器件的结构的剖面图。
图12是表示现有的半导体器件的规定部分的晶体状态的示意图。
图13是表示现有的半导体器件的规定部分的晶体状态的示意图。
图14是表示现有的半导体器件的结构的剖面图。
《实施例1》
图1示出了作为本发明的实施例1的N型MOS场效应晶体管(MOSFET)100的剖面结构。
在图1中，在P型硅衬底1的表面内以规定的深度形成P型阱层50。然后，在P型阱层50的表面上有选择地形成绝缘分离膜(场氧化膜)2，由绝缘分离膜2确定的区域成为有源区5。
此外，在P型阱层50的表面内形成一对源·漏层52，该源·漏层52是独立地、互相平行地形成的。在该源·漏层52的上部分别形成金属硅化物层8。然后，在源·漏层52和金属硅化物层8的结界面附近形成含有氮的区域9(第1元素含有区域)。
此外，备有1对低掺杂漏层(以下称为LDD层)51，使其与源·漏层52的相对的两端边缘部分相接。
然后，在LDD层51间的P型阱层50上形成栅氧化膜3，在该栅氧化膜3的上部依次形成栅电极4和金属硅化物层8。
此外，在栅氧化膜3、栅电极4和金属硅化物层8的侧面形成侧壁氧化膜6。此外，在栅电极4的下层的P型阱层50内形成沟道掺杂层53，在P型阱层50内形成沟道分割层54。
金属硅化物层8是在源·漏层52上形成金属薄膜，例如钴(Co)薄膜，对其进行热处理使钴与硅(Si)反应而得到的硅化钴层。再有，硅化钴层的组成比大体为Si∶Co＝2∶1，可写作CoSi2。
以下列举构成MOSFET100的各部分。
对P型硅衬底1进行掺杂，使硼(B)浓度为1×1015cm-3。然后，通过注入硼离子分别形成P型阱层50、沟道层54、沟道掺杂层53，其注入条件分别是：250KeV、3×1012cm-2；110KeV、2×1012cm-2；50KeV、9×1012cm-2。
对LDD层51进行磷(P)掺杂，使其浓度约为8×1017cm-3。对源·漏层52进行砷(As)掺杂，使其最大浓度约为2×1021cm-3。
绝缘分离膜2和栅氧化膜3分别用厚度为300nm和10nm的氧化硅膜来形成。
此外，用磷掺杂浓度为4×1020cm-3的多晶硅来形成栅电极4。
此外，含有氮的区域9的氮(N)掺杂的最大浓度约为9.9×1021cm-3。
在图2中示出了图1中示出的A-A线的深度方向的各元素的浓度分布。在图2中，横轴表示深度，纵轴表示浓度。如图2所示，砷和氮的浓度为最大的地方(深度)与金属硅化物层8和源·漏层52的结界面(钴浓度开始减少的部分)大体一致。
使砷的最大浓度部分与金属硅化物层8和源·漏层52的结界面一致的原因是：在载流子浓度为最大的位置处形成金属-半导体结，以减少接触电阻。
如提高砷的浓度，则可减少接触电阻，但随着砷浓度的增加，晶体缺陷也增加。因此，为了减少晶体缺陷，进行氮原子的注入，使其最大浓度部分与金属硅化物层8和源·漏层52的结界面一致。
使氮原子的最大浓度部分与金属硅化物层8和源·漏层52的结界面一致的原因是：通过在其键半径大于硅原子的钴原子或砷原子多的区域中进行其键半径小于硅原子的氮原子的掺杂，可缓和在晶体中产生的应力或变形，可防止产生晶体缺陷。
图3中示意性地示出了硅化钴层与硅层的结界面附近的状态。如图3所示，硅化钴层26具有钴原子部分地进入以代替硅原子的晶体结构。再有，钴原子也侵入到硅层25中，但与硅化钴层26相比在数量上较少，故在图示中将其省略。此外，在图3中，用表示原子的圆圈的大小示意性地表示键半径的大小关系。
如图3所示，钴原子的键半径大于硅原子的键半径，由于含有钴原子，使晶体排列发生变化，但在硅层25和硅化钴层26的结界面附近导入氮原子，通过其键半径小于硅原子的氮原子部分地进入以代替硅原子，可缓和因钴原子的存在引起的晶体排列的偏移(晶格不匹配)。
再有，在图3中硅层25没有杂质，但在实际的源·漏层52中含有砷，从而变成砷原子部分地进入以代替硅原子的晶体结构，由此使晶体排列发生变化，而通过氮原子部分地进入，可缓和因砷原子的存在引起的晶格不匹配。
此外，以下述方式来导入氮原子就更为有效：使硅化钴层26一侧的氮原子的浓度高于硅层25一侧的氮原子的浓度。
这里，钴原子的浓度与氮原子的浓度的比率可设为X∶1-X，钴原子的浓度如以下所述可用公式(1)来表示。 X = X 0 = rl rb - 1 ra rb - 1 - - - ( 1 )
在公式(1)中，r1是构成半导体层的半导体原子的键半径，这里相当于硅原子。
此外，ra是引起晶体排列偏移的原子的键半径，这里相当于钴原子。
此外，rb是为缓和晶体排列偏移而导入的原子的键半径，这里相当于氮原子。
如果金属硅化物层8，即硅化钴层中的钴原子的浓度(即X)约为2×1022cm-3，则通过使用上述公式(1)可得到氮原子的浓度。
此外，用浓度比率X，如以下所述可用公式(2)来表示钴原子的浓度的容许范围。 X 0 - X 0 < X < X 0 + X 0 - - - ( 2 )
然后，从上述公式(2)可得到氮原子浓度的容许范围。
这里，各元素的键半径使用按J.C.Phillips在Bond and Bands inSemoconductors(半导体中的键和能带)，ACADEMIC PRESS，1973中所述的L.C.Pauling的方法计算的键半径的修正值。例如，如采用上述文献，硅原子的键半径为1.173埃，氮原子的键半径为0.719埃。再有，从晶格常数等来推测，钴原子的键半径约为1.4埃。由此，钴原子的浓度比率为0.67，氮原子的浓度比率为0.33。因而，如前面所说明的，氮原子的浓度可定为约9.9×1021cm-3。
《变形例》
再有，在以上的说明中，给出了使用氮原子作为缓和晶格不匹配的原子的例子，但不限定于氮原子，只要是键半径小于硅原子键半径的、并且不使半导体层的电特性变坏的原子即可。例如，可使用氟(F)或氖(Ne)或碳(C)等。
此外，在确定缓和晶格不匹配的原子时，通过考虑半导体层的导电类型来选择，可不使半导体层的电特性变坏。即，在以上的说明中，MOSFET100是N型的，在源·漏层52与金属硅化物层8的结界面附近设置了含有氮的区域9。氮是V族元素，是导入到硅中可能产生电子的元素，是适合于N型的半导体层的元素。因而，对于P型的MOSFET，作为缓和晶格不匹配的原子，最好是导入到半导体层中能产生空穴的元素。此时，硼等是适合的原子。
再有，即使将碳原子导入到硅中，既不产生空穴也不产生电子。
再有，上述的说明以MOSFET为对象，但如果具有金属和半导体的金属化合物层与半导体层的结的结构，则也可以应用于其它半导体器件。
此外，在以上的说明中，说明了具有金属硅化物层与半导体层(源·漏层)的结的结构的半导体器件，但本发明不限定于金属硅化物，如果是具有半导体元素和金属元素的金属化合物层与半导体层的结的结构的半导体器件，则通过应用本发明可得到同样的效果。例如，在半导体层中含有锗，或含有碳的情况下，如果形成这些元素和金属元素的金属化合物层，则也产生同样的问题。
《特征的作用和效果》
如上所述，由于MOSFET100在源·漏层52和金属硅化物层8的结界面附近备有含有氮的区域9，故可缓和因金属原子的存在引起的晶格不匹配，可缓和晶体中产生的应力或变形，可防止产生晶体缺陷。
《实施例2》
《装置结构》
图4示出了作为本发明的实施例2的硅的外延衬底200的剖面结构。在图4中，在P型衬底11的上部通过外延生长形成外延层10，该P型衬底11用硼进行掺杂，浓度为2×1020cm-3。再有，在外延层10中用硼进行掺杂，浓度约为2×1015cm-3。
然后，在硅衬底11和外延层10的结界面附近形成含有锗的区域(第1元素含有区域)12。该区域12用锗进行掺杂，锗(Ge)原子的最大浓度约为4×1019cm-3。
图5中示出了图4中示出的A-A线的深度方向的各元素的浓度分布。在图5中，横轴表示深度，纵轴表示浓度。如图5所示，在硼浓度达到最大的部分(即，硅衬底11内)，锗浓度分布达到最大值。
在用硼作为杂质且以高浓度掺杂的硅衬底11中，用图13已说明过，由于硅原子与硼原子的键半径(其中，硼原子的键半径小于硅原子的键半径)之差产生晶格不匹配。但是，通过导入锗原子可缓和晶格不匹配。
图6中示意性地示出了硅衬底和外延层的结界面附近的状态。如图6所示，在硅衬底27中导入远比外延层28多的杂质(这里是硼)。再有，锗原子也进入到外延层28中，但其量比硅衬底27中的量少，故图示中将其省略。此外，在图6中，用表示原子的圆圈的大小示意性地表示键半径的大小关系。
硼原子的键半径比硅原子的键半径小，故含有大量硼原子的硅衬底27的晶体排列与只含有少量的硼原子的外延层28的晶体排列不同，但通过在硅衬底27与外延层28的结界面附近导入锗原子，其键半径大于硅原子的锗原子部分地进入以代替硅原子，可缓和因硼原子的掺杂引起的晶格不匹配。
这里，外延层28中的锗原子的浓度与硼原子的浓度的比率可设为X∶1-X，锗原子的浓度比率X可用实施例1中说明过的公式(1)来表示。
此时，在公式(1)中，r1是构成半导体层的半导体原子的键半径，这里是硅原子。
此外，ra是引起晶体排列偏移的原子的键半径，这里相当于硼原子。
此外，rb是为缓和晶体排列偏移而导入的原子的键半径，这里相当于锗原子。
如果硅衬底11中的硼原子的浓度约为2×1020cm-3，则通过使用上述公式(1)可得到锗原子的浓度。
这里，各元素的键半径使用按实施例1中说明过的文献中的L.C.Pauling的方法计算的键半径的修正值。如果这样做，则锗原子的键半径为1.225埃，硼原子的键半径为0.853埃，锗原子的浓度比率为0.14。因而，如前面所说明的，锗原子的浓度可定为约4×1019cm-3。
此外，锗原子的浓度的容许范围可用实施例1中说明过的公式(2)来表示。
再有，在图4示出的外延衬底200中没有形成半导体元件，但不用说在外延层10中形成FET或双极型晶体管等元件。
《变形例》
再有，在实施例2的说明中，通过在硅衬底11中大量导入锗原子，使晶格不匹配得到缓和，但通过在外延层10中大量导入锗原子，也可使晶格不匹配得到缓和。
此外，在实施例2的说明中，给出了使用锗原子作为缓和晶格不匹配的原子的例子，但不限定于锗原子，只要是键半径大于硅原子键半径的、并且不使半导体层的电特性变坏的原子即可。例如，可使用氩(Ar)或氪(Kr)或氙(Xe)等的稀有气体元素。
此外，在确定缓和晶格不匹配的原子时，通过考虑半导体层的导电类型来选择，可不使半导体层的电特性变坏。即，在以上的说明中，由于硅衬底27是P型的，故通过使用导入半导体层中产生空穴的元素，例如镓(Ga)、铟(In)等，可不使硅衬底27的电特性变坏。
此外，在硅衬底是N型时，通过使用导入半导体层中产生电子的元素，例如砷、锑(Sb)等，可不使N型硅衬底的电特性变坏。
再有，在硅中即使导入锗原子，既不产生空穴也不产生电子。
此外，以上说明的外延衬底200是在P型的高浓度硅衬底10上形成P型的外延层11的结构，但即使是N型的高浓度硅衬底上形成N型的外延层的结构，通过适当地选择缓和晶格不匹配的原子，也能有相应的效果。
此外，在以上的说明中，说明了在半导体衬底中的杂质原子的键半径小于构成半导体衬底的原子的键半径的情况下，将具有大于构成半导体衬底的原子的键半径的原子作为缓和晶格不匹配的原子来使用的例子，但如果在半导体衬底中的杂质原子的键半径大于构成半导体衬底的原子的键半径的情况下将具有小于构成半导体衬底的原子的键半径的原子作为缓和晶格不匹配的原子来使用，可得到同样的效果。
例如，在构成半导体衬底的原子是硅，半导体衬底中的杂质原子是砷的情况下，可使用氮作为缓和晶格不匹配的原子。
此外，以上说明的外延衬底200使用硅衬底，但也能适用于使用金刚石衬底(C衬底)的情况。
《制造工序》
其次，使用图7-图10说明外延衬底200的制造工序的一例。
首先，如图7所示，准备P型衬底11，该衬底11用硼进行掺杂，平均浓度为2×1020cm-3。再有，由于硅衬底11的制造方法是一般的技术，故省略其说明。
其次，在图8中示出的工序中，通过注入锗离子(Ge+)，在硅衬底11的表面内形成含有锗的区域12。这里，注入条件例如是，能量为20keV，剂量约为5×1017cm-2。
其次，在图9中示出的工序中，为了使伴随锗的注入而引起的硅衬底11的表面损伤得到恢复，将锗注入已结束的硅衬底11放置于电炉的石英管QT中，一边流过大气压的氩气，一边在约1000℃下进行30分钟的热处理。再有，热处理的方法不限于这里示出的方法，例如，如打算使锗原子的扩散深度变浅，可采用灯退火进行的RTA(快速热处理)。
此外，如果由添加了锗原子而引起的损伤不成为问题的话，也可不进行热处理。
其次，在图10示出的工序中，在锗注入已结束的硅衬底11上通过外延生长形成外延层10。外延生长的方法如下，用常压热CVD法使SiH4气体和H2气体以流量比为2比1流过，在1000℃的温度下进行外延生长，使厚度达到约2微米。
在此时的加热的情况下，通过自动掺杂，硼原子和锗原子从硅衬底11扩散到外延层10中，形成图4所示的外延衬底200。
再有，外延层10的形成方法不限于这里示出的方法，如果打算精密地控制杂质(这里是B)的浓度，则与用CVD法形成硅层的气体(例如SiH4气体)一起进行添加含有杂质的气体(B2H6)的就地(in-situ)掺杂是有效的。
此外，除了以上说明的工序外，通过进行下述的工序可提高外延衬底200的特性。
即，在图9示出的工序后，通过在氢气(H2)的气氛中进行温度约为1000℃的热处理(氢退火)，可进一步谋求晶体缺陷的恢复。
此外，外延层10的生长可不在1次成膜工序中完成，可分成几次来进行。
此外，在打算防止衬底的污染以形成清洁的衬底的情况下，可适当地进行使用湿法或干法工艺的清洗工序。
此外，在要求衬底表面的平坦性的情况下，可适当地进行表面的平坦化处理，例如化学机械研磨的镜面研磨处理。
《特征的作用效果》
如上所述，由于外延衬底200在硅衬底11与外延层10的结界面附近备有含有锗的区域12，可缓和因杂质原子的存在引起的晶格不匹配，缓和晶体中产生的应力或变形，防止产生因失配错位引起的晶体缺陷，可防止外延层10中的载流子的寿命的下降或漏泄电流的增加。
如采用本发明的第1方面所述的半导体器件，则由于在半导体层与金属化合物层的结界面附近备有第1元素含有区域，第1元素进入半导体层的晶体中，故可缓和因金属元素进入半导体层的晶体中而引起的晶格不匹配，可缓和在晶体中产生的应力或变形，可防止产生晶体缺陷。因而，例如在半导体层是MOSFET的源·漏层、金属化合物层是金属硅化物层的情况下，可防止在源·漏层中产生晶体缺陷，可降低漏泄电流。
如采用本发明的第2方面所述的半导体器件，则由于可从金属元素的浓度与第1元素的浓度的比率得到各元素的键半径，故可得到对于缓和晶格不匹配很有效的第1元素的浓度。
如采用本发明的第3方面所述的半导体器件，则可得到金属元素的浓度比率的范围，可从该值得到第1元素的浓度比率的范围。
如采用本发明的第4方面所述的半导体器件，则通过与半导体层的导电型一致的方式确定第1元素的种类，可防止因第1元素的存在使半导体层的电特性变坏。例如，半导体层是N型时，使用可产生电子的元素，半导体层是P型时，使用可产生空穴的元素即可。
如采用本发明的第5方面所述的半导体器件，则通过使用不产生电子和空穴的元素作为第1元素，可防止因第1元素的存在使半导体层的电特性变坏。作为不产生电子和空穴的元素，可使用氟或氖、氩、氪、氙等。
如采用本发明的第6方面所述的半导体器件，则通过使用在单质状态下可成为半导体元素的元素作为第1元素，可防止因第1元素的存在使半导体层的电特性变坏。作为在单质状态下可成为半导体元素的元素，例如可使用碳、硅等。
如采用本发明的第7方面所述的半导体器件，则通过使金属化合物层内的第1元素的浓度比半导体层内的第1元素的浓度高，可改善金属化合物层中的晶体性。
如采用本发明的第8方面所述的半导体器件，则在杂质元素的键半径小于半导体元素的键半径的情况下，由于备有包含其键半径大于半导体元素的键半径的第1元素的第1元素含有区域，因第1元素进入第1半导体层的晶体中，故可缓和起因于杂质元素进入第1半导体层中导致的晶格不匹配，可缓和在晶体中产生的应力或变形，可防止产生晶体缺陷。因而，在第1半导体层是硅的单晶衬底、第2半导体层是外延层的情况下，可缓和两者的晶格不匹配，可缓和在晶体中产生的应力或变形，可防止产生因失配错位引起的晶体缺陷，可防止外延层中的载流子的寿命的下降或漏泄电流的增加。
如采用本发明的第9方面所述的半导体器件，则在杂质元素的键半径大于半导体元素的键半径的情况下，由于备有包含其键半径小于半导体元素的键半径的第1元素的第1元素含有区域，因第1元素进入第1半导体层的晶体中，故可缓和起因于杂质元素进入第1半导体层中导致的晶格不匹配，可缓和在晶体中产生的应力或变形，可防止产生晶体缺陷。因而，在第1半导体层是硅的单晶衬底、第2半导体层是外延层的情况下，可缓和两者的晶格不匹配，可缓和在晶体中产生的应力或变形，可防止产生因失配错位引起的晶体缺陷，可防止外延层中的载流子的寿命的下降或漏泄电流的增加。
如采用本发明的第10方面所述的半导体器件，则由于可从各元素的键半径得到第1元素的浓度与杂质元素的浓度的比率，故可得到对于缓和晶格不匹配很有效的第1元素的浓度。
如采用本发明的第11方面所述的半导体器件，则可得到第1元素的浓度比率的范围。
如采用本发明的第12方面所述的半导体器件，则通过与第1和第2半导体层的导电型一致的方式确定第1元素的种类，可防止因第1元素的存在使半导体层的电特性变坏。例如，第1半导体层是N型时，使用可产生电子的元素，半导体层是P型时，使用可产生空穴的元素即可。
如采用本发明的第13方面所述的半导体器件，则通过使用不产生电子和空穴的元素作为第1元素，可防止因第1元素的存在使半导体层的电特性变坏。作为不产生电子和空穴的元素，可使用氟或氖、氩、氪、氙等。
如采用本发明的第14方面所述的半导体器件，则通过使用在单质状态下可成为半导体元素的元素作为第1元素，可防止因第1元素的存在使半导体层的电特性变坏。作为在单质状态下可成为半导体元素的元素，例如可使用碳、硅等。

Claims (14)

1.一种半导体器件，其特征在于：
具有将具有晶体性的半导体层和构成该半导体层的半导体元素与金属元素的金属化合物层接合在一起的结构；
在所述半导体层和所述金属化合物层的结界面附近备有导入了其键半径比所述半导体元素的键半径小的、具有由于其存在不使所述半导体层的电特性变坏的性质的第1元素的第1元素含有区域。
2.权利要求1所述的半导体器件，其特征在于：
在所述半导体元素的键半径是r1、所述金属元素的键半径是ra、第1元素的键半径是rb、所述金属元素的浓度与所述第1元素的浓度的比率是X∶1-X的情况下，所述金属元素的浓度比率X由下面的(1)式给出： X = X 0 = rl rb - 1 ra rb - 1 - - - - ( 1 )
3.权利要求2所述的半导体器件，其特征在于：
所述金属元素的浓度比率X的范围由下面的(2)式给出： X 0 - X 0 < X < X 0 + X 0 - - - ( 2 )
4.权利要求1所述的半导体器件，其特征在于：
所述第1元素是将其导入到所述半导体层中可产生电子或空穴的元素。
5.权利要求1所述的半导体器件，其特征在于：
所述第1元素是将其导入到所述半导体层中不产生电子或空穴的元素。
6.权利要求1所述的半导体器件，其特征在于：
所述第1元素是在单质状态下可成为半导体元素的元素。
7.权利要求1所述的半导体器件，其特征在于：
所述第1元素含有区域中的所述第1元素具有下述的浓度分布：在所述金属化合物层内的第1元素的浓度高于所述半导体层内的第1元素的浓度。
8.一种半导体器件，其特征在于：
备有：
具有晶体性的、杂质浓度较高的第1半导体层；
在所述第1半导体层上为反映所述第1半导体层的晶体性而形成的杂质浓度较低的第2半导体层；
第1元素含有区域，在该区域中在所述第1和第2半导体层的结界面附近导入了其键半径比构成所述第1半导体层的半导体元素的键半径大的、具有由于其存在不使所述半导体层的电特性变坏的性质的第1元素；
所述第1半导体层具有杂质元素，
所述杂质元素的键半径小于所述半导体元素的键半径。
9.一种半导体器件，其特征在于：
备有：
具有晶体性的、杂质浓度较高的第1半导体层；
在所述第1半导体层上为反映所述第1半导体层的晶体性而形成的杂质浓度较低的第2半导体层；
第1元素含有区域，在该区域中在所述第1和第2半导体层的结界面附近导入了其键半径比构成所述第1半导体层的半导体元素的键半径小的、具有由于其存在不使所述半导体层的电特性变坏的性质的第1元素；
所述第1半导体层具有杂质元素，
所述杂质元素的键半径大于所述半导体元素的键半径。
10.权利要求8或9所述的半导体器件，其特征在于：
在所述半导体元素的键半径是r1、所述第1杂质元素的键半径是ra、第1元素的键半径是rb、所述第1元素的浓度与所述第1杂质元素的浓度的比率是X∶1-X的情况下，所述第1元素的浓度比率X由下面的(1)式给出： X = X 0 = rl rb - 1 ra rb - 1 - - - ( 1 )
11.权利要求10所述的半导体器件，其特征在于：
所述第1元素的浓度比率X的范围由下面的(2)式给出： X 0 - X 0 < X < X 0 + X 0 - - - ( 2 )
12.权利要求8或9所述的半导体器件，其特征在于：
所述第1元素是将其导入到所述第1和第2半导体层中可产生电子或空穴的元素。
13.权利要求8或9所述的半导体器件，其特征在于：
所述第1元素是将其导入到所述第1或第2半导体层中不产生电子或空穴的元素。
14.权利要求8或9所述的半导体器件，其特征在于：
所述第1元素是在单质状态下可成为半导体元素的元素。
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