CN1744326A - 外延基底和半导体元件 - Google Patents

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Abstract

在肖特基二极管11中，氮化镓支撑底板13包括第一表面13a和与第一表面相反的第二表面13b，其载流子浓度大于1×1018cm－3。氮化镓外延层15放置在第一表面13a上。欧姆电极17放置在第二表面13b上。肖特基电极19放置在氮化镓外延层15上。氮化镓外延层15的厚度D1至少是5微米，但不大于1000微米。另外，氮化镓外延层15的载流子密度至少是1×1014cm－3，但不大于1×1017cm－3。

Description

外延基底和半导体元件
技术领域
本发明涉及外延基底和半导体元件。
背景技术
Y.Irokawa等人于2003年9月15日在Appl.Phys.Lett.(第83卷第11期)中描述了一种PIN二极管。PIN二极管上装备有生长在GaN独立式基底上的外延层。用氢化物气相外延(HVPE)法在Al2O3基底上生长用作GaN独立式基底的厚膜。将激光应用在该厚膜上，使其与Al2O3基底分离，形成GaN独立式基底。在该GaN独立式基底上，用金属有机气相外延生长法生长厚度为3微米的无掺杂氮化镓膜。然后在该无掺杂氮化镓膜上生长厚度为0.3微米的Mg掺杂的氮化镓膜。GaN独立式基底、无掺杂氮化镓膜和Mg掺杂的氮化镓膜形成PIN结构。
P.Kozodoy等人于1998年8月17日在Appl.Phys.Lett.(第73卷第7期)中描述了氮化镓pn结的特征。首先，用LEO再结合用的SiO2掩膜通过金属有机气相外延生长法在c-平面蓝宝石基底上生长厚度为2微米的GaN膜。掩膜形成为带有5微米开孔的条带，其分布间隔是45微米。在LEO生长时，氮化镓在垂直于掩膜开孔的方向上生长，并且在掩膜上水平蔓延。生长的氮化镓的高度和蔓延长度都约为8微米。在该LEO氮化镓区域上形成pn结二极管。这种pn结二极管包括厚度为1微米的n型GaN膜、在该n型GaN膜顶部上生长的厚度为0.5微米的Mg掺杂的p型GaN膜。这种pn结二极管的尺寸是2微米×20微米。
在Kozodoy的论文中描述的氮化镓pn结二极管中，低位错区域(小于106cm-2)处的反向泄漏电流比高位错区域(约4×108cm-2)处的低，这表明反向击穿性得以改善。但是，该论文中的装置结构很复杂，实际上不能在低位错区域上生产该装置。在上述Irokawa的论文中，GaN外延层的厚度是3微米，不足以使载流子浓度达到5×1016cm-3。Irokawa论文中的PIN二极管的反向闭锁电压也不足够高。
氮化物半导体如二极管的击穿机理如下。当作为反偏压状态下最大场强的肖特基(Schottky)结或PN结处的场强大于临界值时，冲击电离会使反向泄漏电流陡增。这就是公知的击穿现象。理想的击穿发生时间是当耗尽层延伸时外延层足够厚和即使结处的场强达到临界值耗尽层也在外延层中。但是，如果外延层的厚度不足以提供载流子浓度，则外延层的整个厚度都会在结处的场强达到临界值(穿通)之前耗尽，结处的场强将提前达到临界值，与上述理想的情况相比，击穿会在较低的电压下发生。另外，因为耗尽层延伸到外延层和基底之间的边界面上，所以边界面中的缺陷导致的泄漏电流能够降低泄漏电流的反向性能，可能降低击穿电压。如果因为这些因素发生穿通，则击穿电压将下降。
本发明的目的是克服这些问题，提供一种包含III族化合物半导体层的半导体元件，III族化合物半导体层包括用于改善击穿的结构。本发明的另一个目的是提供用于该半导体元件的外延基底。
发明内容
一方面，本发明提供一种包括III族氮化物半导体层的半导体元件。该半导体元件包括：(a)氮化镓独立式基底，该基底包括第一表面和与第一表面相反的第二表面，其载流子浓度大于1×1018cm-3；(b)放置在第一表面上的第一氮化镓外延膜；(c)放置在第二表面上的欧姆电极；和(d)放置在第一氮化镓外延层上的肖特基(Schottky)电极。第一氮化镓外延膜的厚度至少是5微米，但不大于1000微米。第一氮化镓外延膜的载流子浓度至少是1×1014cm-3，但不大于1×1017cm-3。半导体元件是肖特基(Schottky)二极管。
在这种肖特基(Schottky)二极管中，因为第一氮化镓外延层的厚度至少是5微米，但不大于1000微米，还因为第一氮化镓外延层的载流子浓度至少是1×1014cm-3，但不大于1×1017cm-3，所以可以对外延层的厚度和载流子浓度进行设计，在没有穿通的情况下达到理想的击穿效果。
另一方面，本发明提供一种包括III族氮化物半导体层的半导体元件。该半导体元件包括：(a)氮化镓支撑底板，该底板包括第一表面和与第一表面相反的第二表面，其载流子浓度大于1×1018cm-3；(b)放置在第一表面上的第一氮化镓外延层；(c)放置在第二表面上的欧姆电极；(d)放置在第一氮化镓外延层上并且含有p型掺杂剂的第二氮化镓外延层；和(e)放置在第二氮化镓外延层上的欧姆电极。氮化镓支撑底板具有n型导电性。第一氮化镓外延层的厚度至少是5微米，但不大于1000微米。第一氮化镓外延层的载流子浓度至少是1×1014cm-3，但不大于1×1017cm-3。半导体元件是pn结二极管。
在这种pn结二极管中，因为第一氮化镓外延层的厚度至少是5微米，但不大于1000微米，还因为第一氮化镓外延层的载流子浓度至少是1×1014cm-3，但不大于1×1017cm-3，所以可以对外延层的厚度和载流子浓度进行设计，在没有穿通的情况下达到理想的击穿效果。
另一方面，本发明提供一种包括III族氮化物半导体层的半导体元件。该半导体元件包括：(a)氮化镓支撑底板，该底板包括第一表面和与第一表面相反的第二表面，其载流子浓度大于1×1018cm-3；(b)放置在第一表面上的第一氮化镓外延层；(c)放置在第一氮化镓外延层中的p型半导体区域；(d)放置在p型半导体区域中的n型半导体区域；(e)放置在n型半导体区域上的源电极；(f)放置在第二表面上的漏电极；(g)放置在第一氮化镓外延膜上的绝缘层；和(f)放置在绝缘层上的门电极。第一氮化镓外延层的厚度至少是5微米，但不大于1000微米。第一氮化镓外延层的载流子浓度至少是1×1014cm-3，但不大于1×1017cm-3。半导体元件是MIS晶体管。
MIS晶体管具有的结构中包括放置在n型半导体区域上的源电极和放置在基底第二表面上的漏电极，其中，电流从一个电极垂直流向另一个电极。因为第一氮化镓外延层的厚度至少是5微米，但不大于1000微米，还因为第一氮化镓外延层的载流子浓度至少是1×1014cm-3，但不大于1×1017cm-3，所以可以对外延层的厚度和载流子浓度进行设计，在没有穿通的情况下达到理想的击穿效果。
在本发明的半导体元件中，优选用离子注入法将p型半导体区域的p型掺杂剂引入。另外，在本发明的半导体元件中，优选用离子注入法将n型半导体区域的n型掺杂剂引入。
在本发明的半导体元件中，氮化镓支撑底板第一表面的表面取向优选在不大于(0001)的+5度但至少是(0001)的-5度范围内。这样就提供了低位错的GaN基底。
在本发明的半导体元件中，氮化镓独立式基底第一表面的表面取向优选在不大于(1-100)或(11-20)的+5度但至少是(1-100)或(11-20)的-5度范围内。
使用该半导体元件时，外延层中的位错下降，反向泄漏电流下降，反向击穿得以改善。
在本发明的半导体元件中，氮化镓支撑底板第一表面的位错密度优选不大于1×108cm-2。
使用该半导体元件时，位错密度低，所以外延层中的位错下降，因此，反向泄漏电流下降，反向击穿得以改善。
在本发明的半导体元件中，氮化镓支撑底板的第一表面优选包括位错密度不大于1×108cm-2的第一区域和位错密度大于第一区域的位错密度的第二区域。
使用该半导体元件时，在位错密度较低的区域上形成的外延层中的位错较低。因此，半导体元件的反向泄漏电流进一步下降，反向击穿得以改善。
另一方面，本发明提供一种外延基底，其包括：(a)氮化镓独立式基底，该基底包括第一表面和与第一表面相反的第二表面，其载流子浓度大于1×1018cm-3；和(b)放置在第一表面上的第一氮化镓外延膜。第一氮化镓外延膜的厚度至少是5微米，但不大于1000微米。第一氮化镓外延膜的载流子浓度至少是1×1014cm-3，但不大于1×1017cm-3。
使用该外延基底时，因为第一氮化镓外延膜的厚度至少是5微米，但不大于1000微米，还因为第一氮化镓外延膜的载流子浓度至少是1×1014cm-3，但不大于1×1017cm-3，所以可以对外延层的厚度和载流子浓度进行设计，在没有穿通的情况下达到理想的击穿效果。所以提供的外延基底可用于反向击穿性能改善的半导体元件。
本发明的外延基底还可以包括放置在第一氮化镓外延膜上并且包括p型掺杂剂的第二氮化镓外延膜。使用该外延基底时，提供的外延基底可用于反向击穿性能改善的pn结二极管。另外，在本发明的外延基底中，优选用离子注入法将p型掺杂剂引入，或者优选用金属有机气相外延生长法形成p型外延层。
本发明的外延基底可以包括：(c)放置在第一氮化镓外延层中的p型半导体区域；和(d)放置在p型半导体区域中的n型半导体区域。第一氮化镓外延膜和氮化镓独立式基底优选具有n型导电性。
使用该外延基底时，提供的外延基底可用于反向击穿性能改善的晶体管。
在本发明的外延基底中，优选用HVPE生长第一氮化镓外延膜。因为生长速度很快，所以能够在实际可行的时间内提供厚的外延膜。在本发明的外延基底中，优选用金属有机气相外延生长法形成第二氮化镓外延膜。用这样的外延基底可以提供高质量的外延膜。
在本发明的外延基底中，氮化镓独立式基底第一表面的表面取向优选在不大于(0001)的+5度但至少是(0001)的-5度范围内。
用这样的外延基底可以提供低位错的GaN基底。
在本发明的外延基底中，氮化镓独立式基底第一表面的表面取向优选在不大于(1-100)或(11-20)的+5度但至少是(1-100)或(11-20)的-5度范围内。
用这样的外延基底可以提供外延层中的位错下降、反向泄漏电流下降、反向击穿改善的半导体元件用的外延基底。
在本发明的外延基底中，外延层中的位错密度优选不大于1×108cm-2。
使用该外延基底时，位错密度低，所以外延层中的位错下降。从而可以提供反向泄漏电流下降、反向击穿改善的半导体元件用的外延基底。
在本发明的外延基底中，氮化镓支撑底板的第一表面优选包括位错密度不大于1×108cm-2的第一区域和位错密度大于第一区域的位错密度的第二区域。
使用该外延基底时，可以在位错密度较低的区域上形成半导体元件，由此外延层中的位错进一步降低。从而可以提供反向泄漏电流下降、反向击穿改善的半导体元件用的外延基底。
通过结合附图阅读下面的说明书，可以更清楚本发明的上述及其他目的、特征和优点，在附图中，类似的符号表示同样的部件。
如上所述，本发明可以提供具有能够改善反向击穿性能的结构的III族氮化物元件。还可以提供用于这种半导体元件的外延基底。
附图说明
图1是示出含有第一个实施方案的III族氮化物半导体层的半导体元件的图。
图2是示出样品A和样品B的I-V特征的图。
图3A是用于描述在具有厚外延膜的肖特基(Schottky)二极管中击穿现象的图。图3B是用于描述在具有薄外延膜的肖特基(Schottky)二极管中击穿现象的图。
图4是示出样品A和样品C的I-V特征的图。
图5是示出样品A和样品D的I-V特征的图。
图6是示出样品E、样品F和样品G的I-V特征的图。
图7是示出含有第二个实施方案的III族氮化物半导体层的半导体元件的图。
图8是示出样品H的I-V特征的图。
图9A是示出第四个实施方案的晶体管的图。图9B是示出沿图9A中的II-II线剖开的剖视图。
图10A-10C是示出根据第五个实施方案生产外延基底的图。图10D-10G是示出生产外延基底的图。
图11A是示出在独立式基底中高置换区域和低置换区域的一种排列的图。图11B是示出在独立式基底中高置换区域和低置换区域的另一种排列的图。
具体实施方式
通过下面的说明和附图易于理解本发明的前景。下面说明本发明实施方案的半导体元件和外延基底。如果可能，用类似的符号标注相同的部件。
(第一个实施方案)
图1示出本发明第一个实施方案的III族氮化物半导体元件。该半导体元件是肖特基(Schottky)二极管11。肖特基(Schottky)二极管11上装备有氮化镓支撑底板13、氮化镓外延层15、欧姆电极17和肖特基(Schottky)电极19。氮化镓支撑底板13包括第一表面13a和与第一表面相反的第二表面13b，其载流子浓度大于1×1018cm-3。氮化镓外延层15放置在第一表面13a上。欧姆电极17放置在第二表面13b上。肖特基(Schottky)电极19放置在氮化镓外延层15上。氮化镓外延层15的厚度D1是5微米或更大并且1000微米或更小。另外，氮化镓外延层15的载流子浓度是1×1014cm-3或更大并且1×1017cm-3或更小。当载流子浓度是1×1014cm-3或更大时，“接通”电阻可以保持很低。当载流子浓度是1×1017cm-3或更小时，可以增加击穿电压。
在这种肖特基(Schottky)二极管11中，因为氮化镓外延层15的厚度是5微米或更大并且1000微米或更小，还因为载流子浓度是1×1014cm-3或更大并且1×1017cm-3或更小，所以可以以合适的方式设计外延层厚度和载流子浓度，以提供不会导致穿通的理想击穿效果。从而可以增加肖特基(Schottky)二极管11的击穿电压。
GaN基底的载流子浓度高于外延层的载流子浓度。如图1所示，在肖特基(Schottky)二极管11中，欧姆电极17放置在整个第二表面13b上。肖特基(Schottky)电极19形成在外延层的一部分表面上，例如大致在元件中心的一个圆上。对于肖特基(Schottky)电极19来说，可以使用诸如镍金(Ni/Au)的材料，但是也可以使用Pt/Au或Au。氮化镓支撑底板13和氮化镓外延层15作为n型导体。氮化镓外延层15直接在氮化镓支撑底板13上均相外延生长。氮化镓支撑底板13的厚度D2优选如至少是100微米，但是不大于700微米。
(第一个工作例)
制备HPVE生产的(0001)面GaN独立式基底。用下述步骤生产肖特基(Schottky)二极管。n型导体GaN独立式基底的载流子浓度是3×1018cm-3，厚度是400微米。在该基底中，平均位错密度是5×106cm-2。利用HVPE在GaN独立式基底上生长载流子浓度是5×1015cm-3、厚度是20微米的n型导体外延膜，从而形成外延基底(后面称为样品A)。在该基底背面上形成欧姆电极，在外延膜上形成肖特基(Schottky)电极。在进行了有机清洁后的整个基底背面表面上形成欧姆电极。为了形成欧姆电极，用EB蒸汽沉积法形成Ti/Al/Ti/Au(20nm/100nm/20nm/300nm)。形成欧姆电极膜后，在600℃下合金化约1分钟。用电阻加热沉积法形成作为500nm金膜的肖特基(Schottky)电极。肖特基(Schottky)电极的形状是直径为200微米的圆。在形成欧姆电极和肖特基(Schottky)电极前，并且在沉积前，在室温下用HCl溶液(氢氯酸1∶纯净水1)将外延膜表面处理1分钟。
利用HVPE在另一个GaN独立式基底上生长载流子浓度是5×1015cm-3、厚度是3微米的外延膜，从而形成外延基底(后面称为样品B)。用上述同样的方法形成欧姆电极和肖特基(Schottky)电极。
图2是示出样品A和样品B的I-V特征的图。在图2中，特征曲线CA表示样品A的特征，特征曲线CB表示样品B的特征。图3A是用于描述在具有厚外延膜的肖特基(Schottky)二极管中击穿现象的图。图3B是用于描述在具有薄外延膜的肖特基(Schottky)二极管中击穿现象的图。样品B的反向击穿电压小于样品A的反向击穿电压。其原因如下。如图3A所示，在样品A中，外延层足够厚，当施加的电压增加时，在耗尽层DepA达到基底和外延膜之间的边界面之前在肖特基(Schottky)电极和外延膜之间的边界面附近发生冲击电离，从而导致反向泄漏电流的流动。这种冲击电离决定了反向击穿电压。如图3B所示，在样品B中，外延膜没有足够的厚度，当施加的电压增加时，发生穿通现象，其中，在肖特基(Schottky)电极下面的外延表面处出现冲击电离之前耗尽层DepB就到达了基底和外延膜之间的边界面。这样就降低了反向击穿电压。
(第二个工作例)
制备HPVE生产的(0001)面GaN独立式基底。n型导体GaN独立式基底的载流子浓度是3×1018cm-3，厚度是400微米。在该基底中，平均位错密度是5×105cm-2。利用HVPE在GaN独立式基底上生长载流子浓度是5×1015cm-3、厚度是20微米的n型导体外延膜，从而形成外延基底(后面称为样品C)。用在第一个工作例中使用的方法在该外延基底上形成肖特基(Schottky)二极管。
图4是示出样品A和样品C的I-V特征的图。在图4中，特征曲线CA表示样品A的特征，特征曲线CC表示样品C的特征。在样品A的GaN独立式基底中，平均位错密度是5×106cm-2，而在样品C的GaN独立式基底中，平均位错密度是5×105cm-2。与样品A的反向击穿电压相比，样品C的反向击穿电压高。换句话说，可以认为，支撑底板中的位错增加了反向泄漏电流。
(第三个工作例)
制备HPVE生产的(1-100)面GaN独立式基底。n型导体GaN独立式基底的载流子浓度是3×1018cm-3，厚度是400微米。在该基底中，平均位错密度是5×105cm-2。利用HVPE在GaN独立式基底上生长载流子浓度是5×1015cm-3、厚度是20微米的n型导体外延膜，从而形成外延基底(样品D)。用在第一个工作例中使用的方法在该外延基底上形成肖特基(Schottky)二极管。
图5是示出样品A和样品D的I-V特征的图。在图5中，特征曲线CA表示样品A的特征，特征曲线CD表示样品D的特征。因为样品A中的GaN独立式基底具有(0001)面，而样品D中的GaN独立式基底具有(1-100)面，所以与样品A的反向击穿相比，样品C的反向击穿性能得以改善。更具体地说，当氮化镓膜在(1-100)面上外延生长时，不会在[0001]方向上发生螺纹位错。所以在该肖特基(Schottky)二极管中泄漏电流非常小。
(第四个工作例)
制备HPVE生产的(0001)面GaN独立式基底。n型导体GaN独立式基底的载流子浓度是3×1018cm-3，厚度是400微米。利用HVPE在GaN独立式基底上生长载流子浓度是1×1017cm-3、厚度是10、5和3微米的n型导体外延膜，从而形成外延基底(样品E、F、G)。用在第一个工作例中使用的方法在这些外延基底上形成肖特基(Schottky)二极管。
图6示出上述样品E、F和G的I-V特征。在图6中，特征曲线CE、CF、CG分别表示样品E、F、G的特征。样品E和样品F显示出大致相同的反向击穿电压，但是样品G的反向击穿电压小于样品E和样品F的反向击穿电压。在样品G中，可以认为，当施加的电压增加时，在外延膜中的耗尽层到达基底和外延膜之间的边界面时发生穿通现象。从而降低了反向击穿电压。所以外延膜的厚度至少应当是5微米。
在功率转换器件如(Schottky)二极管的漂移层(n层)中，为了改善击穿性能，载流子浓度优选至少是1×1017cm-3。为了防止穿通现象，重要的是要使外延厚度适合于载流子浓度。在载流子浓度是1×1017cm-3时，厚度为5微米或更大的外延膜就能够提供对于高击穿性能来说足够厚度的外延膜。
(第二个实施方案)
图7示出第二个实施方案的含有III族半导体层的半导体元件。该半导体元件是pn结二极管31。pn结二极管31包括：氮化镓支撑底板33；第一氮化镓外延层35；第一欧姆电极37；第二氮化镓外延膜39；第二欧姆电极41。氮化镓支撑底板33包括第一表面33a和与第一表面33a相反的第二表面33b。其载流子浓度大于1×1018cm-3。氮化镓支撑底板33具有n型导电性。第一氮化镓外延层35的厚度至少是5微米且不大于1000微米。第一氮化镓外延层35的载流子浓度至少是1×1014cm-3且不大于1×1017cm-3。第一氮化镓外延层35放置在第一表面33a上。第一欧姆电极(如阴极)37放置在第二表面33b上。第二氮化镓外延膜39放置在第一氮化镓外延层35上并且包括p型掺杂剂。第二欧姆电极(如阳极)41放置在第二氮化镓外延膜39上。
使用这种pn结二极管31时，因为第一氮化镓外延层35的厚度至少是5微米且不大于1000微米，还因为第一氮化镓外延层35的载流子浓度至少是1×1014cm-3且不大于1×1017cm-3，所以可以通过适当设计外延层厚度和载流子浓度来达到不会产生穿通的理想击穿效果。
氮化镓支撑底板33和第一氮化镓外延层35具有n型导电性，第二氮化镓外延层39具有p型导电性。GaN独立式基底33的载流子浓度高于外延层35的载流子浓度。第一氮化镓外延层35的载流子浓度低于第二氮化镓外延层39的载流子浓度。因此，耗尽层主要向第一氮化镓外延层35延伸。可以用第一个实施方案的肖特基(Schottky)二极管11的厚度和载流子浓度设计外延层35的厚度和载流子浓度。氮化镓外延层39的载流子浓度优选至少是1×1017cm-3。
在pn结二极管31中，欧姆电极(阴极)37放置在基底33的整个第二表面33b上。用于阴极的材料例如可以是Ti/Al/Ti/Au(20nm/100nm/20nm/300nm)。用于阳极的材料例如可以是Ni/Au(50nm/100nm)。第一氮化镓外延层35直接在氮化镓支撑底板33上均相外延生长。第二氮化镓外延层39直接在第一氮化镓外延层35上均相外延生长。第一氮化镓外延层35的厚度优选大于第二氮化镓外延层39的厚度。第二氮化镓外延层的厚度D3优选如至少是0.1微米，但是不大于10微米。
(第五个工作例)
制备HPVE生产的(0001)面GaN独立式基底。n型导体GaN独立式基底的载流子浓度是3×1018cm-3，厚度是400微米。该基底的位错密度是5×105cm-3。利用HVPE在GaN独立式基底上生长载流子浓度是5×1015cm-3、厚度是20微米的n型导体外延膜，从而形成外延基底。然后用金属有机气相外延生长法形成p型导体GaN层，从而形成含pn结的外延基底。用5×1019cm-3的Mg作为掺杂剂进行掺杂，其厚度是1微米。载流子浓度是1×1018cm-3。用下述方法形成p型欧姆电极：首先用Cl2基RIE将表面p型层干燥蚀刻成深度约为2微米的台面形状。在台面上进行Ni/Au电阻加热真空蒸汽沉积，然后在700℃的氮气中进行热处理。P型电极的形状例如可以是直径为200微米的圆。用下述方法形成n型欧姆电极：在基底的整个背面表面上进行EB真空蒸汽沉积Ti/Al/Ti/Au(20nm/100nm/20nm/300nm)，然后在600℃的氮气中热处理1分钟(样品H)。图8示出样品H的I-V特征。图中所示的反向击穿电压类似于样品C的反向击穿电压，样品C是具有相同结构的肖特基(Schottky)二极管。
(第三个实施方案)
图9A是示出第三个实施方案的晶体管。图9B是沿图9A中的II-II线剖开的剖视图。III族氮化物半导体MIS场效应晶体管71包括：氮化镓支撑底板53；氮化镓外延层55；p型半导体区域57；n型半导体区域59；源电极61；漏电极63；门电极75。氮化镓支撑底板53包括：第一表面53a和与第一表面53a相反的第二表面53b。载流子浓度大于1×1018cm-3。氮化镓外延层55放置在第一表面53a上。p型半导体区域57放置在氮化镓外延层55上。n型半导体区域59放置在p型半导体区域57中。源电极61放置在高掺杂的n型半导体区域59上。漏电极63放置在第二表面53b上。门电极75放置在形成于氮化镓外延层55上的绝缘层77上。p型半导体区域57包括放置在门电极75下面的延伸部分57b。用于绝缘层的材料可以是氧化硅膜、氧氮化硅膜、氮化硅膜、氧化铝、氮化铝、AlGaN等。氮化镓外延层55的厚度至少是5微米，但不大于1000微米。氮化镓外延层55的载流子浓度至少是1×1014cm-3，但不大于1×1017cm-3。
晶体管71具有垂直结构，源电极61放置在n型半导体区域59上，漏电极63放置在基底的第二表面53b上，电流从一个电极流向另一个电极。因为氮化镓外延层55的厚度至少是5微米，但不大于1000微米，还因为氮化镓外延层55的载流子浓度至少是1×1014cm-3，但不大于1×1017cm-3，所以可以通过适当设计外延层厚度和载流子浓度来达到不会产生穿通的理想击穿效果。
通过用离子注入法形成p型半导体区域，可以形成具有平面结构的半导体元件，该平面结构在选择区域中具有p导电性半导体。对于p型掺杂剂来说，可以使用镁等。通过用离子注入法形成n型半导体区域，可以形成具有平面结构的半导体元件，该平面结构具有n导电性半导体。对于n型掺杂剂来说，可以使用硅等。p型半导体区域57将n型半导体区域59与外延层55电隔离。p型半导体区域57包括放置在绝缘膜下面的延伸部分57b，绝缘膜在门电极下面。当在门电极75上施加电势时，在绝缘膜和p型区域57的边界面处形成n型反向层，电势由n型半导体区域59通过载流子反向层到达外延层55。p型半导体区域57的深度优选至少是0.1微米，但不大于3微米。p型半导体区域57表面部分的载流子浓度优选至少是5×1017cm-3。如图9A所示，门电极75的分支75a在源电极61的分支61a之间。电极75、61的角被圆整，以防止击穿。
在第一至第三个实施方案的半导体元件11、31、71中，氮化镓支撑底板第一表面的表面取向优选是(0001)面(包括结晶学上等同的面)。结果可以提供低位错的GaN基底。另外，在半导体元件11、31、71中，氮化镓支撑底板第一表面的表面取向优选是(1-100)面(包括结晶学上等同的面)或(11-20)面(包括结晶学上等同的面)。考虑到表面取向中的不一致性，这些优选不超过从这些晶面的+5度且不小于从这些晶面的-5度。使用半导体元件11、31、71时，外延层中的位错下降，反向泄漏电流下降，反向击穿得以改善。另外，使用半导体元件11、31、71时，氮化镓支撑底板第一表面的位错密度优选至少是1×108cm-2。使用半导体元件11、31、71时，低位错密度降低了外延层中的位错，因此，反向泄漏电流下降，反向击穿性能得以改善。另外，在半导体元件11、31、71中，氮化镓支撑底板的第一表面优选包括位错密度不大于1×108cm-2的第一区域和位错密度大于第一区域的位错密度的第二区域。使用这样的半导体元件11、31、71时，如果在位错密度较低的区域中形成半导体元件，则外延层中的位错可以进一步降低。因此，反向泄漏电流进一步下降，反向击穿性能得以改善。
(第五个实施方案)
图10A-10C示出根据第五个实施方案生产外延基底。如图10A所示，制备氮化镓独立式基底83。n导电性氮化镓独立式基底83的载流子浓度大于1×1018cm-3。如图10B所示，外延膜85层放在氮化镓独立式基底83的第一表面83a上。氮化镓外延膜85的厚度至少是5微米，但不大于1000微米。氮化镓外延膜85例如可以具有n型导电性，其载流子浓度至少是1×1014cm-3，但不大于1×1016cm-3。这样就产生了外延基底81。可以用这样的基底生产第一至第三个实施方案的半导体元件。优选用HVPE生长氮化镓外延膜85。
如图10C所示，肖特基(Schottky)电极膜87层放在外延基底81的外延膜85表面上，欧姆电极膜89层放在基底83的第二表面83b上。因为氮化镓外延膜85的厚度至少是5微米，但不大于1000微米，还因为载流子浓度至少是1×1014cm-3，但不大于1×1017cm-3，所以可以对外延层厚度和载流子浓度进行设计，以达到在肖特基(Schottky)电极膜87和欧姆电极膜89之间施加电势时没有穿通的理想击穿效果。这样就提供了击穿性能改善的半导体元件用的外延基底。
在该外延基底81中，还可以在氮化镓外延膜85上形成p型半导体区域，在p型半导体区域中形成n型半导体区域。这样就提供了击穿性能改善的晶体管用的外延基底。
图10D-10G示出外延基底的生产。如图10D和10E所示生产外延基底81。如图10F所示，p型氮化镓外延膜93层放在外延基底81上，制备外延基底91。优选用金属有机气相外延生长法生长氮化镓外延膜93。氮化镓外延膜93的载流子浓度大于氮化镓外延膜85的载流子浓度，使耗尽层主要形成在氮化镓外延膜85上。
如图10G所示，欧姆电极膜95层放在外延基底91的外延膜93上，欧姆电极膜97层放在第二表面83b上。因为氮化镓外延膜85的厚度至少是5微米，但不大于1000微米，还因为氮化镓外延膜85的载流子浓度至少是1×1014cm-3，但不大于1×1017cm-3，所以可以对外延层厚度和载流子浓度进行设计，以达到在欧姆电极膜95和欧姆电极膜97之间施加电势时没有穿通的理想击穿效果。这样就提供了击穿性能改善的半导体元件用的外延基底91。
在上述外延基底81、91中，可以用HVPE生长外延膜85，在实际可行的时间内生长厚度最大约为1000微米的外延膜。用外延基底91通过金属有机气相外延生长法可以提供高质量的外延膜。另外，使用外延基底81、91时，氮化镓独立式基底83第一表面83a的表面取向优选是(0001)面(包括结晶学上等同的面)。用这种外延基底可以提供低位错的GaN独立式基底。另外，使用外延基底81、91时，氮化镓独立式基底第一表面83a的表面取向优选在不大于(1-100)面(包括结晶学上等同的面)和(11-20)面(包括结晶学上等同的面)的+5度但至少是(1-100)面(包括结晶学上等同的面)和(11-20)面(包括结晶学上等同的面)的-5度范围内。使用外延基底81、91时，外延层中的位错下降，反向泄漏电流下降，反向击穿得以改善。
图11A是示出在GaN独立式基底上高位错区域和低位错区域的一种排列的图。图11B是示出在GaN独立式基底上高位错区域和低位错区域的另一种排列的图。用于外延基底81、91的氮化镓独立式基底82的第一表面82a包括：第一区域，其上显示有具有较大螺纹位错密度的高位错区域82c；第二区域，其上显示有具有较小螺纹位错密度的低位错区域82d。高位错区域82c被低位错区域82d环绕，在第一表面82a上，第一区域无规地点状分布在第二区域中。整体螺纹位错密度例如不大于1×108cm-2。使用这些外延基底81、91时，低位错密度降低了外延层中的位错，因此，反向泄漏电流下降，反向击穿性能得以改善。
在图11B所示的氮化镓独立式基底84中，第一表面84a包括：第一区域，其上显示有具有较大螺纹位错密度的高位错区域84c；第二区域，其上显示有具有较小螺纹位错密度的低位错区域84d。低位错区域82d沿高位错区域82c延伸。结果，在第一表面84a上，第一区域(条带区域)和第二区域(条带区域)交替式排列。每一个低位错区域84d与另一个低位错区域82d都被高位错区域84c隔开。
低位错区域的螺纹位错密度至少是1×108cm-2，其螺纹势密度比第一区域的位错密度高，例如至少是1×108cm-2。通过在位错密度较低的区域上形成半导体元件，外延膜中的位错可以进一步降低。结果，反向泄漏电流进一步下降，反向击穿性能得以改善。
与使用硅半导体的半导体元件相比，使用氮化镓半导体的高反向击穿电压半导体元件能够提供更高的反向击穿电压和更低的正向“接通”电阻(forward“on”resistance)。
前面用优选实施方案说明了本发明的原理，但是本领域普通技术人员应当理解，在不背离本发明的这些原理的情况下可以改变这些排列和细节。本发明并不限于这些实施方案公开的具体结构。例如，实施方案中描述了常关(normal-off)晶体管，但是本发明不限于这种晶体管。因此，本发明包括权利要求书的保护范围和在权利要求书的精神范围内作出的校正和改动。

Claims (19)

1、一种外延基底，其包括：
氮化镓独立式基底，该基底包括第一表面和与所述第一表面相反的第二表面，并且其载流子浓度大于1×1018cm-3；和
放置在所述第一表面上的第一氮化镓外延膜；
其中：
所述第一氮化镓外延膜的厚度至少是5微米，但不大于1000微米；且
所述第一氮化镓外延膜的载流子浓度至少是1×1014cm-3，但不大于1×1017cm-3。
2、根据权利要求1所述的外延基底，其包括：
放置在所述第一氮化镓外延膜中的p型半导体区域；和
放置在所述p型半导体区域中的n型半导体区域；
其中，所述第一氮化镓外延膜和所述氮化镓独立式基底具有n型导电性。
3、根据权利要求1所述的外延基底，其还包括放置在所述第一氮化镓外延膜上并且包括p型掺杂剂的第二氮化镓外延膜。
4、根据权利要求3所述的外延基底，其中，用离子注入法将所述p型掺杂剂引入。
5、根据权利要求3所述的外延基底，其中，用金属有机气相外延生长法形成所述第二氮化镓外延膜。
6、根据权利要求1-5中任一项所述的外延基底，其中，所述氮化镓独立式基底的所述第一表面的表面取向在不大于(0001)的+5度但至少是(0001)的-5度范围内。
7、根据权利要求1-5中任一项所述的外延基底，其中，所述氮化镓独立式基底的所述第一表面的表面取向在不大于(1-100)或(11-20)的+5度但至少是(1-100)或(11-20)的-5度范围内。
8、根据权利要求1-7中任一项所述的外延基底，其中，所述氮化镓独立式基底的所述第一表面的位错密度不大于1×108cm-2。
9、根据权利要求1-7中任一项所述的外延基底，其中，所述氮化镓独立式基底的所述第一表面包括位错密度不大于1×108cm-2的第一区域和位错密度大于所述第一区域的所述位错密度的第二区域。
10、根据权利要求1-9中任一项所述的外延基底，其中，用HVPE生长所述第一氮化镓外延膜。
11、一种包含III族氮化物半导体元件的半导体元件，该半导体元件包括：
氮化镓支撑底板，该底板包括第一表面和与所述第一表面相反的第二表面，并且其载流子浓度大于1×1018cm-3；
放置在所述第一表面上的第一氮化镓外延层；
放置在所述第二表面上的欧姆电极；和
放置在所述第一氮化镓外延层上的肖特基电极；
其中：
所述第一氮化镓外延层的厚度至少是5微米，但不大于1000微米；
所述第一氮化镓外延层的载流子浓度至少是1×1014cm-3，但不大于1×1017cm-3；且
所述半导体元件是肖特基二极管。
12、一种包含III族氮化物半导体元件的半导体元件，该半导体元件包括：
氮化镓支撑底板，该底板包括第一表面和与所述第一表面相反的第二表面，并且其载流子浓度大于1×1018cm-3；
放置在所述第一表面上的第一氮化镓外延层；
放置在所述第二表面上的欧姆电极；
放置在所述第一氮化镓外延层上并且含有p型掺杂剂的第二氮化镓外延层；和
放置在所述第二氮化镓外延层上的欧姆电极；
其中：
所述氮化镓支撑底板具有n型导电性；
所述第一氮化镓外延层的厚度至少是5微米，但不大于1000微米；
所述第一氮化镓外延膜的载流子浓度至少是1×1014cm-3，但不大于1×1017cm-3；且
所述半导体元件是pn结二极管。
13、一种包含III族氮化物半导体元件的半导体元件，该半导体元件包括：
氮化镓支撑底板，该底板包括第一表面和与所述第一表面相反的第二表面，并且其载流子浓度大于1×1018cm-3；
放置在所述第一表面上的第一氮化镓外延层；
放置在所述第一氮化镓外延层中的p型半导体区域；
放置在所述p型半导体区域中的n型半导体区域；
放置在所述n型半导体区域上的源电极；
放置在所述第二表面上的漏电极；
放置在所述第一氮化镓外延膜上的绝缘层；和
放置在所述绝缘层上的门电极；
其中：
所述第一氮化镓外延层的厚度至少是5微米，但不大于1000微米；
所述第一氮化镓外延层的载流子浓度至少是1×1014cm-3，但不大于1×1017cm-3；且
所述半导体元件是MIS晶体管。
14、根据权利要求13所述的半导体元件，其中，用离子注入法将所述p型半导体区域的p型掺杂剂引入。
15、根据权利要求13或14所述的半导体元件，其中，用离子注入法将所述n型半导体区域的n型掺杂剂引入。
16、根据权利要求11-15中任一项所述的半导体元件，其中，所述氮化镓支撑底板的所述第一表面的表面取向在不大于(0001)的+5度但至少是(0001)的-5度范围内。
17、根据权利要求11-15中任一项所述的半导体元件，其中，所述氮化镓独立式基底的所述第一表面的表面取向在不大于(1-100)或(11-20)的+5度但至少是(1-100)或(11-20)的-5度范围内。
18、根据权利要求11-17中任一项所述的半导体元件，其中，所述氮化镓支撑底板的所述第一表面的位错密度不大于1×108cm-2。
19、根据权利要求11-17中任一项所述的半导体元件，其中，所述氮化镓支撑底板的所述第一表面包括位错密度不大于1×108cm-2的第一区域和位错密度大于所述第一区域的所述位错密度的第二区域。
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