KR20120003463A - 쇼트키 장치 - Google Patents

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Abstract

본 발명에 따른 장치는 반도체 나노와이어(1)와 금속 콘택(5) 사이에 금속-반도체 접합에 의해 형성되는 쇼트키 장벽을 포함한다. 금속 콘택(5)은 나노와이어의 길이를 따라 나노와이어(1) 각각의 원주영역을 적어도 부분적으로 둘러싼다. 나노와이어(2)는 금속-반도체 접합의 일부인 낮게 도핑된 영역을 포함한다. 이 낮게 도핑된 영역은 나노와이어 세그먼트, 전체 나노와이어 또는 높게 도핑된 나노와이어 코어(3)를 가지는 코어-쉘 구성으로 형성될 수 있고, 낮게 도핑된 영역은 쉘(4) 포함된다. 장치는 본 발명에 따른 방법으로 제조할 수 있는데, 두 가지 상이한 방법들이 사용되고, 첫 번째 방법은 금속-반도체 접합의 형성을 위한 적절한 형판을 제공하는 기판(2)으로부터 축방향 성장을 포함하고, 두 번째 방법은 낮게 도핑된 영역에서 도핑 레벨의 제어를 가능하게 하는 방사상 성장을 포함한다.

Description

쇼트키 장치{Schottky device}
본 발명은 쇼트키 장벽을 가지는 장치에 관한 것이다. 특히, 본 발명은 반도체 나노배선과 금속 콘택 간에 금속-반도체 접합에 의해 형성되는 쇼트키 장벽을 포함하는 장치들에 관한 것이다.
금속-반도체 콘택들 중에서, 두 가지 중요한 그룹이 있는데, 오믹 콘택(ohmic contacts)과 쇼트키 콘택(Schottky contacts)이다. 오믹 콘택은, 반도체의 직렬 저항에 관해 무시할 수 있는 콘택 저항을 가지고 또한 금속-반도체 콘택을 포함하는 장치를 가로질러 전체 전압강하와 비교했을 때 금속-반도체 콘택에 걸쳐 작은 전압 강하를 가지는 금속-반도체 콘택을 부른다. 쇼트키 콘택은 쇼트키 장벽(Shottky barrier) 또는 쇼트키 다이오드라 부르는, 정류 금속-반도체 접합(rectifying metal-semiconductor junction)을 포함한다. 장벽높이는 접합의 금속부의 일함수(work function)와 반도체부의 전자 친화도(electron affinity) 간의 차이에 의해 결정된다.
쇼트키 다이오드는 통상적인 pn 다이오드들에 대해 많은 장점을 가지는데, 한 장점은, 전류 수송이 소수 캐리어(minority carriers)에 의한 pn 다이오드들과는 반대로, 다수 캐리어(majority carrier) 장치라는 것이다. 그러므로, 장치는 소수 캐리어 축적효과(minority carrier storage effects)가 없어서, 이는 고속 응용에 있어서 매우 유혹적인 선택이 될 수 있다. 이외에도, 쇼트키 다이오드는 다수 캐리어 장치이고 또한 전류흐름 매카니즘은 포텐셜 장벽(potential barrier)에 대해 열이온 방출(thermionic emission)이기 때문에, 턴온 전압은 금속 일함수와, 반도체의 전자 친화도와 접합에서 표면 상태에 의해 거의 전적으로 규정된다. 이는, pn 다이오드에서 보다 낮은 턴온 전압과 높은 역-포화 전류 밀도(reverse-saturation current density)를 낮춘다.
넓은 밴드갭 반도체들이 특히 쇼트키 다이오드들에 적합하다. Si와 비교하면, 넓은 밴드갭 반도체들은 항복전압(breakdown voltage)과, 낮은 누설전류와, 고온 안정성, 빠른 역회복 시간(reverse recovery times)과 그리고 저항의 양의 온도계수의 견지에서 보면 개선된 성능을 제공한다. 저항의 양의 온도계수는 병렬 다이오드 응용에서 열폭주(thermal runaway)를 방지하는데 유용하다. 이들 모든 장점들을 고려하면, 넓은-밴드갭 쇼트키 다이오드들의 광범위한 선택은, 스위치-모드 파워 스플라이와 같은 응용에서 효율에서 있어서 상당한 개선과 그리고 낮은 전력소비를 의미한다. 다른 장점은, Si와 비교하면 넓은-밴드갭 쇼트키 다이오드들은 높은 온도에서 동작할 수 있기 때문에, 히트 싱크(heat sink)의 크기를 줄일 수 있는 가능성으로 인해 전체 패키지 크기를 보다 작게 만들 수 있다는 것이다.
이용가능한 넓은-밴드갭 반도체들 중에서, 쇼트키 다이오드 응용에서 SiC와 GaNdp 특히 관심이 간다. 고성능 쇼트키 다이오드들이 CA2515173호와 EP1947700호에 기술되어 있는데, 여기서 다이오드들은 GaN 기판 상에서 성장한 에피택셜(epitaxial) GaN과 그리고 SiC 기판 상에서 성장한 에피택셜 AlGaN으로부터 제조하였다. 이외에도, US 6,768,146호는 사파이어 기판 상에서 성장한 GaN으로 제조한 쇼트키 다이오드들을 기술하고 있다. 그러나, 상기에서 기술한 재료 조합들을 사용하면 문제점이 발생한다. 가장 심각한 문제점은 비용문제이다. 고가의 기판들로 인해 이들 장치들은 제조하기가 매우 비싸지게 된다. 이외에도, SiC는 1500℃를 넘어서는 매우 높은 성장온도를 필요로 하는데, 이 역시 제조비용을 상당히 증가시키게 된다.
최근에, 금속-반도체 접합의 일부로서 나노와이어(nanowires)를 포함하는 쇼트키 장치가 입증되었다. WO 200/124872호는 기판 상에 성장한 단일 유형의 반도체 나노와이어들과, 반도체 나노와이어들의 대향 단에 배치되는 금속 콘택으로 형성되는 쇼트키 다이오드를 기술하고 있다. WO 2004/109815호는 금속-반도체 접합을 형성하기 위하여 그 끝에 증착된 금속을 가지는 반도체 와이어들의 배열을 포함하는 쇼트키 다이오드를 기술하고 있다. WO 2007/021069호에서, 금속 콘택층은, 쇼트키 콘택을 형성하기 위하여 pn접합을 가지는 반도체 와이어들의 배열의 상부에 형성된다. 이들 나노와이어 쇼트키 다이오드들은, 작은 장치면적을 달성하기 위한 나노와이어들의 작은 단면적과 그리고 불가피하게 GaN과 같은 넓은-밴드갭 반도체들로부터 잇점을 취한다. 게다가, GaN 성장으로 인한 격자 부정합에 의해 야기되는 문제점은 나노와이어를 사용하여 피할 수 있다는 것이 WO 2007/021069호로 공지되었다.
선행기술은 넓은 밴드갭 쇼트키 다이오드를 생산함에 있어서 단점을 가진다.
본 발명의 목적은 선행기술 단점들 중 적어도 몇몇을 극복하는 것이다. 이는 독립 청구항에 규정된 것과 같은 장치와 방법에 의해 달성된다.
본 발명에 따른 장치는 반도체 나노와이어와 제1금속 콘택 간에 금속-반도체 접합에 의해 형성되는 쇼트키 장벽을 포함한다. 상기 제1금속 콘택은 적어도 부분적으로 반도체 나노와이어의 길이를 따라 반도체 와이어 각각의 원주 영역을 에워싼다. 그러므로, 금속-반도체 접합은 적어도 부분적으로 반도체 나노와이어의 반경방향으로 있다.
반도체 나노와이어는 또한 나노와이어의 베이스를 통해 연결된다. 이는, 나노와이어가 성장하는, 높게 도핑된 버퍼층, 예컨대 Si 기판 상에 높에 도핑된 Ⅲ-Ⅴ 층으로 이루어진다.
반도체 나노와이어는 금속-반도체접합의 일부인 낮게 도핑된 영역을 포함한다. 이 낮게 도핑된 영역은 나노 와이어의 축방향 나노와이어 세그먼트(nanowire segment), 전체 나노와이어 또는 쉘에 포함되는 높게 도핑된 나노와이어 코어와 낮게 도핑된 영역을 가지는 코어-쉘(core-shell) 구성으로 구성될 수 있다.
코어-쉘 구성에서, 셀은 제1금속 콘택에 의해 에워싸이는 원주 영역에서 나노와이어 코어를 둘러싸고, 그리고 나노와이어 코어는, 나노와이어 코어가 근본적으로 전도체로서 기능하고 또한 쉘 또는 쉘의 일부가 쇼트키 장벽의 공핍영역(depletion region)으로서 기능하도록 쉘 보다 상당히 높은 도핑레벨을 가진다. 그러므로, 금속-반도체는 방사상 디자인(radial design)을 가진다.
방사상 디자인은 또한, 제1세그먼트와 제2세크먼트를 포함하는 반도체 나노와이어로 달성할 수 있다. 제2세그먼트는 낮게 도핑되고 또한 금속-반도체 접합의 형성에 기여하는, 상기에서 언급한 낮게 도핑된 영역에 대응한다. 제1세그먼트는 금속-반도체 접합에 연결되는 전도체로서 작용하도록 높게 도핑된다.
낮게 도핑된 셀 층을 가지는 코어-쉘 구성은 본 발명에 따른 방법에 의해 달성될 수 있다. 방법은 두 개의 상이한 성장방법을 사용하는 것을 근거로 하는데, 첫 번째 방법은 금속-반도체 접합의 형성에 적절한 형판(template)을 제공하고, 두 번째 방법은 낮게 도핑된 영역에서 도핑 레벨의 제어를 가능하게 한다.
본 발명에 따라 반도체 나노와이어와 금속 콘택 간에 금속-반도체 접합에 의해 형성되는 쇼트키 장벽을 포함하는 장치를 형성하기 위한 방법은:
- 제1단계에서, 금속-반도체 접합의 형성을 위한 형판을 형성하기 위하여 나노와이어 코어를 축방향으로 성장시키고;
- 제2단계에서, 성장방법을 전환하여, 나노와이어 코어 상에 쉘을 방사상으로 성장시키고; 그리고
- 쉘 상에 제1금속 콘택을 제공하는 것을 포함한다.
본 발명에 따라서, 저가로 넓은-밴드갭 쇼트키 다이오드를 제작하고 또한 높은 신뢰성을 유지할 수 있다.특히, 본 발명은 결함이 없는 넓은-밴드갭 쇼트키 다이오드에 가깝도록 제작할 있도록 해준다.
본 발명의 다른 장점은, 사용한 재료시스템과 기술은 쇼트키 다이오드를 매우 높은 생산성으로 제작할 수 있도록 해준다.
본 발명의 또 다른 장점은, 동일한 기판 위에 표준 Si 마이크로 전자장치와 넓은-밴드갭 반도체 두-단자(two-terminal) 장치들을 집적화시킬 가능성을 증가시킨다는 것이다. 따라서, 표준 Si 기판을 표준 Si 마이크로 전자장치의 제조뿐만 아니라, 무결함 Ⅲ-Ⅴ 반도체 전자장치의 제조에 사용할 수 있게 된다.
표준 Si-웨이퍼 상에 집적화의 예는, 웨이퍼의 제1부분 또는 부분들과, 나노와이어들은 쇼트키 다이오드들을 형성하도록 배열된다. 웨이퍼의 제2부분 또는 부분들과 그리고, 저항과 커패시터들뿐만 아니라 MOS-트랜지스터와, 계면효과트랜지스터(FET), 주문용 반도체(ASIC)과 같은 표준 반도체 부품들이 배열될 수 있다. 이는, 비록 제조비용을 적절한 레벨로 유지할 수 있다 하더라도, 고성능 나노와이어 장치들과 표준 반도체 전자장치들을 표준 Si-기판 위에 완전하게 집적화할 수 있는 가능성을 제공한다.
본 발명의 다른 실시예들은 종속 청구항들에 규정된다. 첨부도면들과 청구항들을 함께 고려하면, 본 발명의 실시예의 상세한 설명으로부터 본 발명의 다른 목적과, 장점과 새로운 특징을 명확히 알 수 있게 될 것이다.
본 발명에 따라, 쇼트키 다이오드를 매우 높은 생산성으로 제작할 수 있도록 해준다.
도 1은 본 발명에 따라 성장 방향으로 제한된 연장을 가지는 나노와이어를 개랴적으로 설명하는 도면.
도 2는 본 발명에 따라 나노와이어의 상부 상의 제1콘택과 기판을 통해 나노와이어에 연결되는 제2콘택을 가지는 쇼프키 장벽을 포함하는 나노와이어 구조를 개략적으로 설명하는 도면.
도 3은 본 발명에 따라 코어-쉘 구성에서 방사상 쇼트키 장벽을 포함하는 나노와이어 구조를 개략적으로 설명하는 도면.
도 4는 본 발명에 따라 길이방향 헤테로구조를 가지는 나노와이어를 가지는 방사상 쇼트키 장벽을 포함하는 나노와이어 구조를 개략적으로 설명하는 도면.
도 5 및 도 6은 도 3과 도 4의 나노와이어 구조들의 변형을 각각 개략적으로 설명하는 도면.
본 발명의 바람직한 실시예들을 첨부도면을 참조하여 설명하게 된다.
다음에 설명하는 실시예들은 모두 나노와이어의 사용을 기반으로 하고 또한 이 응용의 목적을 위하여, 용어 나노와이어는 그 폭 또는 직경이 나노미터 크기인 형상을 가지는 구조물로서 해석되어야 한다. 이러한 구조물은 보통, 나노위스커(nanowhisker), 일차원 나노-소자, 나노로드(nanorod) 등으로 부른다. 그러나, 나노와이어는 비-신장된(non-elongated) 형상을 가지는 않는 나노와이어들의 고유 특성들 중에서 몇몇 이점을 가질 수 있다. 예컨대, 추가 공정을 위한 무결함 형판을 제공하기 위하여, 피라미드 형상 또는 단지 약간의 에피택셜 층들 정도로 얇은 비-신장된 나노와이어들을 상대적으로 큰 결함밀도를 가지는 기판재료 상에 형성할 수 있다.
본 발명의 나노와이어들은 마이크로전자공학 분야에서 웨이퍼로 불리는 깊ㄴ 상에 성장한다. 기판은 그 표면 상에 하나 이상의 표면층들을 포함할 수 있다. 이 층들은 통상적으로 버퍼층으로 부르고 또한 용어 "기판"은 결정 Si 기판과 같은 단일 기판, 또는 기판과 버퍼층을 함께 나타낼 수 있다.
나노와이어들은 바람직하게 WO 2007/102781 및 WO 2008/085129호에 기술된 것과 같은 선택영역 성장기술을 사용하여 성장하는데, 여기서 나노와이어들은 촉매로서 입자를 사용하는 일이 없이 성장된다. 입자 조력 성장(particle assisted growth)에 의한 기판 상에 나노와이어 형성의 광범위한 공정 또는 미국특허 제7,335,908호에 기술된 소위 VLS(vapour-liquid-solid) 매카니즘뿐만 아니라 잘 공지된, 상이한 유형의 화학적 빔 에피택시(Chemical Beam Epitaxy) 및 기상 에피택시(Vapour Phase Epitaxy) 방법들을 사용할 수 있다.
GaN 및 AlGaN과 같은, 넓은-밴드갭 재료들로 된 거의 무결함 나노와이어들은, Si 기판에서 성장한다 하더라도 상이한 기판들 위에서 성장하였다. 기판 위에 Ⅲ-Ⅴ재료로 된 버퍼층을 먼저 제공하고, 계속하여 버퍼층 위에서 나노와이어들을 성장시킴으로써 나노와이어들이 기판 위에 직접 성장할 수 있다. WO 2009/054804호에 도시된 것과 같이 예컨대 Ⅲ-Ⅴ재료 전구물(precursor)의 선-흐름(pre-flow)에 의해 제공된 기판 상의 종단 층(termination layer)은 Si 상에 수직으로 정렬된 반도체 나노와이어들을 얻는데 조력할 수 있다.
기본적으로 본 발명에 따른 장치는 적어도 하나의 반도체 나노와이어(1)와 제1금속 콘택(5)을 포함하는데, 반도체 나노와이어(10)와 제1금속 콘택(5) 사이의 금속-반도체 접합은 쇼트키 장벽을 형성한다.
도 1을 참조하여 보면, 본 발명의 한 실시예에 따른 장치는 기판(2)에서부터 성장하여, 기판(2)에서부터 돌출하고, 그리고 반도체 나노와이어(2)의 베이스에서 전도체로서 작용하는 전도소자에 연결되는 적어도 하나의 반도체 나노와이어(1)와, 그리고 반도체 나노와이어(1)의 대향단(opposed end) 위에 배열된 제1금속 콘택(5)을 포함한다. 금속-반도체 접합에 인접한 세그먼트에서 반도체 나노와이어(1)는 적어도 낮은 도핑레벨을 가진다.
예컨대, 도 1에 도시되어 있듯이, 예컨대 n++-형 Ⅲ-Ⅴ재료와 같은, 반도체 나노와이어(1)보다 실질적으로 높은 도핑레벨을 가지는 공통 버퍼층(9)에서부터 실질적으로 축방향으로 성장한, 예컨대 n-형 Ⅲ-Ⅴ재료와 같은 낮은 도핑레벨과 그리고 기판(2)에 반대되는 반도체 나노와이어(1)의 단부 상에 배열되는 제1금속 콘택(5)을 가지는 반도체 나노와이어(1)의 배열을 포함한다. 이는 일련의 금속(Me) 콘택//n-형 Ⅲ-Ⅴ나노와이어/n++-형 Ⅲ-Ⅴ버퍼층을 형성하고, 이중 사선(굵은 사선)은 금속-반도체 접합의 위치를 나타낸다. 절연 스페이서(dielectric spacer)(7)가 제1금속 콘택(5)과 기판(2) 사이에 배열되어, 반도체 나노와이어들(2) 간의 갭을 채운다. 버퍼층(9)은 금속-반도체 접합 각각에 연결되는 전도체로서 기능한다. 예컨대, 두-단자(two-terminal) 장치는 높게 도핑된 버퍼층(9) 위에 제2콘택(6)을 배치함으로써, 바람직하게는 오믹 콘택을 형성함으로서 형성된다. 절연 스페이서(7)는 반도체 나노와이어(2)의 성장에 사용되는 절연체 성장 마스크(growth mask)(미도시)를 포함할 수 있다. 같은 종류의 재료로 도핑된 반도체 나노와이어(1)를 예시하였다 하더라도, 나노와이어는 상이한 조성 및/또는 도핑의 하나 이상의 세그먼트들을 포함할 수 있다. 예컨대, 나노와이어(1)는 기판에 인접한 높은 도핑 레벨을 가지는 제1세그먼트와 금속-반도체 접합에 인접한 낮은 도핑 레벨을 가지는 제2세그먼트로 성장할 수 있어서, 상기 제1세그먼트는 금속-반도체 접합에 접속되는 전도체로서 작용한다.
반도체 나노와이어 또는 나노와이어들(1)은 또한 버퍼층(9) 이외의 다른 수단에 의해 콘택될 수 있다. 예컨대, 나노와이어(1)의 베이스에서 랩 어라운드 콘택(wrap around contact)을 사용할 수 있거나 또는 기판(2) 측면으로 또는 통해 연장하는 전도체를 제공하도록 기판(2)이 도핑될 수 있다.
상기 실시예의 제1금속 콘택(5)은, 전형적으로 다각모서리(facetted) 또는 평면(planarised)인 나노와이어(1) 각각의 자유단 표면(free end surface) 위에 배열될 수 있거나, 또는 나노와이어(1) 각각의 원주영역 위로 연장하여, 나노와이어(1) 각각의 단부부분(end portion)를 에워싼다. 본 출원에 있어서, 용어 "원주영역"은 반도체 나노와이어의 만곡된 측벽(curved sidewall)에서 원주영역으로 해석되어야 한다.
도 2는 n-형 GaN으로 만들어진 반도체 나노와이어(1)의 배열을 포함하는 본 발명에 따른 장치의 한 예를 개략적으로 설명하는 것으로서, 반도체 나노와이어(1) 각각은 Si로 만들어진 기판(2) 위에 n++-형 GaN으로 만들어진 공통 버퍼층(9)으로부터 성장한다. 쇼트키 장벽을 형성하기 위하여 제1금속 콘택(5)이 기판(2)에 대향하는 반도체 나노와이어(1)들의 단부 부분에 배열된다. 백금(Pt) 및 니켈(Ni)들은 n-형 GaN에 대한 고품질 쇼트키 콘택을 형성하는 것으로 판명되었고, 이들 각각을 사용할 수 있지만, 이에 한정되는 것은 아니다. 이 예에서, 반도체 나노와이어(2)들을 위치시키고 또한 이들의 직경을 규정하기 위하여 버퍼층(9) 위에 성장 마스크(10)가 사용되었다. 높게 도핑된 버퍼층(9)은 반도체 나노와이어(1)들에 대한 공통전극으로서 작용하고 또한 오믹 콘택을 형성하기 위해 적절한 제2콘택(미도시)기 버퍼층(9) 위 어느 곳에 배열되거나 또는 버퍼층(9)이 다른 수단에 의해 전기적으로 연결된다. 절연 성장마스크가 버퍼층(9) 위에 배열되어 제1금속 콘택(5)을 버퍼층(9)으로부터 절연시킨다 하더라도, 높은 전압동작, 즉 100V 이상에 대해 추가적인 절연을 제공하도록 절연 스페이스가 배열되는 것이 바람직하다.
쇼트키 다이오드들을 형성하는데 특히 관심을 끄는, GaN과 같은 많은 Ⅲ-Ⅴ재료들은, 호환성 기판들이 없는 관계로 스레딩 디스로케이션(threading dislocation)과 적층 흠(stacking fault)을 포함한다. 선행기술 GaN 기반 장치들에 대해, SiC, Al2O3 , 및 Si들이 가장 공통적으로 사용된다. 불행히도, 이들 재료들은 GaN에 관해 격자 부정합을 이룬다. 또한, 이들 재료들은 GaN에 관해 높은 열팽창 부정합을 겪는다. 게다가, SiC 및 Al2O3 들은 값비싸고 또한 아직은 상업적으로 큰 웨이퍼 크기를 이용할 수 없다. 나노와이어의 작은 공간차지(footprint)로 인해, 이들은 3차원으로 최적 결정크기로 완화시킴으로써 결정 불일치(crystal discrepancy)를 수용할 수 있다. 예컨대, US 7,335,908호는 나노와이어의 축방향으로 큰 격자 부정합 시퀀스들을 성장시키는데 이를 사용할 기회를 기술하고 있고 또한 선택적으로 성장된 GaN 나노와이어들은 실질적으로 스레딩 디스로케이션과 적층 흠이 없는 결정 구조를 형성하였다. 이런 점에서, 본 발명에 따른 반도체 나노와이어들은 공통 평면 기판들보다는 금속-반도체 접합을 형성하기 위한 근본적으로 훌륭한 형판이 될 수 있다고 간주할 수 있다. 게다가, GaN 나노와이어들의 스레딩 디스로케이션 또는 적층 흠의 양은 GaN 벌크 재료에서보다 훨씬 작은 것으로 보였다. 그러므로, 장치성능은 버퍼(9) 또는 기판(2)의 성능저하 특성으로부터 자유롭게 될 수 있다. GaN으로 예시하였다 하더라도, 다른 넓은-밴드갭 Ⅲ-Ⅴ 반도체들에도 마찬가지로 적용할 수 있다.
도 1-2를 참조하여 기술한 상기 실시예들은, 실질적으로 축방향 금속-반도체 접합을 가지는 것으로 부를 수 있지만, 도 3-6을 참조하여 설명하는 다음 실시예들은 실질적으로, 코어-쉘 구성으로 또는 축방향으로 변하는 도핑레벨을 가지는 반도체 나노와이어를 가지는 방사상 금속-반도체 접합을 가진다. 본 발명에 따른 이와 같은 방사상 쇼트키 장치는 적어도 하나의 반도체 나노와이어(1), 또는 도 3에 설명된 것과 같이 반도체 나노와이어의 배열과, 그리고 제1금속 콘택(5)을 포함하는데, 반도체 나노와이어(1)와 제1금속 콘택(5) 간에 금속-반도체 접합은 쇼트키 장벽을 형성한다. 반도체 나노와이어의 길이를 따라 반도체 나노와이어(1) 각각의 원주영역을 적어도 부분적으로 둘러싸도록, 제1금속 콘택(5)이 반도체 나노와이어(1) 각각 상에 배열된다.
도 3을 참조하면, 반도체 나노와이어(1)는 나노와이어 코어(3)와 쉘(shell)(4)을 포함한다. 쉘(4)은 제1금속 콘택(5)에 이해 둘러싸이는 원주영역에서 적어도 나노와이어 코어(3)를 둘러싸고 또한 나노와이어 코어(3)는, 나노와이어 코어(3)가 전도체로서 기능하고 그리고 쉘(4) 또는 쉘의 일부가 쇼트키 장벽의 공핍영역으로서 기능하도록 쉘(4)보다 상당히 높은 도핑레벨을 가진다.
예컨대, 나노와이어 코어(3)는 n++-형 GaN과 같은 높게 도핑된 Ⅲ-Ⅴ 재료로 구성된다. 높게 도핑된 나노와이어 코어(12) 위에, n-형 GaN과 같은 상당히 낮은 정도의 도핑을 가지는 Ⅲ-Ⅴ 재료의 쉘(4)이 성장된다. 제1금속 콘택이 쉘(4) 위에 배열되어, 성기게 도핑된 반도체와 함께 반도체 나노와이어(1)에서 쇼트키 장벽을 형성한다. 반도체 나노와이어(1)의 코어(3)는 전도체로서 작용한다. 즉, 낮은 저항을 보인다. 재료 시퀀스는, Me//n-형 Ⅲ-Ⅴ쉘/n++-형 Ⅲ-Ⅴ코어/n++-형 Ⅲ-Ⅴ 버퍼층이다. 높게 도핑된 나노와이어 코어(3)와 높게 도핑된 버퍼층 둘 다는 전극으로서 작용한다. 버퍼층(9)고 반도체 나노와이어(1)의 베이스로부터 제1금속 콘택(5)을 절연시키기 위하여 절연 스페이서가 다시 필요하게 된다.
도 4에 따른 본 발명의 다른 실시예에서, 장치는 반도체 나노와이어(1)에서 가변 도핑레벨(varying doping level)을 가지는 방사상 디자인(radial design)을 가진다. 예컨대, 높게 도핑된 Ⅲ-Ⅴ재료로 구성되는 제1세그먼트(1a)를 형성하기 위하여 나노와이어(1)가 먼저 축방향으로 성장된다. 이후에, 낮은 도핑 레벨을 가지는 Ⅲ-Ⅴ재료의 제2세그먼트(2a)가 제1세그먼트(1a) 위에서 축방향으로 성장된다. 그런 다음, 제1금속 콘택(5)이 적어도 제2세그먼트(1b)의 원주영역을 커버하고 또한 제1세그먼트(1a)와 기판(2)으로 절연되도록, 제1금속 콘택(5)이 반도체 나노와이어의 제2세그먼트(1b) 위에 배열된다. 이는 예컨대, 재료 시퀀스 Me//n-형 Ⅲ-Ⅴ 나노와이어 세그먼트/n++-형 Ⅲ-Ⅴ나노와이어 세그먼트/n++-형 버퍼층을 형성한다.
본 발명에 따른 나노와이어 쇼트키 장치의 방사상 설계는 여러 장점들을 가진다. 축방향 성장과 방사상 성장을 위한 성장 조건들을 상이하다. 축방향 또는 나노와이어 성장은 결정표면 상에 성장 분자들의 이동 경로 길이(migration path length)를 증가시킴으로써, 보통은 Ⅴ/Ⅲ 비율을 줄임으로써, 또는 전체 성장압력을 줄임으로써 가능해진다. 즉 축방향 성장 단계는 WO 2008/085129에 기술되어 있듯이, 방사상 성장 단계보다는 상당히 낮은 Ⅴ/Ⅲ재료 비율을 사용한다. 성장 조건들의 이들 수정의 단점은 불순물 원자들과 종렬 V 공백(vacancies)의 도입을 증가시킨다. 이는, 재료에서 높은 백그라운드 도핑(background doping)과 깊은 레벨의 결함(deep level defects)을 일으키고 그리고 허용 가능한 반도체 특성을 가지는 낮은 도핑 재료를 달성하기 위한 가능성을 악화시킬 수 있다. 그러므로, 방사상 디자인은 축방향 디자인에서보다는, 성장 동안에 도핑 레벨의 큰 변화를 가능하게 하고 또한 금속-반도체 접합에 인접한 반도체 재료의 도핑 레벨을 제어하는 것이 쉽다.
기본적으로, 반도체 나노와이어(1)와 제1금속 콘택(5) 간의 금속-반도체 접합이 쇼트키 장벽을 형성하는, 적어도 하나의 반도체 나노와이어(1)와 제1금속 콘택(5)을 포함하는 장치를 형성하기 위한 방법은:
- 금속-반도체 접합의 형성을 위한 형판을 형성하기 위하여 나노와이어 코어(3)를 축방향으로 성장시키는 제1단계를 포함하되, 상기 형판은 스레딩 디스로케이션과 적층 흠이 실질적으로 없으며;
- 성장방법을 전환하여, 나노와이어 코어(3) 상에 쉘(4)을 방사상으로 성장시키는 제2단계를 포함하고; 그리고
- 상기 쉘 상에 제1금속 콘택(5)을 제공하는 단계를 포함하되, 제1금속 콘택(5)은 반도체 나노와이어의 길이를 따라 반도체 나노와이어(1) 각각의 원주영역을 둘러싼다.
상기 제1단계는 스레딩 디스로케이션과 적층 흠의 견지에서 보면 무결함 재료의 성장을 가능하게 한다. 여전히 이러한 종류의 결함들이 남아 있을 작은 가능성이 있지만, 그러나 많은 수의 나노와이어들에서 이러한 결함들의 존재를 무시할 수 있게 된다. 방사상 성장으로 전환하면, 쉘은 형판의 장점적 특성들, 즉 스레딩 디스로케이션과 적층 흠과 같은 결합이 없는 특성을 에피택셜적으로 이어받는 한편, 불순물과 공백 레벨이 줄어든다. 이는, 상기에서 설명한 장점적 특성을 유지하는 한편 폭 넓은 잠재적인 도핑 레벨을 가능하게 한다. 상기에서 설명하였듯이, 방사상 성장단계는 전형적으로 축방향 단계보다는 상당히 높은 Ⅴ/Ⅲ 재료비율을 사용한다. Ⅴ/Ⅲ 비율의 예는 WO 2008/085129호에서 찾아볼 수 있다. 방사상 성장은 또한 상이한 재료 구성들과, 도핑으로 반복될 수 있어서, 다층 또는 단계가 나뉜(graded) 구성을 가지는 쉘-형 구조를 제공한다.
본 발명의 반도체 나노와이어를 성장시키기 위한 선택적 성장영역 기술, 즉 촉매가 없는 성장기술을 사용함에 있어서 한 가지 장점은, 성장 조건들이 상이한 성장 매카니즘 또는 도핑에 대해 수정될 때 촉매 공정의 화학반응을 고려할 필요가 없다는 것이다.
방사상 디자인은 잠재적으로 큰 접합 표면으로 인해 보다 튼튼하고 또한 신뢰성이 있는 쇼트키 다이오드를 제공한다. 접합 표면은 나노와이어의 길이를 변화시킴으로써 또는 제1금속 콘택의 커버 정도를 변화시킴으로써 수정할 수 있다. 반도체 나노와이어(1)의 가장 먼 곳에서 금속-반도체 접합이 배열되는 축방향 디자인을 사용하면, 단락회로의 위험성이 높다.
방사상 디자인으로 인해, 쇼트키 장치의 공간차지는 선행기술에서보다 훨씬 더 작아져, 패킹밀도(packing density)는 플래너 기술(planar technoloty)의 패킹밀도보다 적어도 5배 높을 수 있게 된다.
나노와이어의 최적 치수는 금속-반도체 접합에 인접한 반도체 영역의 도핑 레벨에 의존하는 공핍영역의 폭에 의해 결정된다. 도 1과 2의 실시예에서, 나노와이어는 전체 폭에 걸쳐 낮게 도핑되고 또한 공핍은 낮게 도핑된 이 영역에서 일어난다. 방사상 디자인에서, 낮게 도핑된 영역은 쉘층(4)에 포함되는 것이 바람직하고 또한 높게 도핑된 코어(3)는 전도체로서 작용한다. 나노와이어 코어(3)의 직경은 크게 중요하지 않지만,
쉘층(4)에서 낮게 도핑된 영역의 두께는 특성에 큰 영향을 미친다. 나노와이어 직경은 전형적으로 5nm 내지 150nm 이지만, 500nm 정도로 클 수 있고, 그리고 최적 직경은 디자인과 장치의 사용목적에 따라 변할 수 있다. 나노와이어들은 다양한 단면 형상을 가질 수 있기 때문에, 직경은 유효 직경(effective diameter)로 부른다.
축방향 및 방사상 성장을 위한 Ⅲ 및 Ⅴ재료 전구체들에 관한 방법의 세부사항은 이 명세서에서 주어지지 않는데, 이들은 기술분야에서 공지되어 있기 때문이다. Ⅲ-Ⅴ재료의 선택에 따라, 상이한 전구체들을 사용할 수 있다. 상이한 전구체들은 상이한 적정 값들의 흐름율을 이끌기 때문에, 따라서 Ⅴ/Ⅲ 비율은 수정되어야 할 필요가 있게 된다. 이러한 수정은 상기에서 주어진 지침과 선행기술을 기반으로 당업자에 의해 이루어질 질 수 있다.
본 발명의 장치의 반도체 나노와이어(1)는 규정된 장치 레이아웃에 따라 규정된 위치에서 성장할 수 있다. 리소그래픽 공정을 사용하여 패턴을 규정할 수 있다.
상기에서 언급하였듯이, 절연 스페이서(7)는 제1금속 콘택(5)을 기판(2)으로부터 절연시키기 위해 배열된다. 제1 및 제2콘택(5,6)들 사이에 충분히 높은 전압을 인가하면, 재료와 절연 스페이서(3)에 의해 전압이 결정되고, 전기적 항복(breakdown)은 장치를 통해 전류의 자유로운 흐름이 이루어지게 한다. 절연 스페이서(7)가 배열되어 전기적 항복을 방지하고, 그리고 소정의 전위 차이를 견디도록 만들어진다. 한정하고자 하는 것은 아니지만, 절연 스페이서의 한 예는, nm 절연체 당 1V의 항복전계(breakdown field)라면, 1kV의 전압을 견딜 수 있는 1000nm 두께보다 큰 필요가 있는 이산화실리콘(silicon dioxide) 층이다.
기판(2), 또는 기판관통전극(through-substrate via)을 형성하는 기판의 부분은 전기적인 전도특성을 이루기 위하여, 높은 도핑 레벨 아래의 규정에 따라 매우 높은 도핑 레벨로 도핑될 수 있다. 이는, 기판(2)의 제1측면에 제1금속 콘택(5)를 위치시키는 것을 가능하게 하고, 또한 기판(2)의 제2측면에 제2콘택(6)을 위치시키는 것을 가능하게 한다.
기판(2) 위에 부분적으로 또는 완전하게 배열될 수 있는 버퍼층(9)은 나노와이어 성장을 위해 필요한 재료에 따라 선택된다. 한정하는 것은 아니지만, 반도체 나노와이어(1)를 위한 적절한 재료들은: GaN, InN, InP, GaAs, GaP 및 AlInGaN, AlGaN, InGaN, InAsP, InGaP, InGaAs와 같이 이들의 셋 또는 넷으로 이루어지는 상(phase)을 포함한다. 따라서, 버퍼층(9)에 대해 적절한 재료들도 동일하다. 재료의 선택시에, 비용이 문제이다. 기판(2)은 바람직하게 Ⅲ-Ⅴ재료를 포함한다. 보다 상세히 말하면, 한정하는 것은 아니지만, 기판(2)에 대한 적절한 재료는: Si, SiC, Si3N4, Al2O3, MgO 를 포함한다. 보다 상세히 말하면, 한정하는 것은 아니지만, 제1금속 콘택(5)을 위한 적절한 재료들은: Mg, Hf, Ag, Al, W, Au, Pd, Ni 또는 Pt 를 포함한다. 화학식을 읽는 일반명명법에 따라, 원소 A와 원소 B로 구성되는 화합물은 보통 AB로 표시되는데, 이는 AxB1 - x 로 해석되어야 한다.
본 발명의 목적을 위해, 높게 도핑된 재료는 바람직하게 5·1017 을 넘어서는 도핑 레벨을 가지고, 보다 바람직하게는 1·1018 을 넘어서는 도핑 레벨을 가진다. 본 발명의 목적을 위해 낮은 도핑 레벨을 가지는 재료는 바람직하게 1·1017 아래의 도핑 레벨을 가지고, 보다 바람직하게는 1·1016 아래의 도핑 레벨을 가지고, 더 바람직하게는 1·1015 아래의 도핑 레벨을 가지고, 가장 바람직하게는 1·1014 아래의 도핑 레벨을 가진다.
비록 본 발명이 "상부(top)", "수직(vertical)", "수평(lateral)", "폭(width)", "길이(length)" 의 용어로 기술하였지만, 장치의 공간에서 물리적 방향은 중요한 것이 아니다. 이들 용어들은 장치의 상이한 특징들 간의 상호관계를 기술하기 위해서만 사용된다.
가장 실제적이고 또한 바람직한 실시예들이라고 현재 간주되는 것과 관련해 본 발명을 기술하였지만, 본 발명의 기술된 실시예들에 한정되지 않고, 반대로 첨부한 청구범위 내에서 다양한 수정과 등가 구성을 커버하는 것으로 이해해야 한다.

Claims (15)

  1. 적어도 하나의 반도체 나노와이어(1)와 제1금속 콘택(5)을 포함하고, 상기 반도체 나노와이어(1)와 상기 제1금속 콘택(50 간의 금속-반도체 접합은 쇼트키 장벽을 형성하는 장치에 있어서, 상기 제1금속 콘택(5)은 적어도 부분적으로 반도체 나노와이어(1) 각각의 원주영역을 둘러싸는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 반도체 나노와이어(1)는 나노와이어 코어(3)와 쉘(40을 포함하고, 상기 쉘(4)은 상기 제1금속 콘택(5)에 의해 둘러싸이는 원주영역에서 적어도 나노와이어 코어(3)를 둘러싸고, 그리고 필수적으로 나노와이어 코어(3)가 전도체로서 기능하고 또한 쉘(4) 또는 쉘의 일부가 쇼트키 장벽의 공핍영역으로서 기능하도록 나노와이어 코어(3)는 쉘(4)보다 상당히 높은 도핑 레벨을 가지는 것을 특징으로 하는 장치.
  3. 제1항 또는 제2항에 있어서, 상기 반도체 나노와이어(1)는 제1세그먼트(1a)와 제2세그먼트(1b)를 포함하고, 상기 제1세그먼트는 제2세그먼트(1a)와 제1금속 콘택(5)보다 상당히 높은 도핑 레벨을 가지고 그리고 제2세그먼트(1b)는 금속-반도체 접합을 제공하는 것을 특징으로 하는 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1금속 콘택(5)은 커버되지 않은 반도체 나노와이어(1)의 일단부를 남겨 놓도록 절단되는 것을 특징으로 하는 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 나노와이어(1)가 반도체 기판(2)으로부터 돌출하는 것을 특징으로 하는 장치.
  6. 제5항에 있어서, 상기 기판(2)은 Si를 포함하는 것을 특징으로 하는 장치.
  7. 제5항 또는 제6항에 있어서, 상기 기판(2)은 나노와이어(1)에 인접하여 Ⅲ-Ⅴ반도체재료로 만들어진 버퍼층을 포함하는 것을 특징으로 하는 장치.
  8. 제7항에 있어서, 상기 버퍼층(25)은 GaN, InN, InGaN, InP, GaAs 또는 GaP로 구성되는 것을 특징으로 하는 장치.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서, 절연 스페이서(7)가 상기 제1금속 콘택(5)과 상기 기판(2) 사이에 배열되는 것을 특징으로 하는 장치.
  10. 제9항에 있어서, 상기 절연 스페이서(7)는 금속-반도체 접합까지 반도체 나노와이어(1)의 길이를 따라 부분적으로 연장하는 것을 특징으로 하는 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 제1금속 콘택(50은 Au 및/또는 Pd 및/또는 Ni 및/또는 Pt를 포함하는 것을 특징으로 하는 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 나노와이어는 GaN, GaAsm GaInN 또는 GaP 로 제조되는 것을 특징으로 하는 장치.
  13. 제1항에 있어서, 상기 장치는 상기 제1금속 콘택(5)에 의해 전기적으로 병렬로 연결된 배열에서 다수의 반도체 나노와이어(1)들을 포함하는 것을 특징으로 하는 장치.
  14. 반도체 나노와이어(1)와 금속 콘택(5) 간에 금속-반도체 접합에 의해 형성되는 쇼트키 장벽을 포함하는 장치를 형성하기 위한 방법에 있어서, 상기 방법은:
    - 상기 금속-반도체 접합의 형성을 위한 형판을 형성하기 위하여 축방향으로 나노와이어 코어(3)를 성장시키는 제1단계와;
    - 성장방법을 전환하여, 상기 나노와이어 코어(3) 상에 쉘(4)을 방사상으로 성장시키는 제2단계와; 그리고
    상기 쉘(4) 상에 제1금속 콘택(50을 제공하는 단계를 포함하는 것을 특징으로 하는, 반도체 나노와이어와 금속 콘택 간에 금속-반도체 접합에 의해 형성되는 쇼트키 장벽을 포함하는 장치를 형성하기 위한 방법.
  15. 제14항에 있어서, 상기 쉘(4), 상기 나노와이어 코어(3)는 쉘(4)보다 상당히 높은 도핑 레벨로 도핑되는 것을 특징으로 하는 방법.
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