KR20080096789A - 나노와이어를 포함하는 트랜지스터 - Google Patents

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Abstract

본 명세서에는 진성인 또는 약하게 도핑된 영역(26, 28)에 의해 분리되는 소스(24)와 드레인(29)을 구비하는 나노와이어(22, 22')를 포함하는 트랜지스터가 기술되었다. 퍼텐셜 장벽은 진성인 또는 약하게 도핑된 영역(26, 28)과, 소스(24) 및 드레인(29) 중 하나 사이의 계면에서 형성된다. 게이트 전극(32)이 퍼텐셜 장벽의 부근에 제공되어 게이트 전극(32)으로 적절한 전압을 인가함으로써 퍼텐셜 장벽의 높이가 변조될 수 있다.

Description

트랜지스터{NANOWIRE TUNNELING TRANSISTOR}
본 발명은 나노와이어 터널링 트랜지스터에 관한 것으로, 보다 구체적으로는 특허청구범위 청구항 제1항에 따른 나노와이어 터널링 트랜지스터에 관한 것이다.
금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 채널 길이가 나노미터 체제로 규모화됨에 따라, 단채널 효과(short channel effect)가 점점 뚜렷해지고 있다. 결과적으로 나노규모의 MOSFET에 있어서 우수한 장치 성능을 획득하기 위해 효과적인 게이트 제어가 요구된다. 이러한 이유로, 멀티게이트, "전면 게이트(gate-all-around)" 또는 "랩-어라운드(wrap-around)" 게이트 트랜지스터가 검토되고 있다.
수직 에피택셜 반도전성 나노와이어 장치는 가능한 미래의 트랜지스터 장치 후보로서 검토되어왔다. 연구되어온 다수의 장치 중, "랩-어라운드" 게이트 장치가 가장 널리 연구되었다. 이 장치에는 나노와이어 내부의 전자 특성을 제어하기 위해 나노와이어를 둘러싸는 고리 모양의 전극이 제공된다.
VLS(vapor-liquid-solid) 기술에 의해 매우 다양한 반도전성 재료(SiGe, Zno, GaAs, InAs 등)의 단결정질 나노와이어가 성장하는 것이 가능하다.
VLS 기술은 또한 세로의 헤테로 구조 나노와이어(LOHN: longitudinal heterostructure nanowires)를 성장시키는 것을 가능케 한다. LOHN 구조는 조성적으로 다른 재료인 적어도 하나의 다른 부분에 인접하고 실질적으로 결정질의 재료인 적어도 하나의 부분을 포함하며, 이들 부분 사이에는 접합이 형성된다. LOHN 구조가 단지 두 개의 인접하는 부분들로 제한되는 것은 아니며 조성적으로 서로 다른 복수의 재료들을 포함할 수 있다. "조성적으로 서로 다른"이라는 표현에 의해 아래의 가능성이 포함된다:
a) 진성인 또는 도핑된 서로 다른 화학적 조성을 갖는 재료들과,
b) 예로서 동일한 재료이지만 서로 다른 결정 배향을 갖는 재료들과 같이, 서로 다른 결정 방향을 갖는 재료들.
나노와이어 헤테로구조는 세로 방향으로 보았을 때 조성적으로 서로 다른 재료들을 포함할 수 있으며, 예로서 적어도 두 개의 부분들이 서로 다른 재료들을 포함할 때 서로 다른 재료의 부분들 또는 복수로 분할된 나노와이어의 부분들을 교번으로 또는 주기적으로 포함할 수 있다.
그러나, 나노미터 규모의 치수를 갖는 장치는 다수의 뚜렷한 단점을 갖는다. 특히,
1. 액티브 영역 내의 불순물 도핑에서의 변이(fluctuation)가 크고 불가피하다.
2. 장치의 트랜스컨덕션(transconduction)이 게이트 길이에 의존한다. 나노 와이어 전계 효과 트랜지스터 장치에서 매우 작은 게이트 길이를 제조하는 것은 상당한 기술적 어려움을 수반한다.
도핑 농도 및 채널 길이에 덜 의존하는 수평 MOSFET 장치 개념은 1992년에 제안되었으며 Jpn. J. Appl. Phys., vol. 31, p.L1467 (1992년)에서 R. Hattori, A. Nakae 및 J. Shirafuji에 의해 기술되었다. 이 장치는 금속 소스 및 드레인 영역을 사용하였다. 이들 영역 사이의 쇼트키 장벽은 게이트 전극에 게이트 전압을 인가함으로써 변조될 수 있다.
이러한 모든 진전에도 불구하고, 보다 향상된 트랜지스터에 대한 필요성이 여전히 존재한다.
본 명세서에는 진성인 또는 약하게 도핑된 영역에 의해 분리되는 소스와 드레인을 구비하는 나노와이어를 포함하는 트랜지스터가 기술되었다. 퍼텐셜 장벽은 진성인 또는 약하게 도핑된 영역과, 소스 및 드레인 중 하나 사이의 계면에서 형성된다. 게이트 전극이 퍼텐셜 장벽의 부근에 제공되어 게이트 전극으로 적절한 전압을 인가함으로써 퍼텐셜 장벽의 높이 및/또는 폭이 변조될 수 있다.
본 발명의 트랜지스터의 바람직한 실시예에서 장벽 영역은 소스와 드레인 사이의 진성인 또는 약하게 도핑된 영역 내에 위치한다.
본 발명에 따르면 장벽 영역은 강하게 도핑된 반도체 재료일 수 있다. 장벽 영역의 재료는 이것이 인접하는 약하게 도핑된 또는 진성인 반도체 영역에 대해 좁은 장벽을 형성하도록 선택되어야만 한다. 이러한 재료의 예는 트랜지스터의 적절한 동작을 보장하도록 적절한 전자 친화력을 갖는 다양한 금속들 및 강하게 도핑된 반도체 영역들이다.
본 발명의 트랜지스터의 실질적인 실시예에서, 장벽 영역을 형성하는 반도체 재료는 인듐 비소이며, 인접하는 진성인 또는 약하게 도핑된 영역은 실리콘 또는 갈륨 비소로 제조된다.
다른 실시예에서 장벽 영역은 금속으로 제조된다. 이러한 경우 장벽 영역의 계면에서의 퍼텐셜 장벽은 일반적으로 쇼트키 장벽이라 지칭된다.
바람직하게는 나노와이어가 반도체 기판 상에 성장될 수 있다.
본 발명의 바람직한 향상에서 나노와이어는 트랜지스터의 소스 및 드레인을 형성하는 강하게 도핑된 단부들을 구비한다.
본 발명의 트랜지스터의 실질적인 일 실시예에서, 나노와이어의 외부 표면은 절연층에 의해 커버된다. 이러한 경우 절연층의 상단 상에 게이트 전극을 형성하는 금속층이 증착되는 것이 바람직할 수 있다. 특정 실시예에서 절연층은 유전층 또는 게이트 전극에 대한 쇼트키 장벽을 형성하는 광대역 갭 반도체이다. 특정한 일 실시예에서, 게이트 전극에 대한 쇼트키 장벽을 형성하는 광대역 갭 반도체는 델타-도핑된 층을 포함한다.
도 1은 종래 기술에서 알려진 수평 쇼트키 소스-드레인 MOSFET 트랜지스터의 개략적인 구조,
도 2a 내지 2c는 각각 서로 다른 바이어스 전압들이 인가된, 도 1에 도시된 트랜지스터의 전자 대역 구조를 도시한 도면,
도 3은 알려진 쇼트키 터널 트랜지스터의 개략적인 도면,
도 4는 본 발명의 제 1 실시예에 따른 나노와이어 트랜지스터의 구조 및 자신의 대역 구조를 개략적으로 도시한 도면,
도 5a 내지 5h는 도 4의 나노와이어 트랜지스터 구조를 제조하는 프로세싱 단계의 시퀀스를 도시한 도면.
도 6은 본 발명의 제 2 실시예에 따른 나노와이어 트랜지스터의 개략적인 구조를 도시한 도면,
도 7a 및 7b는 도 6의 나노와이어 트랜지스터 구조를 제조하는 프로세싱 단계의 시퀀스를 도시한 도면.
본 발명의 다른 구체적인 특성들 및 장점들은 하기의 설명과 첨부된 도면을 참조로 하여 자명해질 것이다. 동일한 또는 상응하는 소자들은 동일한 참조번호로 기재되었다.
도 1은 R. Hattori, A. Nakae 및 J. Shirafuji에 의해 Japanese Journal of Applied Physics, Volume 31 (1992), L1467-L1469에 개시된 터널 효과 트랜지스터를 도시한다. 알려진 트랜지스터는 쇼트키 장벽 접합의 내부 필드 발산(internal field emission)을 사용하는 수평 트랜지스터 구조체이다. 전체가 참조번호(1)로 지정된 트랜지스터는, 종래의 p-형 실리콘 기판(2) 상에 제조된다. 강하게 n-형 도핑된 채널층(3)은 종래의 인 또는 비소 이온의 주입에 의해 기판의 상단 상에 구현된다. 채널층(3)은 마스킹 단계에 의해 수평으로 정의된다. 추가의 마스킹 단계에 의해 소스(4) 및 드레인(6)은 채널층(3)의 상단 상에 팔라듐 실리사이드(PdSi)를 성장시킴으로써 증착된다. 소스(4) 및 드레인(6)은 실리콘 산화물(SiO2)로 제조되고 자신의 상단에 금속 게이트(8)가 증착되는 절연층(7)에 의해 분리된다.
도 2a는 소스(4)와 드레인(6) 사이에 바이어스 전압이 인가되지 않고 0의 게이트 전압을 갖는 도 1에 도시된 대역 구조를 도시한다. 일반적으로 페르미 레벨 EF는 트랜지스터 구조체의 전체 대역 다이어그램을 가로지르는 직선이다. 소스(4)와 채널층(3) 사이에는 계면(11)이 존재한다. 드레인(6)과 채널층(3) 사이에는 계면(12)이 존재한다. 계면(11, 12)에서 쇼트키 장벽이 형성된다. 쇼트키 장벽의 높이는 도 2a에서 eφ로 기재되었다. 도 2b는 소스(4)와 드레인(6) 사이에 인가된 바이어스 전압을 갖지만 여전히 게이트 전압은 인가되지 않은 동일한 대역 구조를 도시한다. 소스(4)와 채널(3) 사이의 쇼트키 장벽은 전자가 소스(4)로부터 드레인(6)으로 흐르는 것을 방지한다.
마지막으로, 도 2c는 인가된 소스-드레인 바이어스 전압과 양의 게이트 전압을 갖는 트랜지스터(1)를 도시한다. 도시된 바와 같이, 소스(4)와 채널(3) 사이의 쇼트키 장벽은 보다 얇아져 전자 e-가 소스(4)로부터 쇼트키 장벽을 관통하고 채 널(3)의 전도 대역을 통해 드레인(6)으로 흐를 수 있도록 한다. 따라서, 도 2c에 도시된 상태는 ON 상태로 지정되는 반면 도 2b에 도시된 상태는 OFF 상태로 지정된다. 이러한 방식으로 소스(4)로부터 드레인(6)으로의 전류의 흐름은 게이트 전압에 의해 제어된다.
도 3은 IEEE Electron Device Letters, Vol.15, No.10, p412 (1994년)에 기술된 쇼트키 터널 트랜지스터를 도시한다. 이러한 터널 트랜지스터에서 전자는 축적층(17)과 게이트(8) 사이에 형성된 매우 얇은 쇼트키 장벽을 관통할 수 있다. 도 1에 도시된 트랜지스터에 비교하여, 이러한 터널 트랜지스터는 단지 하나의 쇼트키 장벽만을 포함한다.
도 4는 본 발명에 따른 수직 트랜지스터의 개략적인 구조를 도시한 단면도이다. 전체 트랜지스터는 참조부호(21)로 지정되었다. 트랜지스터(21)는 기판(23) 상에 직접 성장되고 세로의 헤테로구조로서 구현된 나노와이어(22)를 포함한다. 본 발명은 대략 100㎚보다 작은 직경을 갖고, 바람직하게는 대략 5nm 내지 대략 50㎚의 범위의 직경과 대략 50㎚ 내지 대략 200㎛의 범위의 길이를 갖는 나노와이어 구조에 관한 것이다. 기판(23)과의 인접 부분에서 나노와이어(22)는 트랜지스터(21)의 소스(24)를 형성하는 강하게 n-도핑된 실리콘으로 이루어진다. 기판(23)으로부터 멀어지는 축의 방향에서, 나노와이어(22)는 소스(24)를 장벽 영역(27)으로부터 분리시키는 진성인 또는 약하게 도핑된 영역(26)으로 이어진다. 장벽 영역(27)은 금속성 재료로 제조된다. 본 실시예에서 이것은 코발트 실리사이드(CoSi2)이다. 그 러나 다른 실시예에서 실리콘 나노와이어(22)와 호환가능한, 다른 금속성 재료 또는 인듐 비소(InAs)와 같이 소대역 갭(small band gap)을 갖는 강하게 도핑된 반도체 또한 사용될 수 있다. 또한 기판(23)으로부터 멀어지는 축의 방향에서, 세로의 나노와이어(22) 헤테로구조는 제 2 진성 또는 약하게 도핑된 영역(28)으로 이어져 장벽(27)이 제 1 및 제 2 진성 영역(26, 28) 사이에 샌드위치되도록 한다. 나노와이어(22)는 트랜지스터(21)의 드레인(29)을 형성하는 강하게 n-형 도핑된 실리콘 영역으로 종결된다. 나노와이어(22)의 경계는 전기적으로 절연성인 유전층(31)으로 커버된다. 유전층(31)의 외부 표면 상에는 금속성 게이트(32)가 증착된다. 게이트 층(32)은 예로서 알루미늄으로 제조된다. 그러나, 알루미늄은 단지 하나의 예시일 뿐 다른 금속성 층들이 사용될 수도 있다. 드레인(29)의 상단 상에는 저항성 콘택트(33)가 존재한다.
도 1과 관련하여 기술된 수평 트랜지스터 구조에서와 같이 쇼트키 장벽은 장벽(27)과 진성인 또는 약하게 도핑된 층들(26, 28) 사이에 형성된다. 소스(24)와 드레인(29) 사이에 바이어스 전압이 인가되지 않고 게이트 전압이 인가되지 않은 채, 쇼트키 장벽은 소스(24)로부터 드레인(29)으로 전자가 흐르는 것을 방지한다. 쇼트키 장벽의 높이는 게이트(32)에 인가된 게이트 전압에 의해 변조될 수 있다. 소스 드레인 바이어스 전압이 인가되면 게이트 전압은 쇼트키 장벽을 소스(24)로부터 드레인(29)으로 흐르는 전류보다 낮춘다. 도 4의 우측에는 트랜지스터(21)의 전자 구조가 개략적으로 도시되었다. 장벽(27)과 진성인 또는 약하게 도핑된 영역들(26, 28) 간의 계면에서 쇼트키 장벽이 형성된다.
다른 실시예에서 유전층(31)은 게이트 전극의 계면에서 쇼트키 장벽을 형성하는, 예로서 Al1 - xGaxAs와 같은 광대역 갭(wide band gap) 반도체 층으로 대체된다. 이러한 실시예의 다양한 변화에서 광대역 갭 반도체 층은 델타-도핑된 층을 포함할 수도 있고 포함하지 않을 수도 있다(도 4에는 도시되지 않음). 델타-도핑된 층은 나노와이어 내부에 추가적인 불순물을 주입하지 않고도 나노와이어(22) 내의 전하 캐리어 밀도를 증가시킨다.
전류는 쇼트키 장벽을 가로지르는 열전자 방출 전류 및 쇼트키 장벽을 통과하는 터널링 전류로 이루어진다. 총 전류는 게이트 전압에 의해 변조될 수 있는 쇼트키 장벽의 유효 높이 및 폭에 지수적으로 의존한다. 이러한 방식으로 트랜지스터 작동이 획득될 수 있다. 명확하게 알 수 있는 바와 같이 유효 게이트 길이는 장벽 영역의 두께에 의해 정의되고 따라서 매우 얇을 수 있다. 따라서 게이트 전기용량은 매우 작게 제조될 수 있고 트랜지스터는 고주파수에서 동작하기에 적합하다. 다시 말하면: 게이트의 길이는 종래의 마스킹 기술에 의해 정의되는 것이 아니라 오히려 에피택셜 성장된 장벽 영역(27)의 두께에 의해 정의되기 때문에, 본 발명에 따른 트랜지스터의 게이트 길이는 종래의 트랜지스터 구조와 비교하여 훨씬 짧을 수 있다.
완전함을 위해 "쇼트키 장벽"이라는 용어는 일반적으로 금속-반도체 계면에 대해 사용되었음을 인지해야 한다. 따라서, 만약 장벽 영역(27)이 강하게 도핑된 소대역 갭 반도체(예로서, InAs)로 이루어졌다면, 이것은 보다 일반적인 퍼텐셜 장 벽에 의해 진성인 또는 약하게 도핑된 영역으로부터 분리된다.
수직 트랜지스터 구조의 길이 역시 도 4로부터 획득될 수 있다. 실리콘 기판(23)의 표면에 수직하는 방향에서의 트랜지스터 구조의 총 길이는 105㎚이다. 나노와이어(22)의 직경은 대략 30㎚이며 나노와이어(22)의 경계는 1㎚의 두께를 갖는 전기적으로 절연성인 유전층(31)으로 커버된다. 유전층(31)에 의해 커버되는 나노와이어의 총 직경은 결과적으로 32㎚이다. 나노와이어의 수평 방향에서의 게이트 전극(32)의 길이는 45㎚이고 반면에 수평 방향에서의 장벽 영역(27)의 두께는 단 5㎚이다. 그러나, 이러한 치수들은 단지 예시로서 기술된 것임을 인지해야 하며 본 발명의 범주를 제한하는 것으로 이해되어서는 안된다.
본 발명의 다른 실시예에서 진성인 또는 약하게 도핑된 영역(26, 28)은 실리콘(Si) 대신 갈륨 비소(GaAs)로 제조된다.
아래의 설명에서는 도 5a 내지 5h를 참조로 하여 도 4에 도시된 트랜지스터(21)를 제조하기 위한 하나의 가능한 프로세싱 단계의 시퀀스가 제안될 것이다. 기술된 프로세싱 방법은 단지 하나의 예시적인 방법임을 인지해야 하며 당업자는 제조될 장치의 특정 파라미터에 의존하여 개시된 프로세싱 방법으로부터 다양한 변화를 고려할 수 있을 것이다.
제조 프로세스는 주입에 의해 강하게 n-형 도핑된 표준 n-형 실리콘 기판(23)으로 시작한다. 도핑 레벨은 약 10+19cm-3이며 이것은 비소(As) 또는 인(P) 이온의 주입에 의해 획득된다. 상업적으로 입수가능한 주입기가 이 단계에서 사용된 다.
표준 광학적 리소그래피에 의해 성장 촉매(34)로서의 역할을 하는 전구체 금속 층을 포함하는 촉매 영역이 정의된다. 촉매(34)는 반도전성 나노와이어의 성장을 위해 사용된다. 금 또는 철에 의해 기체를 포함하는 실리콘의 촉매 분해가 긴 나노와이어를 형성할 수 있음이 알려져 있다. 이러한 기술은 일반적으로 VLS(Vapor Liquid Solid) 메커니즘으로 불린다. 금속 및 실리콘을 포함하는 액체 나노 드롭렛(droplet)은 성장하는 와이어의 끝에 위치한다. 불행히도, 금과 철은 실리콘 내에서 큰 확산 계수를 가지며 최종 장치의 전자 성능에 불리한 깊은 전자 레벨을 형성한다. 따라서, 금속 실리사이드는 금속성 층이 필요한 경우에 반도체 프로세싱 기술에서 훨씬 더 바람직하다. 본 발명에 있어서 니켈 및 코발트 실리사이드가 사용되어 왔지만 아래에서는 단순함을 위해 코발트에 기초한 프로세스가 기술될 것이며 이것이 본 발명의 범주를 제한하는 것은 아니다.
제안된 방법에 따라 코발트 층은 상업적으로 입수가능한 실리콘 기판 상에 화학적 증착법(CVD)에 의해 증착된다. CoCl4 기체는 H2 환경에서 반응기 내에 주입된다. CoCl4의 부분 압력은 0.06 파스칼이며 총 반응기 압력은 670 파스칼이다. 실리콘 기판의 표면 상에서 CoCl4가 기판의 실리콘과 반응하여 CoSi2를 형성한다. 기판의 증착 온도는 600 내지 700℃의 범위에서 선택된다. 후속하는 어닐링 단계에서, 약 900℃의 높은 온도에서 코발트 실리사이드의 형성이 종결된다. 코발트 실리사이드 상에 실리콘 나노와이어를 성장시키기 위해, 기판은 약 650℃의 온도의 2.7 킬로파스칼 수소 대기 내에서 70 파스칼의 부분 압력을 갖는 SiH2Cl2의 반응기 내에서 대기에 노출된다. 이러한 환경 하에서 실리콘 나노와이어가 코발트 실리사이드 상에 성장된다.
만약 나노와이어가 실리콘/게르마늄 헤테로구조로서 성장되어야 한다면 고체 타켓으로부터 노(furnace) 내의 게르마늄을 증발시키는 데에 레이저가 사용된다. 레이저 빔은 게르마늄 원자가 증발될 때까지 노 내부에 위치한 게르마늄 타겟의 표면을 가열한다. 그 다음 증발된 게르마늄 원자는 나노와이어 내에 결합된다. 성장 환경에 의존하여 나노와이어를 축의 Si/Ge 헤테로구조로서 성장시키는 것이 가능하며, 즉 나노와이어의 조합은 자신의 축 방향에서 변화한다. 한 방향 성장은, 바람직하게는 코발트 실리사이드와 나노와이어 사이의 계면에서 반응 분해가 발생하는 한 유지된다. 유사하게, Ge 타겟으로부터 증발된 Ge 원자 또한 코발트 실리사이드와 나노와이어 사이의 계면에서 성장 나노와이어 내에 결합된다. 실리콘과 게르마늄 공급을 교대로 턴온 및 턴오프 함으로써 나노와이어의 축 방향에서 Si/Ge 헤테로구조를 갖는 나노와이어가 성장된다.
나노와이어는 유입되는 기체 스트림에 아르신(AsH3) 또는 포스핀(PH3)을 추가함으로써 n-형 도핑된다. 도핑 레벨은 아르신 또는 포스핀 기체의 부분 압력에 의해 결정된다.
성장 파라미터를 적절하게 선택함으로써 헤테로구조를 도 5a에 도시된 바와 같이 성장시키는 것이 가능하다. 이러한 경우에서 장벽 영역(27)은 강하게 n-도핑 된 Ge에 의해 형성된다. 다른 실시예에서 장벽 영역(27)은 InAs 또는 기상(gaseous phase)으로부터 나노와이어로서 성장될 수 있는 다른 소대역 갭 반도체로 이루어진다.
본 명세서에서 "헤테로구조"라는 용어는 실리콘과 게르마늄과 같이 서로 다른 재료들의 조합, 예로서 n-형 도핑된 실리콘과 p-형 도핑된 실리콘처럼 서로 다른 도핑 유형을 갖는 실리콘과 같은 동일한 재료의 조합, 그리고 나노와이어의 축 방향 또는 반지름 방향으로의 서로 다른 결정 배향을 갖는 실리콘과 같은 동일한 재료의 조합을 갖는 나노와이어를 의미함을 인지해야 한다. 예로서 나노와이어의 표면의 반지름 방향 헤테로구조와 같이, 변조 도핑된 나노와이어의 반지름 방향 헤테로구조는 높은 다수캐리어 이동성을 의미하여 매우 바람직할 수 있다.
나노와이어(22)의 성장이 완료되면 구조는 실리콘 산화물(SiO2) 층(36)으로 커버된다(도 5b). 그 다음 예로서 알루미늄과 같은 금속층(37)이 SiO2 층(36)의 상단 상에 증착된다(도 5c). 다음 단계에서 금속층(37)은 나노와이어(22)의 상단 부분을 제외하고는 강하게 n-도핑된 두꺼운 다결정질 실리콘 층(38)에 의해 커버된다(도 5d). 다결정질 실리콘 층에 의해 커버되지 않은 금속층(37)은 적절한 습식 에칭을 통해 에칭된다(도 5e). 그 다음 다른 SiO2 층(39)이 증착된다(도 5f). 평탄화 단계(도 5g) 후 저항성 콘택트(33)가 드레인(29)에 제조된다. 게이트 전극을 형성하는 금속층(38)에 대한 콘택트는 다결정질 실리콘 층을 접촉시킴으로써 종래의 방식으로 제조된다. 소스(24)는 다결정질 실리콘 및 실리콘 산화물 층(38, 39) 내 의 윈도우를 개방하고 강하게 n-도핑된 기판(23)으로의 콘택트를 제조함으로써 접촉된다.
다른 실시예에서 다결정질 실리콘 층은 금속성 층으로 대체된다. 또한, 유전층(36)을 형성하는 실리콘 산화물은 게이트 전극(38)에 대한 계면에서 쇼트키 장벽을 형성하는 광대역 갭 반도체와 같은 다른 재료로 대체될 수 있다. 광대역 갭 반도체의 성장 동안 델타-도핑된 층이 결합될 수 있다.
도 6에는 나노와이어(22')를 포함하는 본 발명의 트랜지스터(21')의 다른 실시예가 도시되었다. 이것은 장벽 영역을 포함하지 않으며 단지 하나의 쇼트키 장벽만이 드레인과 진성인 또는 약하게 도핑된 영역(26) 사이에 형성된다. 드레인과 진성인 또는 약하게 도핑된 영역(26) 사이의 쇼트키 장벽은 도 4에 도시된 트랜지스터에 대해 기술된 것과 동일한 방식으로 변조된다. 도 4에 도시된 트랜지스터(21)는 소스(24) 및 드레인(29)에 대해 대칭형이며, 즉 소스 퍼텐셜과 드레인 퍼텐셜을 교환하는 것은 단지 소스-드레인 전류를 역전시킬 뿐 그 크기는 동일하게 유지시킨다. 이와는 대조적으로, 트랜지스터(21')는 오직 하나의 쇼트키 다이오드만을 포함하기 때문에 비대칭형이다.
나노와이어(22')는 성장 촉매(34)를 사용하는 VLS 성장 프로세스에 의해 나노와이어(22)에 상응하는 방식으로 성장된다(도 7a). 주요 차이점은 나노와이어(22') 내에서 장벽이 성장하지 않는다는 것이다. 후속하여, 구조체는 유전층(36)으로 커버된다. 유전층(36)의 표면 상에는 다결정질 실리콘 층(37)이 증착된다(도 7a). 평탄화 단계(도 7b) 후에 소스(24), 드레인(29) 및 게이트(32)에 대해 콘택트 가 제조된다(도 6). 이와 달리, 유전층(36)은 앞서 이미 기술된 바와 같이 델타-도핑된 층이 제공될 수 있는 광대역 갭 반도체 재료로 대체될 수도 있다.

Claims (11)

  1. 진성인 또는 약하게 도핑된 영역(26, 28)에 의해 분리되는 소스(24)와 드레인(29)을 구비하는 나노와이어(22, 22')를 포함하는 트랜지스터로서,
    상기 진성인 또는 약하게 도핑된 영역(26, 28)과, 상기 소스(24) 및 상기 드레인(29) 중 하나 사이의 계면에서 퍼텐셜 장벽이 형성되고,
    게이트 전극(32)이 상기 퍼텐셜 장벽의 부근에 제공되어 상기 게이트 전극(32)으로 적절한 전압을 인가함으로써 상기 퍼텐셜 장벽의 유효 높이 및/또는 폭이 변조될 수 있도록 하는
    트랜지스터.
  2. 제 1 항에 있어서,
    장벽 영역(27)은 상기 소스(24)와 상기 드레인(29) 사이의 상기 진성인 또는 약하게 도핑된 영역(26, 28) 내에 위치하는
    트랜지스터.
  3. 제 1 항에 있어서,
    상기 장벽(27)은 강하게 도핑된 반도체 재료인
    트랜지스터.
  4. 제 3 항에 있어서,
    상기 장벽 영역(27)을 형성하는 상기 반도체 재료는 인듐 비소(InAs)이고, 상기 인접한 진성인 또는 약하게 도핑된 영역은 실리콘(Si) 또는 갈륨 비소(GaAs)로 제조되는
    트랜지스터.
  5. 제 1 항에 있어서,
    상기 장벽(27)은 금속으로 제조되는
    트랜지스터.
  6. 제 1 항에 있어서,
    상기 나노와이어(22)는 반도체 기판(23) 상에 성장되는
    트랜지스터.
  7. 제 1 항에 있어서,
    상기 나노와이어(22)는 상기 트랜지스터의 상기 소스(24) 및 상기 드레인(29)을 형성하는 강하게 도핑된 단부들을 구비하는
    트랜지스터.
  8. 제 5 항에 있어서,
    상기 나노와이어(22)의 외부 표면은 절연층(31)에 의해 커버되는
    트랜지스터.
  9. 제 8 항에 있어서,
    상기 절연층(31)의 표면 상에는 게이트 전극(32)을 형성하는 금속층(37)이 증착되는
    트랜지스터.
  10. 제 8 항에 있어서,
    상기 절연층(31)은 상기 게이트 전극(32)에 대한 쇼트키 장벽(a Schottky barrier)을 형성하는 유전층 또는 광대역 갭(wide band gap) 반도체인
    트랜지스터.
  11. 제 10 항에 있어서,
    상기 게이트 전극(32)에 대한 상기 쇼트키 장벽을 형성하는 상기 광대역 갭 반도체는 델타-도핑된(a delta-doped) 층을 포함하는
    트랜지스터.
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