KR102519665B1 - 집적회로 장치 및 그 제조 방법 - Google Patents

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Abstract

집적회로 장치가 개시된다. 집적회로 장치는 기판, 상기 기판 상에 형성되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 제1 및 제2 핀형 활성 영역, 상기 제1 핀형 활성 영역의 측면 상에 배치되는 제1 게이트 구조물, 상기 제1 핀형 활성 영역의 상부(upper portion) 및 바닥부(bottom portion) 내에 형성되는 한 쌍의 제1 불순물 영역, 상기 제2 핀형 활성 영역의 측면 상에 배치되는 제2 게이트 구조물, 및 상기 제2 핀형 활성 영역의 상부 또는 바닥부 내에 형성되는 한 쌍의 제2 불순물 영역을 포함하고, 상기 한 쌍의 제1 불순물 영역은 서로 수직 방향으로 오버랩되며, 상기 한 쌍의 제2 불순물 영역은 서로 수직 방향으로 오버랩되지 않는다.

Description

집적회로 장치 및 그 제조 방법{Integrated circuit devices and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 장치에 관한 것으로, 더욱 상세하게는, 게이트 올 어라운드(gate all around) 타입의 트랜지스터를 포함하는 집적회로 장치 및 그 제조 방법에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 반도체 소자의 고집적화에 대한 요구가 증가하고 있다. 반도체 소자의 다운스케일링에 따라, 트랜지스터의 단채널 효과(short channel effect)가 발생하여 반도체 소자의 신뢰성이 저하되는 문제가 있다. 단채널 효과를 감소시키기 위하여 게이트 올 어라운드 타입의 트랜지스터와 같은 다중 게이트 구조의 반도체 소자가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 단순화된 제조 공정에 의해 제조 가능한, 유효 채널 길이가 서로 다른 트랜지스터들을 포함하는 집적회로 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 상기 집적회로 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적 회로 장치는, 기판 상에 형성되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 제1 및 제2 핀형 활성 영역, 상기 제1 핀형 활성 영역의 측면 상에 배치되는 제1 게이트 구조물, 상기 제1 핀형 활성 영역의 상부(upper portion) 및 바닥부(bottom portion) 내에 형성되는 한 쌍의 제1 불순물 영역, 상기 제2 핀형 활성 영역의 측면 상에 배치되는 제2 게이트 구조물, 및 상기 제2 핀형 활성 영역의 상부 또는 바닥부 내에 형성되는 한 쌍의 제2 불순물 영역을 포함하고, 상기 한 쌍의 제1 불순물 영역은 서로 수직 방향으로 오버랩되며, 상기 한 쌍의 제2 불순물 영역은 서로 수직 방향으로 오버랩되지 않는다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적회로 장치는 제1 및 제2 핀형 활성 영역을 포함하는 기판, 상기 기판 상에 형성되는 제1 트랜지스터로서, 상기 제1 핀형 활성 영역의 측면 상에 배치되는 제1 게이트 구조물, 및 상기 제1 핀형 활성 영역의 상부(upper portion) 및 바닥부(bottom portion) 내에 형성되는 한 쌍의 제1 불순물 영역을 포함하는 상기 제1 트랜지스터, 및 상기 기판 상에 형성되는 제2 트랜지스터로서, 상기 제2 핀형 활성 영역의 측면 상에 배치되며, 상기 제1 게이트 구조물과 동일한 높이를 갖는 제2 게이트 구조물, 및 상기 제2 핀형 활성 영역의 상부 또는 바닥부 내에 형성되는 한 쌍의 제2 불순물 영역을 포함하는 상기 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터의 유효 채널 길이가 상기 제1 트랜지스터의 유효 채널 길이보다 길다.
본 발명의 기술적 사상에 의한 집적회로 장치는, 제1 트랜지스터와 제2 트랜지스터를 포함하며, 제2 트랜지스터의 한 쌍의 제2 불순물 영역이 수직 방향으로 서로 오버랩되지 않도록 배치될 수 있다. 실질적으로 동일한 수직 방향 높이를 갖는 제1 및 제2 게이트 구조물을 각각 포함하는 제1 및 제2 트랜지스터들은 각각 서로 다른 유효 채널 길이를 가질 수 있다. 또한, 서로 다른 유효 채널 길이를 갖는 제1 및 제2 트랜지스터들을 단순화된 제조 공정에 의해 형성할 수 있다.
도 1은 예시적인 실시예들에 따른 집적회로 소자를 나타내는 사시도이다.
도 2는 도 1의 집적회로 장치를 나타내는 평면도이고, 도 3은 도 2의 3A-3A' 및 3B-3B' 선을 따라 자른 단면도이다.
도 4는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 평면도이고, 도 5는 도 4의 5A-5A' 및 5B-5B' 선을 따라 자른 단면도이다.
도 6은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 평면도이고, 도 7은 도 6의 7A-7A' 및 7B-7B' 선을 따라 자른 단면도이다.
도 8은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 평면도이고, 도 9는 도 8의 9A-9A' 및 9B-9B' 선을 따라 자른 단면도이다.
도 10은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 평면도이고, 도 11은 도 10의 11A-11A' 및 11B-11B' 선을 따라 자른 단면도이다.
도 12는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 13은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 평면도이고, 도 14는 도 13의 14A-14A' 및 14B-14B' 선을 따라 자른 단면도이다.
도 15는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 평면도이고, 도 16은 도 15의 16A-14A' 및 14B-14B' 선을 따라 자른 단면도이다.
도 17는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 평면도이고, 도 18은 도 17의 18A-18A' 및 18B-18B' 선을 따라 자른 단면도이며, 도 19는 도 17의 19A-19A' 및 19B-19B' 선을 따라 자른 단면도이다.
도 20 내지 도 26은 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 집적회로 장치(100)를 나타내는 사시도이다. 도 2는 도 1의 집적회로 장치(100)를 나타내는 평면도이고, 도 3은 도 2의 3A-3A' 및 3B-3B' 선을 따라 자른 단면도이다. 도 1 및 도 2에서, 도시의 편의를 위하여 집적회로 장치(100)의 일부 구성요소들, 예를 들어 절연층(162, 164) 등이 생략되어 도시된다.
도 1 내지 도 3을 참조하면, 집적회로 장치(100)는 기판(110) 상에 형성된 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함할 수 있다.
기판(110)은 소자 분리막(114)에 의해 정의되는 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 다른 크기의 동작 전압이 인가되는 트랜지스터들이 배치되는 활성 영역일 수 있다. 예를 들어, 제1 영역(I)은 상대적으로 높은 동작 전압이 인가되는 고전압 트랜지스터가 형성될 수 있는 고전압 영역이고, 제2 영역(II)은 상대적으로 낮은 동작 전압이 인가되는 저전압 트랜지스터가 형성될 수 있는 저전압 영역일 수 있다. 예를 들어, 제1 영역(I)에는 약 1 V 이상의 동작 전압이 인가될 수 있고, 제2 영역(II)에는 약 1 V 미만의 동작 전압이 인가될 수 있다.
예시적인 실시예들에 있어서, 제1 영역(I) 및 제2 영역(II)은 서로 다른 종류의 로직 셀들이 형성되는 활성 영역일 수 있다. 예를 들어, 제1 영역(I)은 로직 소자들이 배치되는 코어 영역일 수 있고, 제2 영역(II)은 제1 영역(I)에 형성되는 로직 소자들에 외부 회로로부터의 신호 또는 전원을 제공하기 위한 입출력(input/output) 인터페이스 소자들이 배치되는 I/O 소자 영역일 수 있다.
제1 및 제2 핀형 활성 영역(FA1, FA2)은 각각 제1 영역(I) 및 제2 영역(II)에 형성될 수 있다. 제1 및 제2 핀형 활성 영역(FA1, FA2)은 기판(110)의 상면에 평행한 제1 방향(도 1의 Y 방향)을 따라 연장되며, 기판(110)의 상면에 평행한 제3 방향(도 1의 Z 방향)을 따라 돌출될 수 있다. 도 3에는 예시적으로, 제1 영역(I) 내에 세 개의 제1 핀형 활성 영역(FA1)이 이격되어 배치되고, 제2 영역(II) 내에 세 개의 제2 핀형 활성 영역(FA2)이 이격되어 배치된 것이 도시되었다. 그러나, 소자 분리막(114)에 의해 분리된 제1 및 제2 영역(I, II) 내에 각각 배치되는 제1 및 제2 핀형 활성 영역(FA1, FA2)의 개수가 도 3에 도시된 바에 한정되는 것은 아니다. 여기에서는 설명의 편의를 위하여, 제1 핀형 활성 영역(FA1) 아래에 배치되는 기판(110)의 제1 영역(I) 내부 중 소정의 깊이까지를 제1 핀형 활성 영역(FA1)의 바닥부(bottom portion)로 지칭하도록 한다. 이에 따라, 제1 영역(I) 내에서 서로 인접한 세 개의 제1 핀형 활성 영역(FA1)의 바닥부는 서로 공유될 수 있다. 유사하게, 제2 핀형 활성 영역(FA2) 아래에 배치되는 기판(110)의 제2 영역(II)의 내부 중 소정의 깊이까지를 제2 핀형 활성 영역(FA2)의 바닥부로 지칭하도록 한다.
기판(110)의 제1 영역(I)과 제2 영역(II)에는 각각 제1 웰 영역(112A) 및 제2 웰 영역(112B)이 형성될 수 있다. 제1 웰 영역(112A) 및 제2 웰 영역(112B)은 불순물이 고농도로 도핑된 영역일 수 있다. 예를 들어, 기판(110)의 제1 영역(I)과 제2 영역(II)에 NMOS 트랜지스터가 형성될 때, 제1 및 제2 웰 영역(112A, 112B)은 p형 불순물이 도핑된 영역일 수 있다. 이와는 달리, 기판(110)의 제1 영역(I)과 제2 영역(II)에 PMOS 트랜지스터가 형성될 때, 제1 및 제2 웰 영역(112A, 112B)은 n형 불순물이 도핑된 영역일 수 있다.
제1 트랜지스터(TR1)는 기판(110)의 제1 영역(I) 상에 형성될 수 있다. 제1 트랜지스터(TR1)는 제1 핀형 활성 영역(FA1)의 측벽 상에 배치되는 제1 게이트 구조물(120) 및 제1 핀형 활성 영역(FA1)의 상부(upper portion) 및 바닥부(bottom portion)에 배치되는 한 쌍의 제1 불순물 영역(130)을 포함할 수 있다.
제1 게이트 구조물(120)은 제1 핀형 활성 영역(FA1)의 측벽을 둘러싸도록 배치될 수 있다. 도 1에 도시된 것과 같이, 제1 핀형 활성 영역(FA1)이 제1 방향(Y 방향)을 따라 연장되는 한 쌍의 긴 측벽과, 제2 방향(X 방향)을 따라 연장되는 한 쌍의 짧은 측벽을 갖는 직육면체 형상을 가질 때, 제1 게이트 구조물(120)은 제1 핀형 활성 영역(FA1)의 네 측벽들 모두와 접촉하며, 제1 핀형 활성 영역(FA1)을 에워쌀 수 있다. 이에 따라 제1 트랜지스터(TR1)는 게이트 올 어라운드(gate all around) 타입의 트랜지스터로 지칭될 수도 있다. 한편, 제1 핀형 활성 영역(FA1)의 형상은 도 1에 도시된 바에 한정되는 것은 아니다. 도시된 것과는 달리, 제1 핀형 활성 영역(FA1)은 X-Y 면을 따른 단면(예를 들어 수직 방향을 따라 자른 단면)이 정사각형, 타원형, 또는 모서리가 라운드진 직사각형의 형상을 가질 수도 있다.
제1 게이트 구조물(120)은 제1 게이트 전극(122)과 제1 게이트 절연층(124)을 포함할 수 있다. 제1 게이트 전극(122)은 제1 핀형 활성 영역(FA1)의 측벽을 둘러싸도록 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(122)은 금속 질화물층 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속의 질화물을 포함할 수 있다. 상기 금속 질화물층은 각각 ALD (atomic layer deposition) 공정, MOALD (metal organic ALD) 공정, 또는 MOCVD (metal organic chemical vapor deposition) 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 예를 들어 W 막으로 이루어질 수 있고, ALD, CVD, 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다.
제1 게이트 절연층(124)은 제1 핀형 활성 영역(FA1)과 제1 게이트 전극(122) 사이에 개재되어, 제1 핀형 활성 영역(FA1)의 측벽을 둘러싸도록 배치될 수 있다. 도 3에서 도시된 것과 같이, 제1 게이트 절연층(124은 제1 게이트 전극(122)의 상면, 바닥면 및 측면 상에 모두 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 도 3에 도시된 것과는 달리 제1 게이트 전극(122)과 제1 핀형 활성 영역(FA1) 사이에만 제1 게이트 절연층(124)이 배치될 수도 있다.
예시적인 실시예들에 있어서, 제1 게이트 절연층(124)은 고유전막일 수 있고, 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 제1 게이트 절연층(124)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 제1 게이트 절연층(124)은 ALD 공정, CVD 공정, 또는 PVD 공정에 의해 형성될 수 있다. 제1 게이트 절연층(124)은 약 10 내지 약 50 Å의 두께를 가질 수 있다.
한 쌍의 제1 불순물 영역(130)은 제1 바닥 불순물 영역(132)과 제1 상부 불순물 영역(134)을 포함할 수 있다. 한 쌍의 제1 불순물 영역(130)은 제1 트랜지스터(TR1)의 소스/드레인 영역으로 작용할 수 있다.
제1 바닥 불순물 영역(132)은 제1 핀형 활성 영역(FA1)의 전체 면적과 수직으로 오버랩되도록 배치될 수 있고, 예를 들어 제1 핀형 활성 영역(FA1)의 바닥부의 실질적으로 전체 면적 내에 제1 도전형을 갖는 불순물을 이온 주입하여 형성될 수 있다.
제1 상부 불순물 영역(134)은 제1 핀형 활성 영역(FA1)의 전체 면적과 수직으로 오버랩되도록 배치될 수 있고, 제1 핀형 활성 영역(FA1)의 상부의 실질적으로 전체 면적 내에 제1 도전형을 갖는 불순물을 이온 주입하여 형성될 수 있다. 도 3에 예시적으로 도시된 것과 같이, 제1 바닥 불순물 영역(132)과 제1 상부 불순물 영역(134)은 수직 방향(Z 방향)으로 서로 오버랩되도록 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 트랜지스터(TR1)가 NMOS 트랜지스터일 때 상기 제1 도전형은 n형일 수 있고, 제1 바닥 불순물 영역(132) 및 제1 상부 불순물 영역(134)은 n형 불순물을 포함할 수도 있다. 이와는 달리, 제1 트랜지스터(TR1)가 PMOS 트랜지스터일 때 상기 제1 도전형은 p형일 수 있고, 제1 바닥 불순물 영역(132) 및 제1 상부 불순물 영역(134)은 p형 불순물을 포함할 수도 있다.
제2 트랜지스터(TR2)는 기판(110)의 제2 영역(II) 상에 형성될 수 있다. 제2 트랜지스터(TR2)는 제2 핀형 활성 영역(FA2)의 측벽 상에 배치되는 제2 게이트 구조물(140) 및 제2 핀형 활성 영역(FA2)의 상부 및 바닥부의 일부분들 내에 배치되는 한 쌍의 제2 불순물 영역(150)을 포함할 수 있다.
제2 게이트 구조물(140)은 제2 핀형 활성 영역(FA2)의 측벽을 둘러싸도록 배치될 수 있다. 제2 게이트 구조물(140)은 제2 게이트 전극(142) 및 제2 게이트 절연층(144)을 포함할 수 있다. 도 3에 예시적으로 도시된 것과 같이, 제2 게이트 구조물(140)은 제1 게이트 구조물(120)과 실질적으로 동일한 수직 방향 높이를 가질 수 있다. 제1 및 제2 게이트 구조물(120, 140)을 형성하기 위한 예시적인 공정에서, 제1 절연층(162), 희생층(도시 생략) 및 제2 절연층(164)이 순차적으로 적층된 구조를 형성한 후, 상기 희생층을 제거하고 남은 공간 내에 각각 제1 게이트 구조물(120) 및 제2 게이트 구조물(140)을 형성할 수 있다. 따라서, 제1 및 제2 게이트 구조물(120, 140)은 실질적으로 동일한 수직 방향 높이를 가질 수 있다.
제2 게이트 전극(142)은 제2 핀형 활성 영역(FA2)의 측벽을 둘러싸도록 배치될 수 있다. 제2 게이트 전극(142)에 대한 특징은 제1 게이트 구조물(120)의 제1 게이트 전극(122)에 대하여 설명한 특징과 유사할 수 있으므로, 여기서는 중복된 설명을 생략한다.
제2 게이트 절연층(144)은 제2 핀형 활성 영역(FA2)과 제2 게이트 전극(142) 사이에 배치될 수 있고, 제2 게이트 절연층(144)은 제2 핀형 활성 영역(FA2)과 접촉하는 계면막(146)과, 계면막(146) 상에 배치되는 고유전막(148)을 포함할 수 있다. 예를 들어, 계면막(146)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 계면막(146)은 약 1 내지 약 50 Å의 두께를 가질 수 있다. 계면막(146)은 열산화 공정, ALD 공정, 또는 CVD 공정에 의해 형성될 수 있다. 고유전막(148)은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 고유전막(148)에 포함되는 물질은 제1 게이트 절연층(124)에 포함되는 물질과 동일할 수 있다. 고유전막(148)은 제1 게이트 절연층(124)을 형성하기 위한 공정에서 함께 형성될 수 있고, 이에 따라 고유전막(148)의 두께는 제1 게이트 절연층(124)와 실질적으로 동일하거나 유사할 수 있다. 고유전막(148)에 대한 상세한 설명은 제1 게이트 절연층(124)에 대하여 위에서 설명한 바와 같다.
한 쌍의 제2 불순물 영역(150)은 제2 바닥 불순물 영역(152)과 제2 상부 불순물 영역(154)을 포함할 수 있다. 한 쌍의 제2 불순물 영역(150)은 제2 트랜지스터(TR2)의 소스/드레인 영역으로 작용할 수 있다.
제2 바닥 불순물 영역(152)은 제2 핀형 활성 영역(FA2)의 일부 면적과 수직으로 오버랩되도록 배치될 수 있다. 예를 들어, 제2 바닥 불순물 영역(152)은 제2 핀형 활성 영역(FA2)의 바닥부의 일부 면적에 제1 도전형을 갖는 불순물을 이온 주입하여 형성될 수 있다. 도 2에 예시적으로 도시된 것과 같이, 제2 바닥 불순물 영역(152)은 제1 방향(Y 방향)으로 연장되는 제2 핀형 활성 영역(FA2)의 바닥부 중 일 측부(side portion)에 형성될 수 있다.
제2 상부 불순물 영역(154)은 제2 핀형 활성 영역(FA2)의 일부 면적과 수직으로 오버랩되도록 배치될 수 있고, 제2 바닥 불순물 영역(152)과 수직으로 오버랩되지 않도록 배치될 수 있다. 도 2에 예시적으로 도시된 것과 같이, 제2 상부 불순물 영역(154)은 제1 방향(Y 방향)으로 연장되는 제2 핀형 활성 영역(FA2)의 바닥부 중 다른 측부에 형성될 수 있고, 이에 따라 X-Y 단면을 바라볼 때, 제2 바닥 불순물 영역(152)과 제2 상부 불순물 영역(154)은 제1 방향(Y 방향)을 따라 이격되어 배치될 수 있다. 제2 상부 불순물 영역(154)은 제2 핀형 활성 영역(FA2)의 상부의 일부 면적에 제1 도전형을 갖는 불순물을 이온 주입하여 형성될 수 있다.
제1 절연층(162)은 기판(110)의 제1 및 제2 영역(I, II) 상에서 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측벽 하측을 둘러싸도록 배치될 수 있다. 제2 절연층(164)은 제1 및 제2 게이트 구조물(120, 140) 상에서 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측벽 상측을 둘러싸도록 배치될 수 있다. 제1 및 제2 절연층(162, 164)은 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 탄소함유 실리콘 산질화물(SiCON), 및 이들의 조합으로 이루어질 수 있다. 또는 제1 및 제2 절연층(162, 164)은 TEOS(tetra ethyl ortho silicate) 막, 또는 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막, 예를 들면 SiOC 막 및 SiCOH 막 중에서 선택되는 어느 하나의 막으로 이루어질 수 있다.
도 3에는 제1 트랜지스터(TR1) 내에 형성될 수 있는 예시적인 채널 형성 경로(CH1)와 제2 트랜지스터(TR2) 내에 형성될 수 있는 예시적인 채널 형성 경로(CH2)를 점선 화살표로 표시하였다.
제1 트랜지스터(TR1)에서 한 쌍의 제1 불순물 영역(130)이 제1 핀형 활성 영역(FA1)의 전체 면적과 수직으로 오버랩되도록 배치될 수 있고, 이에 따라 제1 트랜지스터(TR1) 내에서 예를 들어 제1 상부 불순물 영역(134)으로부터 제1 바닥 불순물 영역(132)까지(또는 그 반대로) 수직 방향(Z 방향)으로 전자들 또는 정공들과 같은 캐리어들이 이동할 수 있다. 즉, 제1 핀형 활성 영역(FA1) 내에서 채널은 수직 방향으로 형성될 수 있다. 이러한 경우에, 제1 트랜지스터(TR1)의 유효 채널 길이(Lg1)는 제1 게이트 구조물(120)의 높이와 실질적으로 유사한 값을 가질 수 있다.
반면, 제2 트랜지스터(TR2)에서 한 쌍의 제2 불순물 영역(150)이 제2 핀형 활성 영역(FA2)의 일부분과 수직으로 오버랩되도록 배치될 수 있고, 한 쌍의 제2 불순물 영역(150)은 제2 핀형 활성 영역(FA2)의 양 측부에 배치될 수 있다. 이에 따라 제2 트랜지스터(TR2) 내에서, 예를 들어 제2 상부 불순물 영역(154)으로부터 제2 바닥 불순물 영역(152)까지(또는 그 반대로) 수평 방향(Y 방향)을 따라 전자들 또는 정공들과 같은 캐리어들이 이동할 수 있다. 즉, 한 쌍의 제2 불순물 영역(150)이 제1 방향(Y 방향)을 따라 이격되어 배치됨에 따라 캐리어들의 이동 거리가 제1 트랜지스터(TR1)의 경우에 비하여 증가될 수 있다. 이러한 경우에, 제2 트랜지스터(TR2) 내의 유효 채널 길이(Lg2)는 한 쌍의 제2 불순물 영역(150)의 제1 방향을 따른 이격 거리에 따라 결정될 수 있다. 도 3에 예시적으로 도시된 것과 같이, 제2 트랜지스터(TR2) 내의 유효 채널 길이(Lg2)는 제1 트랜지스터(TR1) 내의 유효 채널 길이(Lg1)보다 길 수 있다.
전술한 바와 같이, 제2 트랜지스터(TR2) 내의 유효 채널 길이(Lg2)가 제1 트랜지스터(TR1) 내의 유효 채널 길이(Lg1)보다 길 수 있다. 또한, 제2 게이트 절연층(144)이 계면막(146)과 고유전막(148)을 포함할 수 있고, 제2 게이트 절연층(144)의 두께는 제1 게이트 절연층(124)의 두께보다 클 수 있다.
일반적으로, 다운스케일링된 집적회로 장치에서 단채널 효과를 감소시키기 위한 측면에서 채널 영역이 수직 방향으로 형성되는 게이트 올 어라운드 타입의 트랜지스터를 사용하는 것이 유리할 수 있다. 또한, 저전압 영역에 형성되는 트랜지스터들은 상대적으로 작은 길이의 게이트 전극과 상대적으로 얇은 게이트 절연막을 갖는 반면, 고전압 영역에 형성되는 트랜지스터들은 상대적으로 긴 길이의 게이트 전극과 상대적으로 두꺼운 게이트 절연막을 갖도록 형성될 필요가 있다. 이는 고전압 영역에 형성되는 트랜지스터들의 경우, 예를 들어 TDDB (time dependent dielectric breakdown) 현상과 같은 핫 캐리어에 의한 신뢰성 저하를 방지하기 위하여, 및/또는 정전기적 안정성(electrostatic stability)을 확보하기 위하여 상대적으로 긴 길이의 게이트 전극과 상대적으로 두꺼운 게이트 절연막을 갖는 것이 유리할 수 있다. 그러나, 게이트 올 어라운드 타입의 트랜지스터를 사용할 때, 고전압 영역과 저전압 영역 내에 서로 다른 길이(예를 들어, 서로 다른 수직 방향 두께)의 게이트 전극 및 서로 다른 두께의 게이트 절연막을 구비하는 복수의 트랜지스터들을 형성하기 위한 제조 공정은 매우 복잡할 수 있다. 예를 들어, 고전압 영역과 저전압 영역 각각에 대하여 별도의 마스크를 사용한 공정을 수행하여 고전압 트랜지스터와 저전압 트랜지스터를 각각 형성할 필요가 있고, 이에 따른 제조 비용이 증가되고 공정 정밀도가 감소될 수 있다.
그러나, 상기 집적회로 장치(100)에 따르면, 제1 및 제2 게이트 구조물(120, 140)의 높이(수직 두께)가 실질적으로 동일한 한편, 제2 트랜지스터(TR2) 내의 유효 채널 길이(Lg2)가 제1 트랜지스터(TR1) 내의 유효 채널 길이(Lg1)보다 길고, 제2 게이트 절연층(144)의 두께는 제1 게이트 절연층(124)의 두께보다 클 수 있다. 따라서, 제1 및 제2 게이트 구조물(120, 140)의 제조 방법이 단순해질 수 있고, 단순화된 제조 방법에 의해 고전압 트랜지스터와 저전압 트랜지스터를 모두 포함하는 집적회로 장치(100)가 얻어질 수 있다.
도 4는 예시적인 실시예들에 따른 집적회로 장치(100A)를 나타내는 평면도이고, 도 5는 도 4의 5A-5A' 및 5B-5B' 선을 따라 자른 단면도이다. 도 4 및 도 5에서, 도 1 내지 도 3에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 4 및 도 5를 참조하면, 제2 트랜지스터(TR2)의 제2 핀형 활성 영역(FA2)의 바닥부에는 제2 바닥 불순물 영역(152)과 이격되어 배치되는 제3 불순물 영역(170)이 더 형성될 수 있다. 제3 불순물 영역(170)은 제2 도전형을 갖는 불순물이 고농도로 도핑된 영역일 수 있다. 예를 들어, 제2 트랜지스터(TR2)가 NMOS 트랜지스터일 때, 제2 바닥 불순물 영역(152)은 n형 불순물을 포함할 수 있고, 제3 불순물 영역(170)은 p형 불순물을 포함할 수 있다.
제3 불순물 영역(170)은 제2 바닥 불순물 영역(152)과 다른 도전형을 갖는 불순물이 고농도로 도핑된 영역일 수 있다. 따라서, 제3 불순물 영역(170)은, 제2 바닥 불순물 영역(152)이 제2 핀형 활성 영역(FA2)의 바닥부의 일 측부 내에 형성될 때, 제2 바닥 불순물 영역(152)이 형성되지 않은 제2 핀형 활성 영역(FA2)의 바닥부의 다른 측부에 인접한 영역에서 기생 NPN 트랜지스터 또는 기생 PNP 트랜지스터가 형성되는 현상을 방지할 수 있고, 제3 불순물 영역(170)은 상기 기생 트랜지스터에 의해 전류 누설이 발생하는 것을 방지하는 역할을 할 수 있다. 따라서, 집적회로 장치(100A)는 감소된 누설 전류를 가질 수 있다.
도 4 및 도 5에 도시되지는 않았지만, 추가적인 제3 불순물 영역(도시 생략)이 제2 핀형 활성 영역(FA2)의 상부 내에 제2 상부 불순물 영역(154)과 이격되어 더 배치될 수도 있다. 이에 따라 제2 핀형 활성 영역(FA2) 상부(예를 들어 진성 채널 영역(intrinsic channel region))를 통한 전류 누설을 방지하여 제2 상부 불순물 영역(154)으로부터 제2 바닥 불순물 영역(152)까지 유효 채널 경로(CH2)를 따른 전류 전도 경로(current conduction path)를 더욱 강화시킬 수 있다.
도 6은 예시적인 실시예들에 따른 집적회로 장치(100B)를 나타내는 평면도이고, 도 7은 도 6의 7A-7A' 및 7B-7B' 선을 따라 자른 단면도이다. 도 6 및 도 7에서, 도 1 내지 도 5에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 6 및 도 7을 참조하면, 제2 트랜지스터(TR2)의 제2 핀형 활성 영역(FA2)의 상부는 서로 다른 레벨에 위치하는 상면들을 가질 수 있다. 예를 들어, 제2 핀형 활성 영역(FA2)의 상부 일 측부 내에 형성된 제2 상부 불순물 영역(154)의 상면 레벨(LV1)이 제2 핀형 활성 영역(FA2)의 다른 측부의 상면 레벨(LV2)보다 높을 수 있다. 한편, 제2 핀형 활성 영역(FA2)의 상부 일 측부 내에 형성된 제2 상부 불순물 영역(154)의 상면 레벨(LV1)은 제1 핀형 활성 영역(FA1)의 상부 내에 형성된 제1 상부 불순물 영역(134)의 상면 레벨(LV3)과 실질적으로 동일하거나 유사할 수 있다.
제2 트랜지스터(TR2)를 형성하기 위한 예시적인 공정에서, 제2 핀형 활성 영역(FA2)의 상부 중 제2 상부 불순물 영역(154)이 형성되지 않은 부분을 건식 식각 공정 또는 에치백 공정에 의해 제거할 수 있다. 제2 핀형 활성 영역(FA2) 중 제2 상부 불순물 영역(154)이 형성되지 않은 부분이 제거됨에 따라, 제2 핀형 활성 영역(FA2) 상부(예를 들어, 진성 채널 영역)를 통한 전류 누설을 방지하여 제2 바닥 불순물 영역(152)까지 유효 채널 경로(CH2)를 따른 전류 전도 경로를 더욱 강화시킬 수 있다.
도 8은 예시적인 실시예들에 따른 집적회로 장치(100C)를 나타내는 평면도이고, 도 9는 도 8의 9A-9A' 및 9B-9B' 선을 따라 자른 단면도이다. 도 8 및 도 9에서, 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 8 및 도 9를 참조하면, 한 쌍의 제2 불순물 영역(150A)은 제2 및 제3 바닥 불순물 영역(152A, 152B)을 포함할 수 있다. 제2 및 제3 바닥 불순물 영역(152A, 152B)은 제2 핀형 활성 영역(FA2)의 바닥부 내에서 제1 방향(Y 방향)을 따라 이격되어 배치될 수 있다.
제2 핀형 활성 영역(FA2)의 측벽을 제2 게이트 구조물(140)이 둘러싸도록 배치되며, 제2 핀형 활성 영역(FA2)의 바닥부에 서로 이격되어 한 쌍의 제2 불순물 영역(150A)이 형성됨에 따라, 제2 트랜지스터(TR2) 내에 형성될 수 있는 예시적인 채널 형성 경로(CH2A)는 도 1 내지 도 3을 참조로 설명한 집적회로 장치(100)와는 달라질 수 있다.
예를 들어, 전자들 또는 정공들과 같은 캐리어들은 제3 바닥 불순물 영역(152B)으로부터 제2 게이트 구조물(140)과 동일한 레벨에 배치되는 제2 핀형 활성 영역(FA2) 부분까지 수직 방향으로 이동되고, 제2 게이트 구조물(140)과 동일한 레벨에서 수평 방향으로 이동되고, 다시 제2 바닥 불순물 영역(152A)까지 수직 방향으로 이동될 수 있다. 즉, 예시적인 채널 형성 경로(CH2A)는 제1 트랜지스터(TR1) 내에 형성될 수 있는 예시적인 채널 형성 경로(CH1)에서의 유효 채널 길이(Lg1)보다 더욱 긴 유효 채널 길이(Lg2)를 가질 수 있다.
상기 집적회로 장치(100C)에 따르면, 제1 및 제2 게이트 구조물(120, 140)의 높이(수직 두께)가 실질적으로 동일하더라도 제2 트랜지스터(TR2) 내의 유효 채널 길이(Lg2)가 제1 트랜지스터(TR1) 내의 유효 채널 길이(Lg1)보다 길 수 있다. 따라서, 제1 및 제2 게이트 구조물(120, 140)의 제조 방법이 단순해질 수 있고, 단순화된 제조 방법에 의해 고전압 트랜지스터와 저전압 트랜지스터를 모두 포함하는 집적회로 장치(100C)가 얻어질 수 있다.
도 10은 예시적인 실시예들에 따른 집적회로 장치(100D)를 나타내는 평면도이고, 도 11는 도 10의 11A-11A' 및 11B-11B' 선을 따라 자른 단면도이다. 도 10 및 도 11에서, 도 1 내지 도 9에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 10 및 도 11을 참조하면, 한 쌍의 제2 불순물 영역(150A)은 제2 및 제3 바닥 불순물 영역(152A, 152B)을 포함할 수 있고, 제2 핀형 활성 영역(FA2)의 바닥부 내에 제3 불순물 영역(170A)이 제2 및 제3 바닥 불순물 영역(152A, 152B)과 이격되어 배치될 수 있다. 제3 불순물 영역(170A)은 제2 및 제3 바닥 불순물 영역(152A, 152B)과 다른 도전형을 갖는 불순물이 고농도로 도핑된 영역일 수 있다. 따라서, 제2 게이트 구조물(140)의 바닥면보다 낮은 레벨 상에 위치하는 제2 핀형 활성 영역(FA2) 내부(예를 들어 진성 채널 영역) 또는 바닥부를 통한 전류 누설을 방지하여 제3 바닥 불순물 영역(152B)으로부터 제2 바닥 불순물 영역(152A)까지 유효 채널 경로(CH2A)를 따른 전류 전도 경로를 더욱 강화시킬 수 있다.
도 10 및 도 11에 도시되지는 않았지만, 추가적인 제3 불순물 영역(도시 생략)이 제2 핀형 활성 영역(FA2)의 상부 내에 더 형성될 수도 있다. 예를 들어, 상기 추가적인 제3 불순물 영역은 제2 핀형 활성 영역(FA2)의 전체 면적과 수직 오버랩되도록 형성될 수 있다. 이에 따라 제2 핀형 활성 영역(FA2) 상부(예를 들어 진성 채널 영역)를 통한 전류 누설을 방지하여 유효 채널 경로(CH2A)를 따른 전류 전도 경로를 더욱 강화시킬 수 있다.
도 12는 예시적인 실시예들에 따른 집적회로 장치(100E)를 나타내는 단면도이다. 도 12는 도 10의 11A-11A' 및 11B-11B' 선을 따라 자른 단면에 대응되는 단면도이다. 도 12에서, 도 1 내지 도 11에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 12를 참조하면, 제2 핀형 활성 영역(FA2)의 상면 레벨(LV1A)은 제1 핀형 활성 영역(FA1)의 상면 레벨(LV3)보다 낮을 수 있다.
제2 트랜지스터(TR2)를 형성하기 위한 예시적인 공정에서, 제2 핀형 활성 영역(FA2)의 상면으로부터 소정 두께만큼을 건식 식각 공정 또는 에치백 공정에 의해 제거할 수 있다. 예를 들어, 제2 핀형 활성 영역(FA2)의 상면 레벨(LV1A)은 제1 핀형 활성 영역(FA1)의 상면 레벨(LV3)보다 낮을 수 있고, 제2 게이트 구조물(140)의 상면 레벨보다 높을 수 있다. 제2 핀형 활성 영역(FA2)의 상부가 소정 두께만큼 제거됨에 따라, 제2 핀형 활성 영역(FA2) 상부(예를 들어, 진성 채널 영역)를 통한 전류 누설을 방지하여 유효 채널 경로(CH2A)를 따른 전류 전도 경로를 더욱 강화시킬 수 있다.
도 13은 예시적인 실시예들에 따른 집적회로 장치(100F)를 나타내는 평면도이고, 도 14는 도 13의 14A-14A' 및 14B-14B' 선을 따라 자른 단면도이다. 도 13 및 도 14에서, 도 1 내지 도 12에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 13 및 도 14를 참조하면, 한 쌍의 제2 불순물 영역(150B)은 제2 및 제3 상부 불순물 영역(154A, 154B)을 포함할 수 있다. 제2 및 제3 상부 불순물 영역(154A, 154B)은 제2 핀형 활성 영역(FA2)의 상부 내에서 제1 방향(Y 방향)을 따라 이격되어 배치될 수 있다.
제2 핀형 활성 영역(FA2)의 측벽을 제2 게이트 구조물(140)이 둘러싸도록 배치되며, 제2 핀형 활성 영역(FA2)의 상부에 서로 이격되어 한 쌍의 제2 불순물 영역(150B)이 형성됨에 따라, 제2 트랜지스터(TR2) 내에 형성될 수 있는 예시적인 채널 형성 경로(CH2B)는 도 1 내지 도 3을 참조로 설명한 집적회로 장치(100)와는 달라질 수 있다.
예를 들어, 전자들 또는 정공들과 같은 캐리어들은 제2 상부 불순물 영역(154A)으로부터 제2 게이트 구조물(140)과 동일한 레벨에 배치되는 제2 핀형 활성 영역(FA2) 부분까지 수직 방향으로 이동되고, 제2 게이트 구조물(140)과 동일한 레벨에서 수평 방향으로 이동되고, 다시 제3 상부 불순물 영역(154B)까지 수직 방향으로 이동될 수 있다. 즉, 예시적인 채널 형성 경로(CH2B)는 제1 트랜지스터(TR1) 내에 형성될 수 있는 예시적인 채널 형성 경로(CH1)에서의 유효 채널 길이(Lg1)보다 더욱 긴 유효 채널 길이(Lg2)를 가질 수 있다.
상기 집적회로 장치(100F)에 따르면, 제1 및 제2 게이트 구조물(120, 140)의 높이(수직 두께)가 실질적으로 동일하더라도 제2 트랜지스터(TR2) 내의 유효 채널 길이(Lg2)가 제1 트랜지스터(TR1) 내의 유효 채널 길이(Lg1)보다 길 수 있다. 따라서, 제1 및 제2 게이트 구조물(120, 140)의 제조 방법이 단순해질 수 있고, 단순화된 제조 방법에 의해 고전압 트랜지스터와 저전압 트랜지스터를 모두 포함하는 집적회로 장치(100F)가 얻어질 수 있다.
도 15는 예시적인 실시예들에 따른 집적회로 장치(100G)를 나타내는 평면도이고, 도 16은 도 15의 16A-16A' 및 16B-16B' 선을 따라 자른 단면도이다. 도 15 및 도 16에서, 도 1 내지 도 14에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 15 및 도 16을 참조하면, 한 쌍의 제2 불순물 영역(150B)은 제2 및 제3 상부 불순물 영역(154A, 154B)을 포함할 수 있고, 제2 핀형 활성 영역(FA2)의 상부 내에 제3 불순물 영역(170B)이 제2 및 제3 상부 불순물 영역(154A, 154B)과 이격되어 배치될 수 있다. 제3 불순물 영역(170B)은 제2 및 제3 상부 불순물 영역(154A, 154B)과 다른 도전형을 갖는 불순물이 고농도로 도핑된 영역일 수 있다. 따라서, 제2 게이트 구조물(140)의 바닥면보다 높은 레벨 상에 위치하는 제2 핀형 활성 영역(FA2) 내부(예를 들어 진성 채널 영역)를 통한 전류 누설을 방지하여 제2 상부 불순물 영역(154A)으로부터 제3 상부 불순물 영역(154B)까지 유효 채널 경로(CH2B)를 따른 전류 전도 경로를 더욱 강화시킬 수 있다.
도 17는 예시적인 실시예들에 따른 집적회로 장치(100H)를 나타내는 평면도이고, 도 18은 도 17의 18A-18A' 및 18B-18B' 선을 따라 자른 단면도이며, 도 19는 도 17의 19A-19A' 및 19B-19B' 선을 따라 자른 단면도이다. 도 17 내지 도 19에 도시된 집적회로 장치(100H)는 표준 셀 라이브러리에서 사용되는 표준 셀을 이용한 집적회로 장치일 수 있다.
집적회로 장치(100H)는 복수의 셀들로서 정의될 수 있고, 구체적으로, 복수의 셀들의 특성 정보를 포함하는 셀 라이브러리를 이용하여 설계될 수 있다. 여기서, 셀 라이브러리에는 셀의 명칭, 치수, 게이트 폭, 핀(pin), 딜레이(delay) 특성, 누설 전류, 임계 전압, 기능 등이 정의될 수 있다. 일반적인 셀 라이브러리 세트(set)는 AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 그리고 단순한 마스터-슬레이브 플립플롭(master-slaver flip-flop) 및 래치(latch) 등과 같은 저장 요소(storage element)를 포함할 수 있다.
표준 셀 방식은, 여러 기능을 갖는 논리회로 블록(또는 셀)을 미리 준비하고, 이 셀을 임의로 조합시켜 고객이나 이용자의 명세에 맞춘 전용의 대규모 집적 회로(LSI)를 설계하는 방식이다. 셀은 미리 설계와 검증이 행해져서 컴퓨터에 등록되며, 컴퓨터 지원 설계(Computer Aided Design, CAD)를 사용하여 셀을 조합시킨 논리 설계, 배치, 배선이 행해진다.
구체적으로, 대규모 집적 회로를 설계/제작하는 경우에 어느 규모의 표준화된 논리회로 블록들(또는 셀)이 이미 라이브러리에 보존되어 있으면, 현재의 설계 목적에 맞는 논리회로 블록을 이 중에서 꺼내어, 이것을 칩 상에 복수 개의 셀 열로서 배치하고, 셀과 셀 사이의 배선 공간에 배선 길이가 가장 짧아지는 최적 배선을 하여 전체 회로를 만들어 나갈 수 있다. 라이브러리에 보존되어 있는 셀의 종류가 풍부할수록 설계에 융통성이 생기고, 그만큼 칩의 최적 설계의 가능성도 커진다.
이와 같이 표준 셀을 이용한 집적 회로는 반주문형 집적 회로의 한 가지로서, 미리 설계되어 표준 셀 라이브러리에 저장된 표준 셀을 사용하고 이들 간의 배선을 최소화하도록 셀들을 배치하여 구현된다. 따라서, 완전 주문형 집적 회로에 비해 개발 비용이 적고 개발 기간을 단축시킬 수 있다.
도 17 내지 도 19를 참조하면, 집적회로 장치(100H)는 셀 바운더리(cell boundary)에 의해 한정되는 제1 셀(C1) 및 제2 셀(C2)을 포함할 수 있다. 제1 셀(C1) 및 제2 셀(C2)에는 소자 분리막(114)에 의해 각각 복수의 제1 영역(RX1) 및 복수의 제2 영역(RX2)이 정의될 수 있다. 복수의 제1 영역(RX1)에는 복수의 제1 핀형 활성 영역(FA1)과 복수의 제1 더미 영역(DF1)이 배치될 수 있고, 복수의 제2 영역(RX2)에는 복수의 제2 핀형 활성 영역(FA2)과 복수의 제2 더미 영역(DF2)이 배치될 수 있다.
복수의 제1 영역(RX1)의 실질적으로 전체 면적 상에는 제1 바닥 불순물 영역(132)이 형성될 수 있고, 복수의 제2 영역(RX2)의 일부 면적 상에 제2 바닥 불순물 영역(152)이 형성될 수 있다. 제1 및 제2 바닥 불순물 영역(132, 152)에 대한 특징은 도 1 내지 도 3을 참조로 설명한 바와 유사할 수 있다.
복수의 제1 영역(RX1) 및 복수의 제2 영역(RX2) 상에는 중간층(182)이 형성될 수 있고, 중간층(182)은 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등과 같은 금속 실리사이드 물질을 포함할 수 있다. 예를 들어, 중간층(182)은 복수의 제1 영역(RX1) 및 복수의 제2 영역(RX2) 중 상부에 복수의 제1 핀형 활성 영역(FA1), 복수의 제1 더미 영역(DF1), 복수의 제2 핀형 활성 영역(FA2)과 복수의 제2 더미 영역(DF2)이 형성되지 않은 부분 상에 형성될 수 있다.
중간층(182) 상에는 식각 정지층(184)이 형성될 수 있고, 복수의 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측벽 상에는 절연 라이너(186)가 형성될 수 있다. 예시적인 실시예들에 있어서, 식각 정지층(184)은 실리콘 질화물을 포함할 수 있고, 절연 라이너(186)는 불순물이 도핑된 산화물 또는 저유전율 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 절연 라이너(186)은 불순물이 도핑된 산화물과 SiOCN 등의 저유전율 산화물의 이중층 구조를 가질 수 있다.
식각 정지층(184) 상에는 복수의 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측벽을 둘러싸는 제1 절연층(162)이 형성될 수 있고, 제1 절연층(162)은 복수의 제1 및 제2 더미 영역(DF1, DF2)의 측벽까지 연장될 수 있다.
제1 절연층(162) 상에는 복수의 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측벽을 각각 둘러싸는 제1 및 제2 게이트 구조물(120, 140)이 형성될 수 있다. 제1 및 제2 게이트 구조물(120, 140)은 절연 라이너(186)를 관통하여 복수의 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측벽과 직접 접촉할 수 있다. 예를 들어, 복수의 제1 핀형 활성 영역(FA1)의 측벽 일부분에 리세스(R1)(도 23 참조)가 형성되고, 제1 게이트 구조물(120)이 리세스(R1)와 접촉하도록 제1 게이트 구조물(120)이 형성될 수 있다. 제1 및 제2 게이트 구조물(120, 140)에 대한 특징은 도 1 내지 도 3을 참조로 설명한 바와 유사할 수 있다.
제1 및 제2 게이트 구조물(120, 140) 상에는 복수의 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측벽을 둘러싸는 제2 절연층(164)이 형성될 수 있다. 제2 절연층(164) 상에는 제3 절연층(166)이 형성될 수 있다. 제1 게이트 구조물(120)과 인접한 제1 게이트 구조물(120) 사이의 공간을 채우는 게이트간 절연막(188)이 제1 절연층(162) 상에 형성될 수 있다. 게이트간 절연막(188)은 제2 및 제3 절연층(164, 166)의 측벽과 배치될 수 있고, 복수의 제1 더미 영역(DF1)의 측벽을 둘러쌀 수 있다. 제1 내지 제3 절연층(162, 164, 166) 및 게이트간 절연막(188)은 TEOS 막, 또는 약 2.2 ∼ 2.4의 초저유전상수를 가지는 ULK 막, 예를 들면 SiOC 막 및 SiCOH 막 중에서 선택되는 어느 하나의 막으로 이루어질 수 있다.
게이트 콘택(GC1, GC2)은 제2 및 제3 절연층(164, 166)을 관통하여 제1 및 제2 게이트 전극(122, 142)과 전기적으로 연결될 수 있다. 상부 콘택(TC1, TC2)은 제3 절연층(166)을 관통하여 제1 및 제2 상부 불순물 영역(134, 154)과 전기적으로 연결될 수 있다. 바닥부 콘택(BC1, BC2)은 게이트간 절연막(188) 및 제1 절연층(162)을 관통하여 제1 및 제2 바닥 불순물 영역(132, 152)과 전기적으로 연결될 수 있다. 게이트 콘택(GC1, GC2), 상부 콘택(TC1, TC2) 및 바닥부 콘택(BC1, BC2)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 등의 금속 물질을 포함할 수 있다.
도시되지는 않았지만, 게이트 콘택(GC1, GC2), 상부 콘택(TC1, TC2) 및 바닥부 콘택(BC1, BC2)과 전기적으로 연결되는 배선 구조물이 더 배치될 수 있다. 상기 배선 구조물을 통해 제1 셀(C1)에 상대적으로 낮은 동작 전압(VDD)이 인가될 수 있고, 제2 셀(C2)에 상대적으로 높은 동작 전압(VDD)이 인가될 수 있다.
도 20 내지 도 26은 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 도 17 내지 도 19를 참조로 설명한 집적회로 장치(100H)의 제조 방법일 수 있고, 도 20 내지 도 26에는 도 17의 19A-19A' 및 19B-19B' 선을 따라 자른 단면에 대응하는 단면도들을 공정 순서에 따라 도시하였다.
도 20을 참조하면, 기판(110) 상에 소자 분리막(114)을 형성함에 의해 제1 영역(RX1)과 제2 영역(RX2)을 정의할 수 있다.
예를 들어, 소자 분리막(114)을 형성하기 위하여, 기판(110) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 기판(110)에 트렌치(도시 생략)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 마스크 패턴은 열산화막, 실리콘 질화막, 실리콘 산질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
이후, 코팅 공정 또는 증착 공정에 의해 상기 트렌치를 채우는 절연층(도시되지 않음)을 형성한 후, 기판(110) 상면이 노출될 때까지 상기 절연층 상면을 평탄화하여, 상기 트렌치를 채우는 소자 분리막(114)이 형성될 수 있다. 소자 분리막(114)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ을 사용하여 FCVD (flowable CVD) 공정 또는 스핀 코팅 공정에 의해 형성될 수 있다.
기판(110)의 제1 영역(RX1)과 제2 영역(RX2) 내에 제1 불순물을 주입하여 기판(110) 상면으로부터 소정의 깊이까지 연장되는 제1 바닥 불순물 영역(132)과 제2 바닥 불순물 영역(152)을 형성할 수 있다. 예를 들어, 기판(110) 상에 NMOS 트랜지스터가 형성되는 경우에, 상기 제1 불순물은 n형 도전형을 갖는 불순물들일 수 있다. 이와는 달리, 기판(110) 상에 PMOS 트랜지스터가 형성되는 경우에, 상기 제1 불순물은 p형 도전형을 갖는 불순물들일 수 있다.
예시적인 실시예들에 있어서, 제1 영역(RX1)의 실질적으로 전체 면적과 제2 영역(RX2)의 일부분을 노출하는 개구부들을 구비하는 이온 주입 마스크(도시 생략)를 사용하여 제1 바닥 불순물 영역(132)과 제2 바닥 불순물 영역(152)을 동시에 형성할 수 있다.
도 17에는 제1 영역(RX1)과 제2 영역(RX2)에 동일한 도전형의 불순물을 주입하기 위한 공정을 설명하였지만, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제1 영역(RX1)에 제1 바닥 불순물 영역(132)을 형성하기 위한 이온 주입 공정을 우선 수행한 이후에, 제2 영역(RX2)에 제2 바닥 불순물 영역(152)을 형성하기 위한 이온 주입 공정을 수행할 수도 있다. 이와는 달리, 제1 영역(RX1)과 제2 영역(RX2)이 NMOS 형성 영역이며, 기판(110)이 PMOS 형성 영역인 제3 영역(도시 생략)을 더 포함하는 경우, 제1 영역(RX1) 및 제2 영역(RX2) 내에 바닥 불순물 영역(132, 152)을 동시에 형성하기 위한 이온 주입 공정 이후에, 제3 영역(RX3) 내에 바닥 불순물 영역(도시 생략)을 형성하기 위한 이온 주입 공정이 더 수행될 수 있다.
한편, 도 20에 도시되지는 않았으나, 제1 영역(RX1)과 제2 영역(RX2) 내에 제1 웰 영역(112A)(도 1 참조) 및 제2 웰 영역(112B)(도 1 참조)을 더 형성할 수도 있다.
이후, 기판(110)의 제1 영역(RX1) 및 제2 영역(RX2) 상에 중간층(182)을 형성할 수 있다. 예를 들어, 기판(110)의 상면 상에 금속층(도시 생략)을 형성한 후 상기 금속층이 형성된 기판(110)에 열처리를 수행하여 중간층(182)을 형성할 수 있다. 선택적으로, 상기 금속층을 제거할 수 있다. 예를 들어, 중간층(182)은 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
도 21을 참조하면, 기판(110) 상에 몰드 구조물(190)을 형성할 수 있다. 몰드 구조물(190)은 기판(110) 상에 순차적으로 적층된 식각 정지층(184), 제1 절연층(162), 도전 라이너(192A), 희생층(194), 도전 라이너(192B) 및 제2 절연층(164)을 포함할 수 있다. 예를 들어, 식각 정지층(184)은 실리콘 질화물을 포함할 수 있고, 제1 및 제2 절연층(162, 164)은 실리콘 산화물, 실리콘 산질화물, 또는 저유전상수를 갖는 유전막, 또는 이들의 조합을 포함할 수 있으며, 희생층(194)은 실리콘 질화물을 포함할 수 있다. 도전 라이너(192A, 192B)는 폴리실리콘을 포함할 수 있다. 희생층(194)은 제1 및 제2 절연층(162, 164)과 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다.
이후, 몰드 구조물(190) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 몰드 구조물(190)을 순차적으로 식각하여 제1 개구부(190H1)를 형성할 수 있다. 제1 개구부(190H1)에 의해 기판(110)의 상면이 노출될 수 있으며, 제1 개구부(190H1)에 의해 노출되는 중간층(182) 부분이 제거되도록 기판(110) 상면으로부터 소정의 깊이만큼 과식각할 수 있다.
이후, 제1 개구부(190H1) 상면 및 측벽, 및 노출된 기판(110) 상면 상에 절연층(도시 생략)을 형성하고, 상기 절연층 상에 이방성 식각 공정을 수행하여 제1 개구부(190H1) 측벽 상에 절연 라이너(186)를 잔류시킬 수 있다. 상기 절연층은 불순물이 도핑된 산화물 또는 저유전율 산화물, 또는 이들의 조합을 사용하여 형성될 수 있다. 예를 들어, 상기 절연층은 불순물이 도핑된 산화물과 SiOCN 등의 저유전율 산화물의 이중층 구조를 가질 수 있다.
도 22를 참조하면, 제1 영역(RX1) 및 제2 영역(RX2) 상의 제1 개구부(190H1) 내에 제1 핀형 활성 영역(FA1) 및 제2 핀형 활성 영역(FA2)을 각각 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 핀형 활성 영역(FA1) 및 제2 핀형 활성 영역(FA2)을 형성하기 위한 공정은 선택적 에피택셜 성장(selective epitaxial growth, SEG) 공정일 수 있다.
이후, 제2 절연층(164), 제1 핀형 활성 영역(FA1) 및 제2 핀형 활성 영역(FA2) 상에 보호층(196)을 형성할 수 있다. 보호층(196)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 탄소함유 실리콘 산질화물, 및 이들의 조합으로 이루어질 수 있다. 몰드 구조물(190) 및 보호층(196)을 순차적으로 식각하여 제1 절연층(162) 상면을 노출하는 제2 개구부(190H2)를 형성할 수 있다.
도 23을 참조하면, 제2 개구부(190H2)에 의해 노출된 희생층(194) 부분을 제거하여, 희생층(194)이 제거된 부분에 게이트 공간(GS1, GS2)을 형성할 수 있다. 게이트 공간(GS1, GS2)에 의해 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측벽 상에 배치된 절연 라이너(186)의 측면이 노출될 수 있다.
희생층(194)을 제거하기 위한 예시적인 공정에서, 희생층(194)에 대하여 높은 식각 선택비를 갖는 식각액을 사용하여 습식 식각 공정을 수행할 수 있고, 이에 따라 도전 라이너(192A, 192B), 절연 라이너(186), 제1 및 제2 절연층(162, 164) 부분은 거의 식각되지 않고, 희생층(194)만을 제거할 수 있다.
이후, 게이트 공간(GS1, GS2)에 의해 노출되는 절연 라이너(186) 부분을 더욱 식각하여 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측면을 노출시킬 수 있다. 이때, 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측벽에 리세스(R1, R2)가 형성될 수 있다.
도 24를 참조하면, 게이트 공간(GS1, GS2)에 의해 노출된 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측벽 상에 계면막(146)을 형성할 수 있다. 예를 들어, 열산화 공정에 의해 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측벽 상에 계면막(146)을 형성할 수 있고, 이 때 게이트 공간(GS1, GS2)에 의해 노출되는 도전 라이너(192A, 192B) 또한 상기 열산화 공정에 의해 계면막(146)의 일부분으로 변화될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 계면막(146)은 ALD 공정, CVD 공정 등에 의해 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측벽과 도전 라이너(192A, 192B) 상에 형성될 수도 있다.
도 25를 참조하면, 제2 핀형 활성 영역(FA2) 상에 마스크(도시 생략)를 형성한 후, 제1 핀형 활성 영역(FA1)의 측벽 상에 형성된 계면막(146) 부분을 제거할 수 있다. 이에 따라, 계면막(146)은 제2 핀형 활성 영역(FA2)의 측벽과, 이를 노출하는 게이트 공간(GS2)(도 24 참조) 내에만 잔류할 수 있다.
이후, 상기 마스크를 제거할 수 있다.
이후, 게이트 공간(GS1, GS2)(도 24 참조)에 의해 각각 노출된 제1 핀형 활성 영역(FA1) 및 계면막(146) 상에 ALD 공정, 또는 CVD 공정 등에 의해 고유전율을 갖는 금속 산화물을 사용하여 제1 게이트 절연층(124) 및 고유전막(148)을 각각 형성할 수 있다. 여기서, 게이트 공간(GS2) 내에 형성되는 계면막(146)과 고유전막(148)은 제2 게이트 절연층(144)으로 지칭될 수 있다. 제2 게이트 절연층(144)이 계면막(146)과 고유전막(148)의 적층 구조로 형성됨에 따라 제2 게이트 절연층(144)의 두께는 제1 게이트 절연층(124)의 두께보다 클 수 있다.
이후, 게이트 공간(GS1, GS2)을 각각 채우는 제1 및 제2 게이트 전극(122, 142)을 형성할 수 있다. 예시적인 실시예들에 있어서, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 등의 금속 물질을 사용하여 ALD 공정 또는 CVD 공정에 의해 제2 개구부(190H2) 및 게이트 공간(GS1, GS2)을 채우는 도전층(도시 생략)을 형성하고, 상기 도전층을 에치백하여 게이트 공간(GS1, GS2) 내에 제1 및 제2 게이트 전극(122, 142)을 잔류시킬 수 있다.
이후, 제2 개구부(190H2)를 채우는 게이트간 절연막(188)을 형성할 수 있다. 게이트간 절연막(188)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 탄소함유 실리콘 산질화물, 및 이들의 조합으로 이루어질 수 있다. 예를 들어, 게이트간 절연막(188)은 TEOS 막, 또는 약 2.2 ∼ 2.4의 초저유전상수를 가지는 ULK 막, 예를 들면 SiOC 막 및 SiCOH 막 중에서 선택되는 어느 하나의 막으로 이루어질 수 있다.
도 26을 참조하면, 보호층(196)(도 25 참조)을 제거하여, 제1 및 제2 핀형 활성 영역(FA1, FA2)의 상면을 노출할 수 있다. 제1 및 제2 핀형 활성 영역(FA1, FA2) 상부에 제2 불순물을 이온주입하여 각각 제1 상부 불순물 영역(134)과 제2 상부 불순물 영역(154)을 형성할 수 있다. 예를 들어, 기판(110) 상에 NMOS 트랜지스터가 형성되는 경우에, 상기 제2 불순물은 n형 도전형을 갖는 불순물들일 수 있다. 이와는 달리, 기판(110) 상에 PMOS 트랜지스터가 형성되는 경우에, 상기 제2 불순물은 p형 도전형을 갖는 불순물들일 수 있다.
제1 상부 불순물 영역(134)은 제1 핀형 활성 영역(FA1)의 전체 면적과 수직으로 오버랩되도록 형성될 수 있고, 제2 상부 불순물 영역(154)은 제2 핀형 활성 영역(FA2)의 면적 일부분과 수직으로 오버랩되도록 형성될 수 있다. 또한, 제2 상부 불순물 영역(154)은 X-Y 평면에서 바라볼 때, 제2 바닥 불순물 영역(152)과 수직으로 오버랩되지 않도록 제2 핀형 활성 영역(FA2) 상부 일 측부 내에 형성될 수 있다.
도 19를 다시 참조하면, 제1 및 제2 핀형 활성 영역(FA1, FA2), 제2 절연층(164) 및 게이트간 절연막(188) 상에 제3 절연층(166)을 형성할 수 있다. 이후, 제1 및 제2 핀형 활성 영역(FA1, FA2)의 상부와 전기적으로 연결되는 상부 콘택(TC1, TC2), 중간층(182)과 전기적으로 연결되는 바닥부 콘택(BC1, BC2), 게이트 전극(122,142)과 전기적으로 연결되는 게이트 콘택(GC1, GC2)을 형성할 수 있다.
전술한 공정들을 수행하여 집적회로 장치(100H)가 완성될 수 있다.
상기 제조 방법에 따르면, 제1 트랜지스터(TR1)의 제1 바닥 불순물 영역(132)과 제2 트랜지스터(TR2)의 제2 바닥 불순물 영역(152)을 동일한 이온 주입 공정 내에서 형성할 수 있고, 제1 트랜지스터(TR1)의 제1 상부 불순물 영역(134)과 제2 트랜지스터(TR2)의 제2 상부 불순물 영역(154)을 동일한 이온 주입 공정 내에서 형성할 수 있다. 이에 따라 집적회로 장치(100)의 제조 공정이 단순화될 수 있다. 또한, 열산화 공정에 의해 제2 게이트 구조물(140)의 계면막(146)을 형성할 수 있으므로, 제1 트랜지스터(TR1)의 제1 게이트 구조물(120) 및 제2 트랜지스터(TR2)의 제2 게이트 구조물(140)을 단순화된 제조 공정을 사용하여 형성할 수 있다.
일반적으로, 게이트 올 어라운드 타입의 트랜지스터가 사용될 때, 고전압 영역과 저전압 영역 내에 서로 다른 길이의 게이트 전극 및 서로 다른 두께의 게이트 절연막을 구비하는 복수의 트랜지스터들을 형성하기 위한 제조 공정은 매우 복잡할 수 있다. 예를 들어, 게이트 올 어라운드 타입의 트랜지스터를 형성할 때, 희생층(194)을 제거하고 희생층(194)이 제거된 영역인 게이트 공간(GS1, GS2) 내에 게이트 구조물(120, 140)을 형성한다. 그러나, 제1 영역(RX1)과 제2 영역(RX2)에 형성되는 게이트 구조물(120, 140)의 높이(수직 두께)가 다른 경우에 제1 영역(RX1)과 제2 영역(RX2)에 서로 다른 수직 두께를 갖는 희생층을 별도로 형성할 필요가 있고, 상기 희생층의 수직 두께를 달리 하기 위하여 추가적인 마스크를 사용한 공정이 필요하다.
그러나, 본 발명에 따르면, 제1 영역(RX1)과 제2 영역(RX2)에 동일한 수직 두께를 갖는 희생층(194)을 사용하더라도, 즉 게이트 구조물(120, 140)의 두께가 서로 동일하더라도, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)의 유효 채널 길이가 달라질 수 있다. 따라서, 단순화된 제조 방법에 의하여 저전압 트랜지스터와 고전압 트랜지스터를 동시에 포함하는 집적회로 장치(100H)가 얻어질 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적회로 장치 120, 140: 게이트 구조물
130: 제1 불순물 영역 132: 제1 바닥 불순물 영역
134: 제1 상부 불순물 영역 150: 제2 불순물 영역
152: 제2 바닥 불순물 영역 154: 제2 상부 불순물 영역

Claims (10)

  1. 기판 상에 형성되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 제1 및 제2 핀형 활성 영역;
    상기 제1 핀형 활성 영역의 측면 상에 배치되는 제1 게이트 구조물;
    상기 제1 핀형 활성 영역의 상부(upper portion) 및 바닥부(bottom portion) 내에 형성되는 한 쌍의 제1 불순물 영역;
    상기 제2 핀형 활성 영역의 측면 상에 배치되는 제2 게이트 구조물; 및
    상기 제2 핀형 활성 영역의 상부 또는 바닥부 내에 형성되는 한 쌍의 제2 불순물 영역을 포함하고,
    상기 한 쌍의 제1 불순물 영역은 서로 수직 방향으로 오버랩되며, 상기 한 쌍의 제2 불순물 영역은 서로 수직 방향으로 오버랩되지 않는 것을 특징으로 하는 집적회로 장치.
  2. 제1항에 있어서,
    상기 제2 핀형 활성 영역 내부에 형성되는 상기 한 쌍의 제2 불순물 영역 사이의 제2 유효 채널 길이(effective channel length) 는 상기 제1 핀형 활성 영역 내부에 형성되는 상기 한 쌍의 제1 불순물 영역 사이의 제1 유효 채널 길이보다 더 긴 것을 특징으로 하는 집적회로 장치.
  3. 제1항에 있어서,
    상기 한 쌍의 제2 불순물 영역의 수평 단면의 면적은 상기 제2 핀형 활성 영역의 수평 단면의 면적보다 작은 것을 특징으로 하는 집적회로 장치.
  4. 제1항에 있어서,
    상기 한 쌍의 제2 불순물 영역 사이의 거리는 상기 한 쌍의 제1 불순물 영역 사이의 거리보다 큰 것을 특징으로 하는 집적회로 장치.
  5. 제1항에 있어서,
    상기 제1 게이트 구조물은,
    상기 제1 핀형 활성 영역의 측면을 둘러싸는 제1 게이트 전극과, 상기 제1 핀형 활성 영역과 상기 제1 게이트 전극 사이에 개재되는 제1 게이트 절연층을 포함하고,
    상기 제2 게이트 구조물은,
    상기 제2 핀형 활성 영역의 측면을 둘러싸는 제2 게이트 전극과, 상기 제2 핀형 활성 영역과 상기 제2 게이트 전극 사이에 개재되며, 상기 제1 게이트 절연층보다 두꺼운 제2 게이트 절연층을 포함하는 것을 특징으로 하는 집적 회로 장치.
  6. 제1항에 있어서,
    상기 한 쌍의 제2 불순물 영역 중 하나는 상기 제2 핀형 활성 영역의 상기 상부 중 일부분 내에 배치되고,
    상기 한 쌍의 제2 불순물 영역 중 다른 하나는 상기 제2 핀형 활성 영역의 바닥부 중 일부분 내에 배치되되, 상기 한 쌍의 제2 불순물 영역 중 상기 하나로부터 상기 제1 방향으로 이격되어 배치되는 것을 특징으로 하는 집적회로 장치.
  7. 제6항에 있어서,
    상기 제2 핀형 활성 영역의 상기 상부는 서로 다른 레벨에 위치하는 상면들을 가지며,
    상기 한 쌍의 제2 불순물 영역 중 상기 하나가 배치되는 부분의 상면이 상기 한 쌍의 제2 불순물 영역 중 상기 하나가 배치되지 않는 부분의 상면보다 높은 레벨에 위치하는 것을 특징으로 하는 집적회로 장치.
  8. 제1항에 있어서,
    상기 한 쌍의 제2 불순물 영역 중 하나는 상기 제2 핀형 활성 영역의 상기 상부 중 일부분 내에 배치되고,
    상기 한 쌍의 제2 불순물 영역 중 다른 하나는 상기 제2 핀형 활성 영역의 상기 상부 중 일부분 내에 배치되되, 상기 한 쌍의 제2 불순물 영역 중 상기 하나로부터 상기 제1 방향으로 이격되어 배치되는 것을 특징으로 하는 집적회로 장치.
  9. 제1항에 있어서,
    상기 한 쌍의 제2 불순물 영역 중 하나는 상기 제2 핀형 활성 영역의 상기 바닥부 중 일부분 내에 배치되고,
    상기 한 쌍의 제2 불순물 영역 중 다른 하나는 상기 제2 핀형 활성 영역의 상기 바닥부 중 일부분 내에 배치되되, 상기 한 쌍의 제2 불순물 영역 중 상기 하나로부터 상기 제1 방향으로 이격되어 배치되는 것을 특징으로 하는 집적회로 장치.
  10. 제1 및 제2 핀형 활성 영역을 포함하는 기판;
    상기 기판 상에 형성되는 제1 트랜지스터로서, 상기 제1 핀형 활성 영역의 측면 상에 배치되는 제1 게이트 구조물, 및
    상기 제1 핀형 활성 영역의 상부(upper portion) 및 바닥부(bottom portion) 내에 형성되는 한 쌍의 제1 불순물 영역을 포함하는 상기 제1 트랜지스터; 및
    상기 기판 상에 형성되는 제2 트랜지스터로서, 상기 제2 핀형 활성 영역의 측면 상에 배치되며, 상기 제1 게이트 구조물과 동일한 높이를 갖는 제2 게이트 구조물, 및
    상기 제2 핀형 활성 영역의 상부 또는 바닥부 내에 형성되는 한 쌍의 제2 불순물 영역을 포함하는 상기 제2 트랜지스터를 포함하고,
    상기 제2 트랜지스터의 유효 채널 길이가 상기 제1 트랜지스터의 유효 채널 길이보다 긴 것을 특징으로 하는 집적회로 장치.
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