CN107689375A - 集成电路器件 - Google Patents

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Abstract

本公开提供了集成电路器件。一种集成电路器件包括：基板；第一鳍有源区和第二鳍有源区，形成在基板上并在平行于基板的顶表面的第一方向上延伸；第一栅结构，设置在第一鳍有源区的侧表面上；一对第一杂质区，分别形成在第一鳍有源区的顶部分和底部分上；第二栅结构，设置在第二鳍有源区的侧表面上；以及一对第二杂质区，分别形成在第二鳍有源区的顶部分和/或底部分上，其中所述一对第一杂质区竖直地彼此交叠，并且所述一对第二杂质区不竖直地彼此交叠。

Description

集成电路器件
技术领域
实施方式涉及一种集成电路器件以及制造该集成电路器件的方法。
背景技术
随着电子装置变得轻、薄并紧凑，对于高度集成的半导体器件的需求增长。
发明内容
实施方式针对一种集成电路器件，该集成电路器件包括：第一鳍有源区和第二鳍有源区，形成在基板上并在平行于基板的顶表面的第一方向上延伸；第一栅结构，设置在第一鳍有源区的侧表面上；一对第一杂质区，分别形成在第一鳍有源区的顶部分和底部分上；第二栅结构，设置在第二鳍有源区的侧表面上；以及一对第二杂质区，分别形成在第二鳍有源区的顶部分和/或底部分上，其中所述一对第一杂质区竖直地彼此交叠，并且所述一对第二杂质区不竖直地彼此交叠。
实施方式还针对一种集成电路器件，该集成电路器件包括：基板，包括第一鳍有源区和第二鳍有源区；形成在基板上的第一晶体管，第一晶体管包括形成在第一鳍有源区的侧表面上的第一栅结构以及分别形成在第一鳍有源区的顶部分和底部分中的一对第一杂质区；以及形成在基板上的第二晶体管，第二晶体管包括形成在第二鳍有源区的侧表面上并具有与第一栅结构相同的高度的第二栅结构以及分别形成在第二鳍有源区的顶部分和/或底部分中的一对第二杂质区，其中第二晶体管的有效沟道长度比第一晶体管的有效沟道长度长。
实施方式还针对一种集成电路器件，该集成电路器件包括：第一鳍有源区和第二鳍有源区，形成在基板上并在平行于基板的顶表面的第一方向上延伸；设置在第一鳍有源区的侧表面上的第一栅结构、第一鳍有源区的设置在第一栅结构之上的上部第一杂质区和设置在第一栅结构下面的下部第一杂质区；设置在第二鳍有源区的侧表面上的第二栅结构、第二鳍有源区的设置在第二栅结构之上的上部第二杂质区和设置在第二栅结构下面的下部第二杂质区。上部第二杂质区和下部第二杂质区的最接近点之间的距离可以大于上部第一杂质区和下部第一杂质区的最接近点之间的距离。
附图说明
通过参照附图详细描述示例实施方式，各特征对于本领域技术人员将变得明显，附图中：
图1示出透视图，示出根据示例实施方式的集成电路器件；
图2示出图1的集成电路器件的俯视图；
图3示出图2的集成电路器件的沿图2的线3A-3A'和线3B-3B'截取的剖视图；
图4示出根据示例实施方式的集成电路器件的俯视图；
图5示出图4的集成电路器件的沿图4的线5A-5A'和线5B-5B'截取的剖视图；
图6示出根据示例实施方式的集成电路器件的俯视图；
图7示出图6的集成电路器件的沿图6的线7A-7A'和线7B-7B'截取的剖视图；
图8示出根据示例实施方式的集成电路器件的俯视图；
图9示出图8的集成电路器件的沿图8的线9A-9A'和线9B-9B'截取的剖视图；
图10示出根据示例实施方式的集成电路器件的俯视图；
图11示出图10的集成电路器件的沿图10的线11A-11A'和线11B-11B'截取的剖视图；
图12示出剖视图，示出根据示例实施方式的集成电路器件；
图13示出根据示例实施方式的集成电路器件的俯视图；
图14示出图13的集成电路器件的沿图13的线14A-14A'和线14B-14B'截取的剖视图；
图15示出根据示例实施方式的集成电路器件的俯视图；
图16示出图15的集成电路器件的沿图15的线16A-16A'和线16B-16B'截取的剖视图；
图17示出根据示例实施方式的集成电路器件的俯视图；
图18示出图17的集成电路器件的沿图17的线18A-18A'和线18B-18B'截取的剖视图；
图19示出图17的集成电路器件的沿图17的线19A-19A'和线19B-19B'截取的剖视图；以及
图20至图26示出剖视图，示出根据示例实施方式的制造集成电路器件的方法。
具体实施方式
现在将在下文参照附图更全面地描述示例实施方式；然而，它们可以以不同的形式实施而不应被解释为限于这里阐述的实施方式。而是，提供这些实施方式使得本公开将全面和完整，并将示例实施方式全面传达给本领域技术人员。在附图中，为了图示的清晰，可以夸大层和区域的尺寸。相同的附图标记始终指代相同的元件。
图1是示出根据示例实施方式的集成电路器件100的透视图。图2是图1的集成电路器件100的俯视图，图3是集成电路器件100沿图2的线3A-3A'和线3B-3B'截取的剖视图。在图1和图2中，为了图示的方便，集成电路器件100的一些元件例如第一绝缘层162和第二绝缘层164可以被省略。
参照图1至图3，集成电路器件100可以包括形成在基板110上的第一晶体管TR1和第二晶体管TR2。
基板110可以包括由隔离层114限定的第一区域I和第二区域II。第一区域I和第二区域II可以是其中设置不同类型的晶体管的有源区，不同幅度的操作电压被施加到所述不同类型的晶体管。例如，第一区域I可以是其中可形成高电压晶体管的高电压区域，相对高的操作电压被施加到该高电压晶体管。第二区域II可以是其中可形成低电压晶体管的低电压区域，相对低的操作电压被施加到该低电压晶体管。例如，约1V或更高的操作电压可以被施加到第一区域I，低于约1V的操作电压可以被施加到第二区域II。
在示例实施方式中，第一区域I和第二区域II可以是其中形成不同类型的逻辑单元的有源区。例如，第一区域I可以是其中设置逻辑器件的芯区域，第二区域II可以是其中设置输入/输出接口器件的输入/输出(I/O)器件区域，来自外部电路或外部电源的信号通过输入/输出接口器件供给到第一区域I中的逻辑器件。
第一鳍有源区FA1和第二鳍有源区FA2可以分别形成在第一区域I和第二区域II中。第一鳍有源区FA1和第二鳍有源区FA2可以在平行于基板110的顶表面的第一方向(图1中的Y方向)上延伸并沿垂直于基板110的顶表面的第三方向(图1的Z方向)突出。在图2中，例如，在第一区域I中三个第一鳍有源区FA1彼此间隔开，在第二区域II中三个第二鳍有源区FA2彼此间隔开。然而，分别设置在由隔离层114分隔的第一区域I和第二区域II中的第一鳍有源区FA1和第二鳍有源区FA2的数目不限于图2中示出的数目。为了描述的方便，在第一区域I中基板110的设置在第一鳍有源区FA1下面直到预定深度的内部部分将被称为第一鳍有源区FA1的底部分。因此，在第一区域I中彼此相邻的所述三个第一鳍有源区FA1可以共用基板110的底部分。类似地，在第二区域II中基板110的设置在第二鳍有源区FA2下面直到预定深度的内部部分将被称为第二鳍有源区FA2的底部分。
第一阱区112A和第二阱区112B可以分别形成在基板110的第一区域I和第二区域II中。第一阱区112A和第二阱区112B可以用杂质以高浓度掺杂。例如，当NMOS晶体管形成在基板110的第一区域I和第二区域II中时，第一阱区112A和第二阱区112B可以是p型杂质掺杂的区域。作为另一示例，当PMOS晶体管形成在基板110的第一区域I和第二区域II中时，第一区域112A和第二区域112B可以是n型杂质掺杂的区域。
第一晶体管TR1可以形成在基板110的第一区域I上。第一晶体管TR1可以包括设置在第一鳍有源区FA1的侧壁上的第一栅结构120以及设置在第一鳍有源区FA1的顶部分和底部分上的一对第一杂质区130。
第一栅结构120可以设置为围绕第一鳍有源区FA1的侧壁。如图1所示，当第一鳍有源区FA1是具有在第一方向(Y方向)上延伸的一对长侧壁和在第二方向(X方向)上延伸的一对短侧壁的长方体时，第一栅结构120接触第一鳍有源区FA1的所有四个侧壁并围绕第一鳍有源区FA1。因此，第一晶体管TR1也可以被称为环绕栅(gate-all-around)晶体管。然而，第一鳍有源区FA1的形式不限于图1中示出的形式。第一鳍有源区FA1的沿X-Y平面截取的横截面(例如水平横截面)可以具有例如正方形形状、矩形形状、椭圆形形状、带有倒圆拐角的正方形形状或带有倒圆拐角的矩形形状。
第一栅结构120可以包括第一栅电极122和第一栅绝缘层124。第一栅电极122可以设置为围绕第一鳍有源区FA1的侧壁。在示例实施方式中，第一栅电极122可以具有其中金属氮化物层和间隙填充金属层顺序地堆叠的结构。金属氮化物层可以包括例如从Ti、Ta、W、Ru、Mb、Mo和Hf中选择的一种或更多种金属的氮化物。金属氮化物层可以使用例如原子层沉积(ALD)工艺、金属有机ALD(MOALD)工艺或金属有机化学气相沉积(MOCVD)工艺形成。间隙填充金属层可以包括例如钨(W)层，并使用诸如ALD工艺、CVD工艺或物理气相沉积(PVD)工艺的工艺。
第一栅绝缘层124可以在第一鳍有源区FA1和第一栅电极122之间，并可以设置为围绕第一鳍有源区FA1的侧壁。如图3所示，第一栅绝缘层124可以形成在第一栅电极122的顶表面、底表面和侧表面中的全部上。在另一示例中，第一栅绝缘层124可以仅设置在第一栅电极122和第一鳍有源区FA1之间。
在示例实施方式中，第一栅绝缘层124可以是由具有比硅氧化物高的介电常数的材料形成的高k电介质层。例如，第一栅绝缘层124可以具有约10至约25的介电常数。高k电介质层可以由例如铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、铌酸铅锌和其组合中的一种或更多种形成。第一栅绝缘层124可以使用例如ALD工艺、CVD工艺或PVD工艺形成。第一栅绝缘层124可以具有例如约至约的厚度。
所述一对第一杂质区130可以包括第一底部杂质区132和第一顶部杂质区134。所述一对第一杂质区130可以用作第一晶体管TR1的源/漏区。
第一底部杂质区132可以设置为竖直地交叠第一鳍有源区FA1的整个区域，并可以例如通过将第一导电类型的杂质离子注入(ion-implant)到第一鳍有源区FA1的底部分的基本上整个区域中而形成。
第一顶部杂质区134可以设置为竖直地交叠第一鳍有源区FA1的整个区域，并可以例如通过将第一导电类型的杂质离子注入到第一鳍有源区FA1的顶部分的基本上整个区域中而形成。如图3所示，例如，第一底部杂质区132和第一顶部杂质区134可以设置为在竖直方向(Z方向)上彼此交叠。
在示例实施方式中，当第一晶体管TR1是NMOS晶体管时，第一导电类型可以是n型，并且第一底部杂质区132和第一顶部杂质区134可以包括n型杂质。在另一示例中，当第一晶体管TR1是PMOS晶体管时，第一导电类型可以是p型，并且第一底部杂质区132和第一顶部杂质区134可以包括p型杂质。
第二晶体管TR2可以形成在基板110的第二区域II上。第二晶体管TR2可以包括设置在第二鳍有源区FA2的侧壁上的第二栅结构140以及设置在第二鳍有源区FA2的顶部分和底部分的部分上的一对第二杂质区150。
第二栅结构140可以设置为围绕第二鳍有源区FA2的侧壁。第二栅结构140可以包括第二栅电极142和第二栅绝缘层144。如图3所示，第二栅结构140可以具有与第一栅结构120的竖直长度基本上相同的竖直长度。形成第一栅结构120和第二栅结构140的示例工艺可以包括：形成其中第一绝缘层162、牺牲层和第二绝缘层164顺序堆叠的结构，然后第一栅结构120和第二栅结构140可以形成在去除牺牲层之后留下的空间中。因此，第一栅结构120和第二栅结构140可以具有在竖直方向上基本上相同的高度。
第二栅电极142可以设置为围绕第二鳍有源区FA2的侧壁。第二栅电极142可以类似于以上描述的第一栅结构120的第一栅电极122，因此可以不重复其描述。
第二栅绝缘层144可以设置在第二鳍有源区FA2和第二栅电极142之间，第二栅绝缘层144可以包括接触第二鳍有源区FA2的界面层146以及在界面层146上的高k电介质层148。例如，界面层146可以包括硅氧化物层或硅氮氧化物层。界面层146可以例如具有约至约的厚度。界面层146可以使用例如热氧化工艺、ALD工艺或CVD工艺形成。高k电介质层148可以由具有比硅氧化物高的介电常数的材料形成并可以包括与第一栅绝缘层124中包括的材料相同的材料。高k电介质层148可以在形成第一栅绝缘层124的工艺中一起形成，因此，高k电介质层148可以具有与第一栅绝缘层124基本上相同或类似的厚度。高k电介质层148可以类似于第一栅绝缘层124，因此可以不重复其描述。
所述一对第二杂质区150可以包括第二底部杂质区152和第二顶部杂质区154。所述一对第二杂质区150可以用作第二晶体管TR2的源/漏区。
第二底部杂质区152可以设置为竖直地交叠第二鳍有源区FA2的局部区域。例如，第二底部杂质区152可以通过将第一导电类型的杂质离子注入到第二鳍有源区FA2的底部分的局部区域中而形成。如图2所示，第二底部杂质区152可以形成于在第一方向(Y方向)上延伸的第二鳍有源区FA2的底部分的侧部分上。
第二顶部杂质区154可以设置为竖直地交叠第二鳍有源区FA2的局部区域，并可以在横向方向上偏移。在示例实施方式中，第二顶部杂质区154可以设置为不竖直地交叠第二底部杂质区152。如图2所示，第二顶部杂质区154可以形成于在第一方向(Y方向)上延伸的第二鳍有源区FA2的顶部分的另一侧部分上。因此，沿着X-Y平面，第二底部杂质区152和第二顶部杂质区154可以在第一方向(Y方向)上彼此间隔开。第二顶部杂质区154可以通过例如将第一导电类型的杂质离子注入到第二鳍有源区FA2的顶部分的局部区域中而形成。
第一绝缘层162可以设置在第一区域I和第二区域II上并围绕第一鳍有源区FA1和第二鳍有源区FA2的侧壁的下部分。第二绝缘层164可以设置在第一栅结构120和第二栅结构140上并围绕第一鳍有源区FA1和第二鳍有源区FA2的侧壁的顶部分。第一绝缘层162和第二绝缘层164可以由例如硅氮化物(Si3N4)、硅氮氧化物(SiON)、含碳的硅氮氧化物(SiCON)或其组合形成。在另一示例中，第一绝缘层162和第二绝缘层164可以包括从正硅酸乙酯(TEOS)层和具有约2.2至约2.4的超低介电常数的超低k(ULK)层(例如SiOC层和SiCOH层之一)中选择的层。
在图3中，可形成在第一晶体管TR1中的示例沟道路径CH1和可形成在第二晶体管TR2中的示例沟道路径CH2通过虚线箭头示出。
在第一晶体管TR1中，所述一对第一杂质区130可以设置为竖直地交叠第一鳍有源区FA1的整个区域，因此，诸如电子或空穴的载流子可以例如在第一晶体管TR1中在竖直方向(Z方向)上从第一顶部杂质区134运动到第一底部杂质区132(或在相反的方向上运动)。例如，沟道可以沿着竖直方向形成在第一鳍有源区FA1中。在这种情形下，第一晶体管TR1的有效沟道长度Lg1可以具有与第一栅结构120的高度基本上类似的值。
在第二晶体管TR2中，所述一对第二杂质区150可以设置为仅竖直地交叠第二鳍有源区FA2的一部分。第二杂质区150可以在俯视图中横向地分隔开从而设置在第二鳍有源区FA2的两个侧部分上。因此，诸如电子或空穴的载流子可以例如在第二晶体管TR2中在水平方向(例如图3中的Y方向)上从第二顶部杂质区154运动到第二底部杂质区152(或在相反的方向上运动)。例如，因为所述一对第二杂质区150可以在第一方向(Y方向)上彼此间隔开，所以与第一晶体管TR1中相比，载流子运动的距离可以增大。在这种情形下，第二晶体管TR2中的有效沟道长度Lg2可以由所述两个第二杂质区150之间在第一方向上的距离确定。如图3所示，第二晶体管TR2中的有效沟道长度Lg2可以比第一晶体管TR1中的有效沟道长度Lg1长。
如上所述，第二晶体管TR2中的有效沟道长度Lg2可以比第一晶体管TR1中的有效沟道长度Lg1长。此外，第二栅绝缘层144可以包括界面层146和高k电介质层148，第二栅绝缘层144可以具有比第一栅绝缘层124大的厚度。
一般地，在按比例缩小的集成电路器件中，可以使用其中沟道区形成在竖直方向上的环绕栅晶体管以便减小短沟道效应。此外，形成在低电压区域中的晶体管可以具有相对短的栅电极和相对薄的栅绝缘层，而形成在高电压区域中的晶体管可以形成为具有相对长的栅电极和相对厚的栅绝缘层。关于形成在高电压区域中的晶体管，可以形成相对长的栅电极和相对厚的栅绝缘层从而防止由于热载流子引起的可靠性退化，诸如时间相关的电介质击穿(TDDB)效应，并提供静电稳定性。在一般的制造工艺中，当使用环绕栅晶体管时，在高电压区域和低电压区域中形成包括具有不同长度的栅电极的多个晶体管以及具有不同厚度的栅绝缘层的制造工艺会是复杂的。例如，分开的工艺会用于通过进行其中关于高电压区域和低电压区域使用不同掩模的工艺而分别形成高电压晶体管和低电压晶体管，这会增加制造成本并使工艺精度退化。
在本示例实施方式中，第一栅结构120和第二栅结构140可以具有基本上相同的高度(竖直厚度)，同时第二晶体管TR2中的有效沟道长度Lg2可以比第一晶体管TR1中的有效沟道长度Lg1长，并且第二栅绝缘层144的厚度可以大于第一栅绝缘层124的厚度。因此，第一栅结构120和第二栅结构140可以使用简化的工艺制造，并且包括高电压晶体管和低电压晶体管两者的集成电路器件100可以通过使用简化的制造工艺获得。
图4是根据示例实施方式的集成电路器件100A的俯视图，图5是图4的集成电路器件100A的沿图4的线5A-5A'和线5B-5B'截取的剖视图。在图4和图5中，与图1至图3中的附图标记相同的附图标记表示相同的元件。
参照图4和图5，与第二底部杂质区152间隔开的第三杂质区170可以进一步形成在第二鳍有源区FA2的底部分上。第三杂质区170可以用具有第二导电类型的杂质以高浓度掺杂。例如，当第二晶体管TR2是NMOS晶体管时，第二底部杂质区152可以包括n型杂质，并且第三杂质区170可以包括p型杂质。
第三杂质区170可以用具有与第二底部杂质区152的杂质不同的导电类型的杂质重掺杂。因此，当第二底部杂质区152形成在第二鳍有源区FA2的底部分的侧部分中时，第三杂质区170可以帮助防止寄生NPN型晶体管或寄生PNP晶体管形成在与第二鳍有源区FA2的底部分的另一侧部分相邻的区域中，在该处没有形成第二底部杂质区152。此外，第三杂质区170可以帮助防止由于寄生晶体管引起的电流泄漏。因此，集成电路器件100A的泄漏电流可以减小。
与第二顶部杂质区154间隔开的额外的第三杂质区可以进一步设置在第二鳍有源区FA2的顶部分中。因此，可以防止通过第二鳍有源区FA2的顶部分(例如本征沟道区)的电流泄漏，这可以帮助进一步加强沿有效沟道路径CH2从第二顶部杂质区154到第二底部杂质区152的电流传导路径。
图6是根据示例实施方式的集成电路器件100B的俯视图，图7是图6的集成电路器件100B的沿图6的线7A-7A'和线7B-7B'截取的剖视图。在图6和图7中，与图1至图5中的附图标记相同的附图标记表示相同的元件。
参照图6和图7，第二晶体管TR2的第二鳍有源区FA2的顶部分可以具有处于不同水平面的顶表面。例如，形成在第二鳍有源区FA2的顶部分的侧部分中的第二顶部杂质区154的顶表面水平面LV1可以高于第二鳍有源区FA2的另一侧部分的顶表面水平面LV2。然而，形成在第二鳍有源区FA2的顶部分的侧部分中的第二顶部杂质区154的顶表面水平面LV1可以与形成在第一鳍有源区FA1的顶部分中的第一顶部杂质区134的顶表面水平面基本上相等或类似。
在形成第二晶体管TR2的示例工艺中，第二鳍有源区FA2的顶部分的一部分(其中没有形成第二顶部杂质区154)可以例如使用干法蚀刻工艺或回蚀刻工艺去除。由于第二鳍有源区FA2的其中没有形成第二顶部杂质区154)的该部分被去除，所以可以防止通过第二鳍有源区FA2的顶部分(例如本征沟道区)的电流泄漏，从而进一步加强沿有效沟道路径CH2到第二底部杂质区152的电流传导路径。
图8是根据示例实施方式的集成电路器件100C的俯视图，图9是图8的集成电路器件100C的沿图8的线9A-9A'和线9B-9B'截取的剖视图。在图8和图9中，与图1至图7的附图标记相同的附图标记表示相同的元件。
参照图8和图9，一对第二杂质区150A可以包括第二底部杂质区152A和第三底部杂质区152B。第二底部杂质区152A和第三底部杂质区152B可以在第二鳍有源区FA2的底部分中在第一方向(Y方向)上彼此间隔开。
第二栅结构140设置为围绕第二鳍有源区FA2的侧壁，并且因为所述一对第二杂质区150A在第二鳍有源区FA2的底部分中彼此间隔开，所以可形成在第二晶体管TR2中的示例沟道路径CH2A可以不同于参照图1至图3描述的集成电路器件100的沟道路径CH2。
例如，诸如电子或空穴的载流子可以从第三底部杂质区152B竖直地运动到第二鳍有源区FA2的在与第二栅结构140相同的水平面的部分，然后在与第二栅结构140相同的水平面水平地运动，然后再次竖直地运动到第二底部杂质区152A。例如，示例沟道路径CH2A可以具有比可形成在第一晶体管TR1中的示例沟道路径CH1的有效沟道长度Lg1更加长的有效沟道长度Lg2。
根据集成电路器件100C，即使当第一栅结构120和第二栅结构140具有基本上相同的高度(竖直厚度)时，第二晶体管TR2中的有效沟道长度Lg2也可以比第一晶体管TR1中的有效沟道长度Lg1长。因此，第一栅结构120和第二栅结构140可以使用简化的方法制造。通过使用该简化的方法，可以获得具有高电压晶体管和低电压晶体管两者的集成电路器件100C。
图10是根据示例实施方式的集成电路器件100D的俯视图，图11是图10的集成电路器件100D的沿图10的线11A-11A'和线11B-11B'截取的剖视图。在图10和图11中，与图1至图9的附图标记相同的附图标记表示相同的元件。
参照图10和图11，一对第二杂质区150A可以包括第二底部杂质区152A和第三底部杂质区152B。第三杂质区170A可以在第二鳍有源区FA2的底部分中与第二底部杂质区152A和第三底部杂质区152B间隔开。第三杂质区170A可以是用具有与第二底部杂质区152A和第三底部杂质区152B的杂质的导电类型不同的导电类型的杂质重掺杂的区域。因此，可以防止通过第二鳍有源区FA2的在比第二栅结构140的底表面低的水平面处的内部部分(例如本征沟道区)或底部分的电流泄漏，从而进一步加强沿有效沟道路径CH2A从第三底部杂质区152B到第二底部杂质区152A的电流传导路径。
额外的第三杂质区可以进一步形成在第二鳍有源区FA2的顶部分中。例如，该额外的第三杂质区可以形成为竖直地交叠第二鳍有源区FA2的整个区域。因此，可以防止通过第二鳍有源区FA2的顶部分(例如本征沟道区)的电流泄漏，从而进一步加强沿有效沟道路径CH2A的电流传导路径。
图12是示出根据示例实施方式的集成电路器件100E的剖视图。具体地，图12是集成电路器件100E的沿图10的线11A-11A'和线11B-11B'截取的剖视图。在图12中，与图1至图11的附图标记相同的附图标记表示相同的元件。
参照图12，第二鳍有源区FA2的顶表面水平面LV1A可以低于第一鳍有源区FA1的顶表面水平面LV3。
在形成第二晶体管TR2的示例工艺中，第二鳍有源区FA2的对应于预定厚度的部分可以例如使用干法蚀刻工艺或回蚀刻工艺从其顶表面去除。例如，第二鳍有源区FA2的顶表面水平面LV1A可以低于第一鳍有源区FA1的顶表面水平面LV3并高于第二栅结构140的顶表面水平面。由于第二鳍有源区FA2的顶部分的对应于预定厚度的该部分被去除，所以可以防止通过第二鳍有源区FA2的顶部分(例如本征沟道区)的电流泄漏，从而进一步加强沿有效沟道路径CH2A的电流传导路径。
图13是根据示例实施方式的集成电路器件100F的俯视图，图14是图13的集成电路器件100F的沿图13的线14A-14A'和线14B-14B'截取的剖视图。在图13和图14中，与图1至图12的附图标记相同的附图标记表示相同的元件。
参照图13和图14，一对第二杂质区150B可以包括第二顶部杂质区154A和第三顶部杂质区154B。第二顶部杂质区154A和第三顶部杂质区154B可以在第二鳍有源区FA2的顶部分中在第一方向(Y方向)上彼此间隔开。
第二栅结构140设置为围绕第二鳍有源区FA2的侧壁，并且由于所述一对第二杂质区150B在第二鳍有源区FA2的顶部分中彼此间隔开，所以可形成在第二晶体管TR2中的示例沟道路径CH2B可以不同于参照图1至图3描述的集成电路器件100的沟道路径CH2。
例如，诸如电子或空穴的载流子可以从第二顶部杂质区154A竖直地运动到第二鳍有源区FA2的在与第二栅结构140相同的水平面处的部分，然后在与第二栅结构140相同的水平面水平地运动，然后再次竖直地运动到第三顶部杂质区154B。例如，示例沟道路径CH2B可以具有比可形成在第一晶体管TR1中的示例沟道路径CH1的有效沟道长度Lg1更加长的有效沟道长度Lg2。
根据集成电路器件100F，即使当第一栅结构120和第二栅结构140具有基本上相同的高度(竖直厚度)时，第二晶体管TR2中的有效沟道长度Lg2也可以比第一晶体管TR1中的有效沟道长度Lg1长。因此，第一栅结构120和第二栅结构140可以使用简化的方法制造。通过使用该简化的方法，可以获得具有高电压晶体管和低电压晶体管两者的集成电路器件100F。
图15是根据示例实施方式的集成电路器件100G的俯视图，图16是图15的集成电路器件100G的沿图15的线16A-16A'和线16B-16B'截取的剖视图。在图15和图16中，与图1至图14的附图标记相同的附图标记表示相同的元件。
参照图15和图16，一对第二杂质区150B可以包括第二顶部杂质区154A和第三顶部杂质区154B。第三杂质区170B可以在第二鳍有源区FA2的顶部分中与第二顶部杂质区154A和第三顶部杂质区154B间隔开。第三杂质区170B可以是用具有与第二顶部杂质区154A和第三顶部杂质区154B的杂质的导电类型不同的导电类型的杂质重掺杂的区域。因此，可以防止通过第二鳍有源区FA2的在比第二栅结构140的顶表面高的水平面处的内部部分(例如本征沟道区)的电流泄漏，从而进一步加强沿有效沟道路径CH2B从第二顶部杂质区154A到第二顶部杂质区154B的电流传导路径。
图17是根据示例实施方式的集成电路器件100H的俯视图，图18是图17的集成电路器件100H的沿图17的线18A-18A'和线18B-18B'截取的剖视图，图19是图17的集成电路器件100H的沿图17的线19A-19A'和线19B-19B'截取的剖视图。图17至图19中示出的集成电路器件100H可以是使用在标准单元库中使用的标准单元的集成电路器件。
集成电路器件100H可以由多个单元限定，例如可以使用包括关于所述多个单元的特征信息的单元库来设计。单元库可以限定例如单元名称、尺寸、栅宽度、针(pin)、延迟特性、泄漏电流、阈值电压以及单元的功能。典型的单元库集合可以包括基本单元诸如与(AND)、或(OR)、或非(NOR)和反相器、复合单元诸如OAI(OR/AND/INVERTER)和AOI(AND/OR/INVERTER)、以及存储元件诸如简单的主从触发器和锁存器。
在标准单元方法中，大规模集成电路(LSI)可以通过提前制备具有多个功能的逻辑电路块(或单元)、然后通过组合所述单元来形成顾客或使用者的专用LSI装配规格而设计。所述单元可以被预先设计并验证以被注册到计算机，并且逻辑设计、布局和布线可以通过使用计算机辅助设计(CAD)组合所述单元来进行。
当设计或制造LSI时，预定规模的标准化逻辑电路块(或单元)可以已经在库中，适合当前设计目标的逻辑电路块可以取出并置于芯片上的多个单元行中，并且允许所述单元之间的布线空间中的最短布线长度的最优布局可以被进行以形成整个电路。保存在库中的单元的类型越丰富，设计的灵活性增加，因此，更优化的芯片设计也是可能的。
如上所述的使用标准单元的集成电路可以是半定制集成电路的类型，并使用预先设计并存储在标准单元库中的标准单元并且通过以最小的布线(routing)设置所述单元来实现。因此，与全定制集成电路相比，可以降低开发成本并且可以缩短开发周期。
参照图17至图19，集成电路器件100H可以包括由单元边界限定的第一单元C1和第二单元C2。在第一单元C1和第二单元C2中，多个第一区域RX1和多个第二区域RX2可以经由隔离层114限定。在所述多个第一区域RX1中，可以设置多个第一鳍有源区FA1和多个第一虚设区域DF1，并且在所述多个第二区域RX2中，可以设置多个第二鳍有源区FA2和多个第二虚设区域DF2。
第一底部杂质区132可以基本上形成在所述多个第一区域RX1的整个区域之上，并且第二底部杂质区152可以形成在所述多个第二区域RX2的局部区域上。第一底部杂质区132和第二底部杂质区152可以具有与参照图1至图3描述的特征类似的特征。
中间层182可以形成在所述多个第一区域RX1和所述多个第二区域RX2上，中间层182可以包括例如金属硅化物材料，诸如钨硅化物、钴硅化物或镍硅化物。例如，中间层182可以形成在所述多个第一区域RX1和所述多个第二区域RX2的其中没有形成多个第一鳍有源区FA1、多个第一虚设区域DF1、多个第二鳍有源区FA2和多个第二虚设区域DF2的部分上。
蚀刻停止物层184可以形成在中间层182上，绝缘衬层186可以形成在多个第一鳍有源区FA1的侧壁和多个第二鳍有源区FA2的侧壁上。在示例实施方式中，蚀刻停止物层184可以包括硅氮化物。绝缘衬层186可以包括例如杂质掺杂的氧化物、低k电介质氧化物或其组合。例如，绝缘衬层186可以具有双层结构，该双层结构包括杂质掺杂的氧化物和低k电介质氧化物诸如SiOCN。
围绕第一鳍有源区FA1和第二鳍有源区FA2的侧壁的第一绝缘层162可以形成在蚀刻停止物层184上。第一绝缘层162可以延伸到多个第一虚设区域DF1和多个第二虚设区域DF2的侧壁。
分别围绕第一鳍有源区FA1和第二鳍有源区FA2的侧壁的第一栅结构120和第二栅结构140可以形成在第一绝缘层162上。第一栅结构120和第二栅结构140可以穿过绝缘衬层186以直接接触多个第一鳍有源区FA1和多个第二鳍有源区FA2。例如，凹陷R1(见图23)可以形成在所述多个第一鳍有源区FA1的侧壁的一部分中，并且第一栅结构120可以接触凹陷R1。第一栅结构120和第二栅结构140可以具有与参照图1至图3描述的特征类似的特征。
围绕多个第一鳍有源区FA1和多个第二鳍有源区FA2的侧壁的第二绝缘层164可以形成在第一栅结构120和第二栅结构140上。第三绝缘层166可以形成在第二绝缘层164上。填充第一栅结构120和另一相邻的第一栅结构120之间的空间的栅间绝缘层188可以形成在第一绝缘层162上。栅间绝缘层188可以设置为面对第二绝缘层164和第三绝缘层166的侧壁并可以围绕所述多个第一虚设区域DF1的侧壁。第一至第三绝缘层162、164和166以及栅间绝缘层188可以由TEOS层、具有约2.2至2.4的超低介电常数的ULK层(例如SiOC层和SiCOH层之一)形成。
栅接触GC1和GC2可以穿过第二绝缘层164和第三绝缘层166以分别电连接到第一栅电极122和第二栅电极142。顶部接触TC1和TC2可以穿过第三绝缘层166以分别电连接到第一顶部杂质区134和第二顶部杂质区154。底部接触BC1和BC2可以穿过栅间绝缘层188和第一绝缘层162以分别电连接到第一底部杂质区132和第二底部杂质区152。栅接触GC1和GC2、顶部接触TC1和TC2以及底部接触BC1和BC2可以包括金属材料诸如钛、钛氮化物、钽、钽氮化物或钨。
尽管没有在附图中示出，但是可以进一步设置电连接到栅接触GC1和GC2、顶部接触TC1和TC2以及底部接触BC1和BC2的布线结构。通过该布线结构，相对低的操作电压VDD可以施加到第一单元C1并且相对高的操作电压VDD可以施加到第二单元C2。
图20至图26是示出根据示例实施方式的制造集成电路器件的方法的剖视图。该制造方法可以是参照图17至图19描述的集成电路器件100H的制造方法，并且在图20至图26中，对应于沿图17的线19A-19A'和19B-19B'截取的横截面的剖视图按照工艺顺序示出。
参照图20，第一区域RX1和第二区域RX2可以通过在基板110上形成隔离层114而限定。
例如，为了形成隔离层114，掩模图案可以形成在基板110上。掩模图案可以用作蚀刻掩模以在基板110中形成沟槽。在示例实施方式中，掩模图案可以是热氧化物层、硅氮化物层、硅氮氧化物层、玻璃上旋涂(SOG)层、硬掩模上旋涂(SOH)层、光致抗蚀剂层、或其组合等。
随后，填充沟槽的绝缘层可以例如在涂覆工艺或沉积工艺中形成，并且绝缘层的顶表面可以被平坦化直到基板110的顶表面被暴露，从而形成填充沟槽的隔离层114。隔离层114可以使用例如可流动CVD(FCVD)工艺或旋涂工艺由例如FSG、USG、BPSG、PSG、FOX、PE-TEOS或TOSZ形成。
第一杂质可以被离子注入到基板110的第一区域RX1和第二区域RX2中以形成延伸到自基板110起的预定深度的第一底部杂质区132和第二底部杂质区152。例如，当NMOS晶体管形成在基板110上时，第一杂质可以是n型导电类型。当PMOS晶体管形成在基板110上时，第一杂质可以是p型导电类型。
在示例实施方式中，通过使用包括基本上暴露第一区域RX1的整个表面和第二区域RX2的一部分的开口的离子注入掩模，可以同时形成第一底部杂质区132和第二底部杂质区152。
尽管以上参照图17描述了将相同导电性的杂质注入到第一区域RX1和第二区域RX2的工艺，但是可以首先进行用于在第一区域RX1中形成第一底部杂质区132的离子注入工艺，然后可以进行用于在第二区域RX2中形成第二底部杂质区152的离子注入工艺。在另一示例中，当NMOS器件形成在第一区域RX1和第二区域RX2中并且基板110还包括其中将形成PMOS器件的第三区域时，在用于在第一区域RX1和第二区域RX2中同时形成第一底部杂质区132和第二底部杂质区152的离子注入工艺之后，可以进一步进行用于在第三区域RX3中形成底部杂质区的额外离子注入工艺。
在实施中，在第一区域RX1和第二区域RX2中，可以进一步形成第一阱区112A(见图1)和第二阱区112B(见图1)。
接着，中间层182可以形成在基板110的第一区域RX1和第二区域RX2上。例如，在基板110的顶表面上形成金属层之后，其上形成金属层的基板110可以被热处理从而形成中间层182。金属层可以被选择性地去除。例如，中间层182可以包括金属硅化物，诸如钨硅化物、钴硅化物或镍硅化物。
参照图21，模制结构190可以形成在基板110上。模制结构190可以包括例如顺序堆叠在基板110上的蚀刻停止物层184、第一绝缘层162、导电衬层192A、牺牲层194、导电衬层192B和第二绝缘层164。例如，蚀刻停止物层184可以包括硅氮化物，第一绝缘层162和第二绝缘层164可以包括硅氧化物、硅氮氧化物、具有低介电常数的电介质层或其组合，牺牲层194可以包括硅氮化物。导电衬层192A和192B可以包括多晶硅。牺牲层194可以由相对于第一绝缘层162和第二绝缘层164具有蚀刻选择性的材料形成。
接着，掩模图案可以形成在模制结构190上，掩模图案可以用作蚀刻掩模以顺序地蚀刻模制结构190，从而形成第一开口部分190H1。第一开口部分190H1可以暴露基板110的顶表面，基板110的一部分可以被过蚀刻预定深度使得中间层182的通过第一开口部分190H1暴露的部分被去除。
接着，绝缘层可以形成在第一开口部分190H1的顶表面和侧壁以及基板110的暴露的顶表面上，并且可以对绝缘层进行各向异性蚀刻使得绝缘衬层186留在第一开口部分190H1的侧壁上。绝缘层可以由例如杂质掺杂的氧化物、低k电介质氧化物或其组合形成。例如，绝缘层可以具有双层结构，该双层结构包括杂质掺杂的氧化物和低k电介质氧化物诸如SiOCN。
参照图22，第一鳍有源区FA1和第二鳍有源区FA2可以分别形成在第一区域RX1和第二区域RX2上的第一开口部分190H1(见图21)中。
在示例实施方式中，形成第一鳍有源区FA1和第二鳍有源区FA2的工艺可以是选择性外延生长(SEG)工艺。
接着，保护层196可以形成在第二绝缘层164以及第一鳍有源区FA1和第二鳍有源区FA2上。保护层196可以由例如硅氧化物、硅氮化物、硅氮氧化物、含碳的氮氧化物或其组合形成。通过顺序地蚀刻模制结构190和保护层196，可以形成暴露第一绝缘层162的顶表面的第二开口部分190H2。
参照图23，牺牲层194的通过第二开口部分190H2暴露的部分可以被去除以在从其去除牺牲层194的部分中形成栅极空间GS1和GS2。设置在第一鳍有源区FA1和第二鳍有源区FA2的侧壁上的绝缘衬层186的侧表面可以通过栅极空间GS1和GS2暴露。
在用于去除牺牲层194的示例工艺中，湿法蚀刻工艺可以使用相对于牺牲层194具有高蚀刻选择性的蚀刻剂溶液进行，因此，导电衬层192A和192B、绝缘衬层186和第一绝缘层162和第二绝缘层164的部分可以几乎不被蚀刻，而是仅牺牲层194可以被去除。
接着，绝缘衬层186的通过栅极空间GS1和GS2暴露的部分可以被进一步蚀刻以暴露第一鳍有源区FA1和第二鳍有源区FA2的侧表面。这里，凹陷R1和R2可以分别形成在第一鳍有源区FA1和第二鳍有源区FA2的侧壁中。
参照图24，界面层146可以形成在第一鳍有源区FA1和第二鳍有源区FA2的通过栅极空间GS1和GS2暴露的侧壁上。例如，通过使用热氧化工艺，界面层146可以形成在第一鳍有源区FA1和第二鳍有源区FA2的侧壁上，通过栅极空间GS1和GS2暴露的导电衬层192A和192B也可以在以上热氧化工艺中转变为界面层146的一部分。在另一实施中，界面层146也可以通过使用例如ALD工艺或CVD工艺等形成在第一鳍有源区FA1和第二鳍有源区FA2的侧壁上以及导电衬层192A和192B上。
参照图25，在第二鳍有源区FA2上形成掩模之后，界面层146的在第一鳍有源区FA1的侧壁上的部分可以被去除。因此，界面层146可以仅保留在第二鳍有源区FA2的侧壁上以及在暴露第二鳍有源区FA2的侧壁的栅极空间GS2(见图24)中。
接着，可以去除掩模。
接着，第一栅绝缘层124和高k电介质层148可以通过使用例如诸如ALD工艺或CVD工艺的工艺而形成在分别通过栅极空间GS1和GS2(见图24)暴露的第一鳍有源区FA1和界面层146上。形成在栅极空间GS2中的界面层146和高k电介质层148可以被称为第二栅绝缘层144。第二栅绝缘层144可以具有其中界面层146和高k电介质层148堆叠的结构。因此，第二栅绝缘层144可以具有比第一栅绝缘层124大的厚度。
接着，可以形成分别填充栅极空间GS1和GS2的第一栅电极122和第二栅电极142。在示例实施方式中，填充第二开口部分190H2和栅极空间GS1和GS2的导电层可以通过使用例如ALD工艺或CVD工艺由例如金属材料诸如钛、钛氮化物、钽、钽氮化物或钨形成，并且导电层可以被回蚀刻使得第一栅电极122和第二栅电极142分别留在栅极空间GS1和GS2中。
接着，可以形成填充第二开口部分190H2的栅间绝缘层188。栅间绝缘层188可以由例如硅氧化物、硅氮化物、硅氮氧化物、含碳的硅氮氧化物或其组合形成。例如，栅间绝缘层188可以包括诸如TEOS层、具有约2.2至约2.4的超低介电常数K的ULK层(例如SiOC层和SiCOH层之一)的层。
参照图26，保护层196(见图25)可以被去除以暴露第一鳍有源区FA1和第二鳍有源区FA2的顶表面。第一顶部杂质区134和第二顶部杂质区154可以通过离子注入第二杂质而分别形成在第一鳍有源区FA1和第二鳍有源区FA2上。例如，当NMOS晶体管形成在基板110上时，第二杂质可以是n型杂质。当PMOS晶体管形成在基板110上时，第二杂质可以是p型杂质。
第一顶部杂质区134可以形成为竖直地交叠第一鳍有源区FA1的整个区域，并且第二顶部杂质区154可以形成为竖直地交叠第二鳍有源区FA2的区域的一部分。此外，沿X-Y平面，第二顶部杂质区154可以形成在第二鳍有源区FA2的顶部分的侧部分中从而不沿X-Y平面竖直地交叠第二底部杂质区152。
再次参照图19，第三绝缘层166可以形成在第一鳍有源区FA1和第二鳍有源区FA2、第二绝缘层164和栅间绝缘层188上。接着，可以形成分别电连接到第一鳍有源区FA1和第二鳍有源区FA2的顶部分的顶部接触TC1和TC2、电连接到中间层182的底部接触BC1和BC2、以及分别电连接到第一栅电极122和第二栅电极142的栅接触GC1和GC2。
集成电路器件100H可以通过执行上述工艺完成。
根据以上描述的制造方法，第一晶体管TR1的第一底部杂质区132和第二晶体管TR2的第二底部杂质区152可以在一个离子注入工艺中形成，并且第一晶体管TR1的第一顶部杂质区134和第二晶体管TR2的第二顶部杂质区154可以在一个离子注入工艺中形成。因此，集成电路器件100的制造工艺可以被简化。此外，第二栅结构140的界面层146可以使用热氧化工艺形成，因此第一晶体管TR1的第一栅结构120和第二晶体管TR2的第二栅结构140可以在简化的制造工艺中形成。
一般地，在使用环绕栅晶体管时，用于在高电压区域和低电压区域中形成包括不同长度的栅电极和不同厚度的栅绝缘层的多个晶体管的制造工艺会是复杂的。例如，当形成环绕栅晶体管时，牺牲层可以被去除，并且第一栅结构和第二栅结构可以形成在从其去除牺牲层的栅极空间中。然而，如果形成在第一区域和第二区域中的栅结构具有不同的高度(竖直厚度)，则可能需要在第一区域和第二区域中具有不同厚度的牺牲层，并且使用额外掩模的额外工艺会因此被用于区分牺牲层的竖直厚度。
如上所述，在示例实施方式中，当在第一区域RX1和第二区域RX2中使用具有均一的竖直厚度的牺牲层194时，也就是当第一栅结构120和第二栅结构140具有相同的竖直厚度时，第一晶体管TR1和第二晶体管TR2可以具有不同的有效沟道长度。因此，同时具有低电压晶体管和高电压晶体管的集成电路器件100H可以通过使用简化的制造工艺获得。
通过总结和回顾，随着半导体器件的按比例缩小，短沟道效应可能在晶体管中产生，这会使半导体器件的性能或可靠性退化。具有多栅极结构诸如环绕栅晶体管的半导体器件可以被实现以便减小短沟道效应。
如上所述，实施方式涉及包括环绕栅晶体管的集成电路器件以及制造该集成电路器件的方法。实施方式可以提供包括具有不同的有效沟道长度的晶体管、使用简化的制造工艺制造的集成电路器件。实施方式还提供一种制造集成电路器件的方法。
这里已经公开了示例实施方式，尽管采用了特定的术语，但是它们仅以一般性和描述性的含义来使用和解释而不是为了限制的目的。在一些情况下，如到本申请提交时为止对于本领域普通技术人员来说将是显然的，结合特定实施方式描述的特征、特性和/或元件可以被单独地使用，或者可以与结合其它实施方式描述的特征、特性和/或元件组合地使用，除非另外地明确指示。因此，本领域技术人员将理解，可以进行形式和细节上的各种改变，而没有脱离本发明的由权利要求书所阐述的精神和范围。
于2016年8月5日在韩国知识产权局提交的名称为“集成电路器件及其制造方法”的第10-2016-0100124号的韩国专利申请通过引用整体地结合于此。

Claims (20)

1.一种集成电路器件，包括：
第一鳍有源区和第二鳍有源区，形成在基板上并在平行于所述基板的顶表面的第一方向上延伸；
第一栅结构，设置在所述第一鳍有源区的侧表面上；
一对第一杂质区，分别形成在所述第一鳍有源区的顶部分和底部分上；
第二栅结构，设置在所述第二鳍有源区的侧表面上；以及
一对第二杂质区，分别形成在所述第二鳍有源区的顶部分和/或底部分上，
其中所述一对第一杂质区竖直地彼此交叠，并且所述一对第二杂质区不竖直地彼此交叠。
2.根据权利要求1所述的集成电路器件，其中形成在所述第二鳍有源区中的所述一对第二杂质区之间的第二有效沟道长度比形成在所述第一鳍有源区中的所述一对第一杂质区之间的第一有效沟道长度长。
3.根据权利要求1所述的集成电路器件，其中所述一对第二杂质区的水平横截面面积小于所述第二鳍有源区的水平横截面面积。
4.根据权利要求1所述的集成电路器件，其中所述一对第二杂质区之间的距离大于所述一对第一杂质区之间的距离。
5.根据权利要求1所述的集成电路器件，其中：
所述第一栅结构包括围绕所述第一鳍有源区的所述侧表面的第一栅电极以及在所述第一鳍有源区和所述第一栅电极之间的第一栅绝缘层，并且
所述第二栅结构包括围绕所述第二鳍有源区的所述侧表面的第二栅电极以及在所述第二鳍有源区和所述第二栅电极之间的第二栅绝缘层，所述第二栅绝缘层比所述第一栅绝缘层厚。
6.根据权利要求1所述的集成电路器件，其中：
所述一对第二杂质区中的一个形成在所述第二鳍有源区的所述顶部分的一部分中，并且
所述一对第二杂质区中的另一个形成在所述第二鳍有源区的所述底部分的一部分中并在所述第一方向上与所述一对第二杂质区中的所述一个间隔开。
7.根据权利要求6所述的集成电路器件，其中：
所述第二鳍有源区的所述顶部分具有处于不同水平面的顶表面，并且
其中设置所述一对第二杂质区中的所述一个的部分的顶表面设置在比其中没有设置所述一对第二杂质区中的所述一个的部分的顶表面高的水平面处。
8.根据权利要求1所述的集成电路器件，其中：
所述一对第二杂质区中的一个形成在所述第二鳍有源区的所述顶部分的一部分中，并且
所述一对第二杂质区中的另一个形成在所述第二鳍有源区的所述顶部分的一部分中并在所述第一方向上与所述一对第二杂质区中的所述一个间隔开。
9.根据权利要求1所述的集成电路器件，其中：
所述一对第二杂质区中的一个形成在所述第二鳍有源区的所述底部分的一部分中，并且
所述一对第二杂质区中的另一个形成在所述第二鳍有源区的所述底部分的一部分中并在所述第一方向上与所述一对第二杂质区中的所述一个间隔开。
10.根据权利要求9所述的集成电路器件，其中所述第二鳍有源区的顶表面在比所述第一鳍有源区的顶表面低的水平面处。
11.根据权利要求1所述的集成电路器件，还包括设置在所述第二鳍有源区的所述顶部分或所述底部分中的第三杂质区，其中所述第三杂质区在与所述一对第二杂质区中的一个相同的水平面处与所述一对第二杂质区中的所述一个间隔开。
12.根据权利要求1所述的集成电路器件，其中所述第一鳍有源区和所述第二鳍有源区包括在所述基板上的外延半导体层。
13.一种集成电路器件，包括：
基板，包括第一鳍有源区和第二鳍有源区；
形成在所述基板上的第一晶体管，所述第一晶体管包括形成在所述第一鳍有源区的侧表面上的第一栅结构以及分别形成在所述第一鳍有源区的顶部分和底部分中的一对第一杂质区；以及
形成在所述基板上的第二晶体管，所述第二晶体管包括形成在所述第二鳍有源区的侧表面上并具有与所述第一栅结构相同的高度的第二栅结构以及分别形成在所述第二鳍有源区的顶部分和/或底部分中的一对第二杂质区，
其中所述第二晶体管的有效沟道长度比所述第一晶体管的有效沟道长度长。
14.根据权利要求13所述的集成电路器件，其中：
所述一对第一杂质区包括设置在所述第一鳍有源区的所述顶部分中的第一顶部杂质区以及设置在所述第一鳍有源区的所述底部分中并竖直地交叠所述第一顶部杂质区的第一底部杂质区，并且
所述一对第二杂质区包括设置在所述第二鳍有源区的所述顶部分的一部分中的第二顶部杂质区以及设置在所述第二鳍有源区的所述底部分的一部分中的第二底部杂质区，其中所述第二底部杂质区不竖直地交叠所述第二顶部杂质区。
15.根据权利要求13所述的集成电路器件，其中所述一对第二杂质区包括在所述第二鳍有源区的所述顶部分中的彼此间隔开的第二顶部杂质区和第三顶部杂质区或者在所述第二鳍有源区的所述底部分中的彼此间隔开的第二底部杂质区和第三底部杂质区。
16.一种集成电路器件，包括：
第一鳍有源区和第二鳍有源区，形成在基板上并在平行于所述基板的顶表面的第一方向上延伸；
设置在所述第一鳍有源区的侧表面上的第一栅结构、所述第一鳍有源区的设置在所述第一栅结构之上的上部第一杂质区和设置在所述第一栅结构下面的下部第一杂质区；
设置在所述第二鳍有源区的侧表面上的第二栅结构、所述第二鳍有源区的设置在所述第二栅结构之上的上部第二杂质区和设置在所述第二栅结构下面的下部第二杂质区；
其中所述上部第二杂质区和所述下部第二杂质区的最接近点之间的距离大于所述上部第一杂质区和所述下部第一杂质区的最接近点之间的距离。
17.根据权利要求16所述的集成电路器件，其中所述第二鳍有源区的在所述第二鳍有源区的纵向方向上确定的中点没有被所述上部第二杂质区交叠并且没有被所述下部第二杂质区交叠。
18.根据权利要求16所述的集成电路器件，其中所述第一鳍有源区在其中设置逻辑器件的芯区域中，所述第二鳍有源区在其中设置输入/输出接口器件的输入/输出器件区域中。
19.根据权利要求16所述的集成电路器件，其中多个第二鳍有源区彼此平行且相邻地延伸，所述第二鳍有源区在平面图中的横截面具有正方形形状、矩形形状、椭圆形形状、带有倒圆拐角的正方形形状或带有倒圆拐角的矩形形状，所述下部第二杂质区跨过所述多个第二鳍有源区的第一端连续地延伸，并且各个分离的上部第二杂质区分别设置在所述多个第二鳍有源区的第二端。
20.根据权利要求19所述的集成电路器件，其中所述下部第一杂质区的最上面的区域与所述下部第二杂质区的最上面的区域共平面。
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