CN109494219B - 集成电路 - Google Patents

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Abstract

本公开涉及集成电路与其形成方法。在一些实施例中，第一氧化物组成位于中电压区中的基板上。第一高介电常数介电组成位于低电压区中的基板上，而第二高介电常数介电组成位于中电压区中的第一氧化物组成上。第一栅极与基板之间隔有第一高介电常数介电组成。第二栅极与基板之间隔有第一氧化物组成与第二高介电常数介电组成。

Description

集成电路
技术领域
本公开实施例涉及集成电路，更特别涉及集成电路中栅极介电层厚度不同的低电压区、中电压区、与高电压区。
背景技术
半导体集成电路产业过去数十年已经历指数成长。在集成电路演进中，高电压技术已广泛应用于电源管理、整流器、电池保护器、直流马达、车用相关、面板显示器驱动装置(超扭转向列型、薄膜晶体管、有机发光二极管、或类似物)、彩色显示器驱动装置、电源供应相关、电信、或类似应用。另一方面，功能密度(如单位芯片面积的内连线装置数目)通常随着几何尺寸(如最小构件或线路)缩小而增加。随着技术结点缩小，一些集成电路设计中的进展之一是将多晶硅栅极取代为金属栅极，以改良装置效能并缩小结构尺寸。置换栅极技术的半导体装置可支援逻辑核心，使延伸功能可整合至具有逻辑核心的相同芯片上。上述整合可减少半导体装置与支援逻辑核心之间不希望发生的通信损失。然而，将高电压装置嵌入置换栅极技术(又称作高介电常数介电物/金属栅极)仍面临挑战，特别是在28nm节点及尺寸更小的工艺中。
发明内容
本公开一实施例提供的集成电路，包括第一晶体管栅极堆叠，位于定义在基板上的低电压区中，其中第一晶体管栅极堆叠包括第一栅极，以及分隔第一栅极与基板的第一栅极介电物，其中第一栅极介电物包括第一高介电常数介电组成；第二晶体管栅极堆叠，位于定义在基板上的中电压区中，其中第二晶体管栅极堆叠包括第二栅极，以及分隔第二栅极与基板的第二栅极介电物，其中第二栅极介电物包括第二高介电常数介电组成与第一氧化物组成；以及第三晶体管栅极堆叠，位于定义在基板上的高电压区中，其中第三晶体管栅极堆叠包括第三栅极，以及分隔第三栅极与基板的第三栅极介电物，其中第三栅极介电物包括第三高介电常数介电组成、第二氧化物组成、以及第一层间介电层。
附图说明
图1是一些实施例中，包含低电压区、中电压区、与高电压区整合至基板中的集成电路其剖视图。
图2是一些额外实施例中，包含低电压区、中电压区、与高电压区整合至基板中的集成电路其剖视图。
图3至图15是一些实施例中，用以形成包含低电压区、中电压区、与高电压区整合至基板中的集成电路的方法其一系列的剖视图。
图16是一些实施例中，用以形成包含低电压区、中电压区、与高电压区整合至基板中的集成电路的方法其流程图。
附图标记说明：
100、200 集成电路
102 低电压区
103 中电压区
104 高电压区
106 基板
108a 第一氧化物组成
108b 第二氧化物组成
110a 第一高介电常数介电组成
110b 第二高介电常数介电组成
110c 第三高介电常数介电组成
112 第一晶体管栅极堆叠
113 第二晶体管栅极堆叠
114 第三晶体管栅极堆叠
116 第一层间介电层
118、504 阻挡层
120a 第一接点通孔
120b 第二接点通孔
122 第一栅极
123 第二栅极
124 第三栅极
126 第二层间介电层
128 第一金属层
128a 第一金属线路
128b 第二金属线路
128c 第三金属线路
130 硅化物层
132、302 第一栅极介电层
133、502 第二栅极介电层
134 第三栅极介电层
136 第三层间介电层
136a 第一部分
136b 第二部分
136c 第三部分
138 硬掩模
140 侧壁间隔物
142 接点蚀刻停止层
144 源极/漏极区
300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500 剖视图
402、602 光掩模
506 第一多晶硅层
508、1302 硬掩模层
702 第二多晶硅层
802 第一介电层
804 第二介电层
902 第一栅极堆叠
903 第二栅极堆叠
904 第三栅极堆叠
1304 开口
1402 掩模层
1600 方法
1602、1604、1606、1608、1610、1612、1614、1616、1618、1620 步骤
具体实施方式
下述公开内容提供许多不同实施例或实例以实施本公开的不同结构。下述特定构件与排列的实施例是用以简化本公开而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多个实例可采用重复标号及/或符号使说明简化及明确，但这些重复不代表多种实施例中相同标号的元件之间具有相同的对应关系。
此外，空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
高介电常数介电物与金属栅极技术，已成为下一世代的互补式金属氧化物半导体装置的领跑者之一。高介电常数介电物与金属栅极技术含有高介电常数介电物，以增加晶体管电容并降低漏电流。金属栅极有助于Fermi等级的钉扎，且可调整栅极至低临界电压。结合金属栅极与高介电常数介电物，高介电常数介电物与金属栅极技术可让尺寸更小，并让集成芯片作用的功率更低。高介电常数介电物与金属栅极技术可用于存储装置、显示装置、感测装置、或其他应用，其可将高电压区整合至集成电路中，以提供比公知金属氧化物半导体装置更高的功率与更高的崩溃电压。制作这种集成电路的因子可包括具有多种尺寸的装置工艺整合，比如具有不同操作电压的装置其不同的栅极介电层厚度、沟道长度、及/或沟道宽度。此外，由于制作集成电路时需采用平坦化工艺(比如平坦化金属与层间介电物)，碟形效应(特别是在具有较大装置面积的高电压装置)会限制高电压装置的沟道尺寸。
本公开关于包含低电压区、中电压区、与高电压区整合至基板中的集成电路，与此集成电路的形成方法。如图1所示的一些实施例中，集成电路100包含低电压区102、中电压区103、与高电压区104，其各自具有第一晶体管栅极堆叠112、第二晶体管栅极堆叠113、与第三晶体管栅极堆叠114。在一些实施例中，低电压区102中的第一栅极122可为金属栅极置换工艺形成的金属栅极，且第一栅极介电层132可包含高介电常数介电层。中电压区103中的第二栅极123可包含多晶硅。第二栅极介电层133可比第一栅极介电层132厚，且可包含高介电常数介电层与额外的氧化物层。此外，内连线结构的金属层的第三金属线路128c可作为高电压区中的第三栅极124。对应的第三栅极介电层134可包含第三高介电常数介电组成110c、第二氧化物组成108b、以及第一层间介电层116。通过具有置换栅极技术的下述工艺，可形成多种栅极(比如金属的第一栅极122、多晶硅的第二栅极123、及/或内连线结构的金属线路的第三栅极124)，以及具有不同高度与组成的多种栅极介电层(比如第一栅极介电层132、第二栅极介电层133、及/或第三栅极介电层134)，以改善装置效能并简化工艺，使新的技术节点可能进一步缩小。
如图1所示，集成电路100位于基板106上，且包含低电压区102、中电压区103、与高电压区104。第一晶体管栅极堆叠112位于低电压区102中。第一晶体管栅极堆叠112设置以在第一操作电压下操作。例示性的第一操作电压可为1V、1.5V、2.5V、或小于约3V的其他电压。第一晶体管栅极堆叠112包含第一栅极122，以及分隔第一栅极122与基板106的第一栅极介电层132。阻挡层118可位于第一栅极堆叠122与第一高介电常数介电组成110a之间。阻挡层118可包含金属或金属合金材料，比如钛或氮化钛。在一些实施例中，第一栅极122的组成可为金属或金属合金材料。第一栅极介电层132包含第一高介电常数介电组成110a。第一高介电常数介电组成110a可接触基板106的上表面。第一栅极122可经由第一接点通孔120a耦接至第一金属线路128a。
第二晶体管栅极堆叠113位于中电压区103中。第二晶体管栅极堆叠113设置以在第二操作电压下操作，且第二操作电压大于第一晶体管栅极堆叠112的第一操作电压。例示性的第二操作电压可为6V、8V、12V、或大于约3V但小于约20V的其他电压。第二晶体管栅极堆叠113包含第二栅极123，以及分隔第二栅极123与基板106的第二栅极介电层133。在一些实施例中，第二栅极123的组成可为多晶硅材料。第二栅极介电层133包含第二高介电常数介电组成110b与第一氧化物组成108a。第一氧化物组成108a可接触基板106的上表面。在具有第一氧化物组成108a的情况下，第二栅极介电层133的厚度可大于第一栅极介电层132的厚度。如此一来，第二晶体管栅极堆叠113的崩溃电压大于第一晶体管栅极堆叠112的崩溃电压。在一些实施例中，第二栅极介电层133的厚度为第一栅极介电层132的厚度的约2倍至10倍。举例来说，第一栅极介电层132的厚度可介于约
Figure GDA0002245226290000061
至约
Figure GDA0002245226290000063
之间，而第二栅极介电层133的厚度可介于约
Figure GDA0002245226290000064
至约
Figure GDA0002245226290000062
之间。可以理解的是，这些尺寸与实施例所述的其他尺寸可依不同的工艺节点调整。在一些实施例中，第一氧化物组成108a可接触基板106的上表面。第二高介电常数介电组成110b可直接位于第一氧化物组成108a上。阻挡层118可位于第二栅极123与第二高介电常数介电组成110b之间。在一些实施例中，硅化物层130可位于第二栅极123的上表面上。第二栅极123可经由第二接点通孔120b耦接至第二金属线路128b。在一些实施例中，第一层间介电层116围绕第一接点通孔120a与第二接点通孔120b。第一层间介电层116延伸横越第一栅极122与第二栅极123上的低电压区102与中电压区103。在一些实施例中，第一层间介电层116可包含低介电常数介电层、超低介电常数介电层、极低介电常数介电层、及/或氧化硅层。第一栅极122的上表面相对于基板106的上表面，高于第二栅极123的上表面。第一栅极122的第一厚度大于第二栅极123的第二厚度。第一接点通孔120a的垂直高度大于第二接点通孔120b的垂直高度。被第二层间介电层126围绕的第一金属线路128a与第二金属线路128b，位于第一金属层(比如内连线结构的金属层M1)中。
第三晶体管栅极堆叠114位于高电压区104中。第三晶体管栅极堆叠114设置以在第三操作电压下操作，且第三操作电压大于第二晶体管栅极堆叠113的第二操作电压。例示性的第三操作电压可为25V、32V、或更高电压。第三晶体管栅极堆叠114包含第三栅极124，以及分隔第三栅极124与基板106的第三栅极介电层134。第三栅极介电层134包含第二氧化物组成108b、第三高介电常数介电组成110c、与第一层间介电层116。第二氧化物组成108b可接触基板106的上表面。在第一层间介电层116作为部分的第三栅极介电层134的情况下，第三栅极介电层134的厚度可大于第二栅极介电层133的厚度。如此一来，可进一步增加第三晶体管栅极堆叠114的崩溃电压。在一些实施例中，第三栅极介电层134的厚度为第二栅极介电层133的约5至10倍。举例来说，第二栅极介电层133的厚度可介于约
Figure GDA0002245226290000071
至约
Figure GDA0002245226290000072
之间，而第三栅极介电层134的厚度约介于约
Figure GDA0002245226290000074
至约
Figure GDA0002245226290000073
之间。在一些实施例中，第三金属线路128c可作为第三栅极124。第三金属线路128c亦可位于第一金属线路128a与第二金属线路128b的第一金属层中。
在下述的一些实施例中，第一、第二、与第三高介电常数介电组成110a、110b、与110c可由相同种类的高介电常数介电层(如图5所示的第二栅极介电层502)所形成，因此第一、第二、与第三高介电常数介电组成110a、110b、与110c可具有实质上相同的组成与厚度。第一与第二氧化物组成108a与108b可由相同的氧化物层(如图3所示的第一栅极介电层302)所形成，因此第一与第二氧化物组成108a与108b可具有实质上相同的组成与厚度。氧化物层可直接形成于基板106的上表面上，且第一氧化物组成108a与第二氧化物组成108b的上表面实质上对准。
图2是一些额外实施例的集成电路其剖视图，且集成电路包含低电压区、中电压区、与高电压区整合至基板中。如图2所示，集成电路200位于基板106上并包含低电压区102、中电压区103、与高电压区104。第一氧化物组成108a位于中电压区103的基板106上，且第二氧化物组成108b位于高电压区104中的基板106上。第一高电压介电组成110a位于低电压区102中的基板106上，第二高电压介电组成110b位于中电压区103中的第一氧化物组成108a上，且第三高电压介电组成110c位于高电压区104中的第二氧化物组成108b上。第一栅极122位于低电压区102中，其与基板106之间隔有第一高介电常数介电组成110a。第二栅极123位于中电压区103中，其与基板106隔有第一氧化物组成108a与第二高介电常数介电组成110b。第一层间介电层116位于第一栅极122与第二栅极123上，且第三高介电常数介电组成110c延伸横越低电压区102、中电压区103、与高电压区104。第二层间介电层126围绕的第一金属层128，位于第一层间介电层116上。第一金属层128包含电性耦接至第一栅极122的第一金属线路128a、电性耦接至第二栅极123的第二金属线路128b、与位于第三高介电常数介电组成110c上的第三金属线路128c。第三金属线路128c设置以作为第三栅极124，其与基板106之间隔有第二氧化组成108b、第三高介电常数介电组成110c、与第一层间介电层116。第一栅极122的上表面至基板106的上表面的第一垂直距离，可大于第二栅极123的上表面至基板106的上表面的第二垂直距离。因此耦接第一栅极122与第一金属线路128a的第一接点通孔120a的垂直高度，大于耦接第二栅极123与第二金属线路128b的第二接点通孔120b的垂直高度。
如此一来，低电压区102包含第一晶体管栅极堆叠122，其设置以在第一操作电压下操作，且具有第一栅极122于第一栅极介电层132上。第一栅极介电层132包含第一高介电常数介电组成110a。第一晶体管栅极堆叠112可为n型金属氧化物半导体晶体管、p型金属氧化物半导体晶体管，或鳍状场效晶体管的一部分。第一栅极122可为金属栅极，其可具有不同的金属组成以用于n型金属氧化物半导体晶体管与p型金属氧化物半导体晶体管。通过在低电压区的晶体管中采用低介电常数介电物-金属栅极结构，可增加晶体管电容(因此增加驱动电流)，并降低漏电流与临界电压。在一些实施例中，地一栅极122包含核心金属层，其与第一高介电常数介电组成110a之间隔有阻挡层118。阻挡层118保护核心金属层免于扩散至周围材料。在一些实施例中，核心金属层包含铜、钨、铝、或上述的合金，且阻挡层可包含金属材料如钛、钽、锆、或上述的合金。在一些实施例中，第一高介电常数介电组成110a包含氧化铪、氧化铪硅、氧化铪铝、或氧化铪钽。虽然图2未图示，但一些实施例中的低电压区102可包含存储装置。中电压区103包含第二晶体管栅极堆叠113，其设置以在第二操作电压下操作，且第二操作电压高于第一晶体管栅极堆叠112的第一操作电压。第二晶体管栅极堆叠113包含第二栅极123，以及分隔基板106与第二栅极123的第二栅极介电层133。第二栅极123的组成可为多晶硅材料。第二栅极介电层133包含第二高介电常数介电组成110b与第一氧化物组成108a。高电压区104包含第三晶体管栅极堆叠114，其设置以在第三操作电压操作，且第三操作电压高于第二晶体管栅极堆叠113的第二操作电压。第三晶体管栅极堆叠114可为驱动晶体管、电源晶体管、或其他应用。第三晶体管栅极堆叠114可为横向扩散金属氧化物半导体晶体管，其设计以用于高崩溃电压。第三晶体管栅极堆叠114包含第三栅极124，以及分隔基板106与第三栅极124的第三栅极介电层134。第三栅极介电层134包含第二氧化物组成108b、第三高介电常数介电组成110c、与第一层间介电层116。第一栅极122、第二栅极123、与第三栅极24分别位于源极/漏极区144之间。源极/漏极区144可不对称。隔离区如浅沟槽隔离结构或深沟槽隔离结构未图示，但可位于栅极下及栅极旁的基板106中，第三栅极124与第二栅极123的栅极长度与栅极宽度，可大于第一栅极122的栅极长度与栅极宽度。值得注意的是，为简化附图，图2未重复图1所示的一些结构，但这些结构可整合并应用至图2中。举例来说，图2中的第一、第二、与第三高介电常数介电组成110a、110b、与110c可由一高介电常数介电层所组成，比如图5所示的第二栅极介电层502。图2中的第一与第二氧化物组成108a与108b可由相同的氧化物层所组成，比如图3所示的第一栅极介电层302。
在一些实施例中，侧壁间隔物140可沿着低电压区102中的第一栅极122与第一栅极介电层132的侧壁、中电压区103中的第二栅极123与第二栅极介电层133的侧壁、与高电压区104中第二氧化物组成108b与第三高介电常数介电组成110c的侧壁形成。在一些实施例中，侧壁间隔物140可包含一或多层的氧化物或氮化物。第三层间介电层136包含第一部分136a、第二部分136b、与第三部分136c，其各自围绕低电压区102、中电压区103、与高电压区104中的侧壁间隔物140。接点蚀刻停止层142可分隔第三层间介电层136与侧壁间隔物140。接点蚀刻停止层142可包含平面的横向部分，其连接第一垂直部分与第二垂直部分。第一垂直部分邻接沿着中电压区103中的结构侧壁设置的侧壁间隔物140。第二垂直部分邻接沿着低电压区102或高电压区104中的结构侧壁设置的侧壁间隔物140。采用第三层间介电层136与接点蚀刻停止层142隔离装置与结构，可达高装置密度。在一些实施例中，硬掩模138可位于第一栅极122上并接触侧壁间隔物140与接点蚀刻停止层142的上表面。第三层间介电层136的上表面可对准侧壁间隔物140及/或接点蚀刻停止层142的上表面。一或多个接点可延伸穿过低电压区102中的第一层间介电层116、第三层间介电层136、与硬掩模138，并耦接至源极/漏极区144。在一些实施例中，多个接点可包含金属如钨、铜、及/或铝。
图3至图15是一些实施例中，用以形成集成电路的方法的一系列剖视图300至1500，且集成电路包含低电压区、中电压区、与高电压区整合至基板中。
如图3的剖视图300所示，提供具有低电压区102、中电压区103、与高电压区104定义其上的基板106。在多种实施例中，基板106可包含任何种类的半导体本体(如硅基底、硅锗、绝缘层上硅、或类似物)，比如半导体晶片或一或多个晶片上晶粒，如同任何种类的半导体及/或外延层形成其上、及/或与其相关的其他物。第一栅极介电层302形成于基板106上。第一栅极介电层302可为氧化物层如氧化硅层，但亦可采用其他合适的栅极介电材料。第一栅极介电层302的形成方法可为热工艺如干热成长方法，其于800℃至1100℃的高温下形成氧化硅层于硅基板上。第一栅极介电层302的厚度取决于应用方向，其可介于约数纳米至数十纳米之间以用于现有节点，或数
Figure GDA0002245226290000101
以用于新节点。
如图4的剖视图400所示，图案化第一栅极介电层302，可自低电压区102选择性地移除第一栅极介电层302，并保留中电压区103与高电压区104中的第一栅极介电层302。搭配光掩模402进行光刻工艺以图案化图3的第一栅极介电层302上的光致抗蚀剂层(未图示)。光致抗蚀剂层具有开口对应低电压区102以露出低电压区102中的第一栅极介电层302，并保护中电压区103与高电压区104中的第一栅极介电层302不受一系列的蚀刻工艺影响。在多种实施例中，蚀刻工艺可包含湿蚀刻或干蚀刻(比如搭配四氟化碳、六氟化硫、三氟化氮、或类似物的等离子体蚀刻)。在蚀刻工艺之后，可移开光掩模402。
如图5的剖视图500所示，形成第二栅极介电层502于低电压区102中的基板106上，以及中电压区103与高电压区104中的第一栅极介电层302上。接着形成阻挡层504、第一多晶硅层506、与硬掩模层508于第二栅极介电层502上。在一些实施例中，第二栅极介电层502可为介电常数大于氧化硅的高介电常数介电层，比如氧化铪、氧化铪硅、氧化铪铝、或氧化铪钽。阻挡层504可包含金属或金属合金材料如钛或氮化钛。硬掩模层508可包含氧化硅及/或氮化硅。在一些实施例中，第二栅极介电层502、阻挡层504、第一多晶硅层506、与硬掩模层508的形成方法可为沉积技术如物理气相沉积、化学气相沉积、等离子体增强化学气相沉积、原子层沉积、或类似方法。
如图6的剖视图600所示，图案化硬掩模层508，可自低电压区102移除硬掩模层508以露出第一多晶硅层506的上表面，并保留中电压区103与高电压区104中的硬掩模层508。与前述的图案化工艺类似，搭配光掩模602进行光刻工艺以图案化光致抗蚀剂层(未图示)，使光致抗蚀剂层具有开口对应低电压区102以露出低电压区102中的第一多晶硅层506，并保护中电压区103与高电压区104中的硬掩模层508不受一系列的蚀刻工艺影响。
如图7的剖视图700所示，形成第二多晶硅层702于低电压区102中的第一多晶硅层506上，以及中电压区103与高电压区104中的硬掩模层508上。接着自中电压区103与高电压区104移除多晶硅层702，且移除方法可为平坦化工艺。在一些实施例中，第二多晶硅层702的形成方法为沉积技术如物理气相沉积、化学气相沉积、等离子体增强化学气相沉积、原子层沉积、或类似方法。经上述工艺形成的结构中，第二多晶硅层702的上表面可对准硬掩模层508的上表面。
如图8的剖视图800所示，形成第一介电层802与第二介电层804于第二多晶硅层702及硬掩模层508上。接着图案化第一介电层802与第二介电层804(未图示)，使其一起作为后续栅极堆叠图案化工艺的硬掩模。在一些实施例中，第一介电层802可包含氧化硅，而第二介电层804可包含氮化硅。第一介电层802比第二介电层804薄。举例来说，第一介电层802的厚度，可为第一介电层802与第二介电层804的总厚度的1/10。
如图9的剖视图900所示，依据图案化的第二介电层804与第一介电层802，图案化并蚀刻第二多晶硅层702、硬掩模层508、第一多晶硅层506、阻挡层504、第二栅极介电层502、与第一栅极介电层302，以形成低电压区102中的第一栅极堆叠902、中电压区103中的第二栅极堆叠903、与高电压区104中的第三栅极堆叠904。举例来说，第一栅极堆叠902可包含部分的第二多晶硅层702、第一多晶硅层506、阻挡层504、与第二栅极介电层502。第二栅极堆叠903可包含部分的硬掩模层508、第一多晶硅层506、阻挡层504、第二栅极介电层502、与第一栅极介电层302。第三栅极堆叠904可与第二栅极堆叠903具有相同的复合结构。第一栅极堆叠902、第二栅极堆叠903、与第三栅极堆叠904的对应部分其外侧壁可各自互相对准。
如图10的剖视图所示，可沿着第一栅极堆叠902、第二栅极堆叠903、与第三栅极堆叠904的侧壁形成侧壁间隔物140。侧壁间隔物140可包含一或多层的氧化物或氮化物。在第一栅极堆叠902、第二栅极堆叠903、与第三栅极堆叠904的两侧之间，可形成源极/漏极区144于基板106中。在一些实施例中，源极/漏极区144的形成方法可为注入工艺，以将掺质如硼或磷选择性地注入至基板106中。在一些其他实施例中，源极/漏极区的形成方法可为蚀刻工艺形成沟槽后，再进行外延成长工艺。在这些实施例中，源极/漏极区144可具有高于基板106的上表面的隆起部分。在一些实施例中，进行硅化工艺以形成硅化物层(未图示)于源极/漏极区144的上表面上。在一些实施例中，硅化工艺可为沉积镍层，接着进行热回火工艺如快速热回火。
如图11的剖视图1100所示，接着可形成接点蚀刻停止层142以衬垫侧壁间隔物140的侧壁。接点蚀刻停止层可包含氮化硅，其形成方法可为沉积工艺如化学气相沉积、物理气相沉积、或类似工艺。接着形成第三层间介电层136于接点蚀刻停止层142之间与之上。接点蚀刻停止层142与第三层间介电层136的形成方法可为沉积工艺，比如化学气相沉积、物理气相沉积、或类似工艺。在沉积工艺之后，可对接点蚀刻停止层142与第三层间介电层136进行蚀刻工艺(包含但不限于平坦化工艺)，以自第一栅极堆叠902、第二栅极堆叠903、与第三栅极堆叠904的顶部移除接点蚀刻停止层142与第三层间介电层136，使第二多晶硅层702与硬掩模层508的上表面露出并对准侧壁间隔物140、接点蚀刻停止层142、及/或第三层间介电层136。
如图12的剖视图1200所示，自低电压区102移除第二多晶硅层702与第一多晶硅层506，以形成沟槽于侧壁间隔物140之间。接着将金属栅极材料填入沟槽中，以形成第一栅极122。第一栅极122可由一或多道沉积工艺形成，比如化学气相沉积、物理气相沉积、或类似工艺。举例来说，第一栅极122可包含核心金属材料如钛、钽、锆、或其合金。进行一系列的沉积与蚀刻工艺，可形成不同的金属组成于沟槽中，以用于不同装置或相同装置并达到所需的功函数。
如图13的剖视图1300所示，形成硬掩模层1302于第一栅极堆叠902、第二栅极堆叠903、第三栅极堆叠904、与第三层间介电层136上。接着图案化硬掩模层1302，以形成开口1304于中电压区103并露出第一多晶硅层506。亦蚀刻第三层间介电层136的第二部分136b，使其上表面对准第一多晶硅层506及/或中电压区103中的侧壁间隔物140与接点蚀刻停止层142。在一些实施例中，进行硅化工艺以形成硅化物层于第一多晶硅层506的上表面上。在一些其他实施例中，完全硅化第一多晶硅层506以达足够的导电度。如此一来，形成第二栅极123。
如图14的剖视图1400所示，移除高电压区104(见图13)中的部分硬掩模层1302。形成并图案化掩模层1402，以覆盖低电压区102与中电压区103。露出并接着蚀刻高电压区104，以形成第三层间介电层136的第三部分136c，其上表面对准第二栅极介电层502，及/或高电压区104中的侧壁间隔物140与接点蚀刻停止层142。
如图15的剖视图1500所示，第一层间介电层116形成于第一栅极122、第二栅极123、与第二栅极介电层502上，并延伸横越低电压区102、中电压区103、与高电压区104。第一金属层128位于第一层间介电层116上，且第二层间介电层126围绕第一金属层128。第一金属层128包括电性耦接至第一栅极122的第一金属线路128a、电性耦接至第二栅极123的第二金属线路128b、以及位于第二栅极介电层502上的第三金属线路128c。第三金属线路128c设置为第三栅极124，其与基板106之间隔有第一栅极介电层302、第二栅极介电层502、与第一层间介电层116。形成第一接点通孔120a以耦接第一栅极122与第一金属线路128a。形成第二接点通孔120b以耦接第二栅极123与第二金属线路128b。亦可形成其他接点或接点通孔穿过第一层间介电层116及/或第三层间介电层136。接点的形成方法可为选择性蚀刻层间介电层以形成开口(搭配图案化光致抗蚀剂掩模)，接着沉积导电材料于开口中。在一些实施例中，导电材料可包含钨或氮化钛。
图16是一些实施例中，用于形成集成电路的方法1600其流程图，且集成电路包含低电压区、中电压区、与高电压区整合至基板中。
虽然方法1600搭配图3至图15说明，但应理解方法1600不限于图3至图15所示的结构，而可独立存在于图3至图15所示的结构之外。此外，当公开的方法(如方法1600)在下述内容中为一系列的步骤或事件，但应理解这些步骤或事件不局限于下述顺序。举例来说，可采用不同顺序进行一些步骤，或同时进行一些步骤与其他步骤。此外，并非所有的步骤均必需实施于本公开的一或多个实施例中。另一方面，可在一或多个分开的步骤及/或阶段中，进行下述的一或多个步骤。
在步骤1602中，提供具有低电压区、中电压区、与高电压区的基板。介电层形成于基板上。接着图案化介电层，可自低电压区移除介电层，并保留中电压区与高电压区中的介电层，以形成第一栅极介电层。图3与图4是一些实施例中，对应步骤1602的剖视图300与400。
在步骤1604中，接着形成第二栅极介电层与第一多晶硅层。第二栅极介电层可为高介电常数介电层。亦可形成阻挡层与硬掩模层。第二栅极介电层与第一多晶硅层的形成方法可为沉积。图5是一些实施例中，对应步骤1604的剖视图500。
在步骤1606中，图案化硬掩模层，可自低电压区移除硬掩模层以露出第一多晶硅层的上表面，并保留中电压区与高电压区中的硬掩模层。图6是一些实施例中，对应步骤1606的剖视图600。
在步骤1608中，形成第二多晶硅层于低电压区中的第一多晶硅层上，以及中电压区与高电压区中的硬掩模层上。低电压区中的第二多晶硅层，与中电压区及高电压区中的硬掩模层可具有对准的上表面。图7是一些实施例中，对应步骤1608的剖视图700。
在步骤1610中，形成并图案化硬掩模于第二多晶硅层及硬掩模层上。在一些实施例中，硬掩模可由超过一个介电层形成，比如氧化硅与氮化硅的复合物。图8是一些实施例中，对应步骤1610的剖视图800。
在步骤1612中，图案化并蚀刻第二多晶硅层、硬掩模层、第一多晶硅层、阻挡层、第二栅极介电层、与第一栅极介电层，以形成低电压区中的第一栅极堆叠、中电压区中的第二栅极堆叠、与高电压区中的第三栅极堆叠。图9是一些实施例中，对应步骤1612的剖视图900。
在步骤1614中，沿着第一栅极堆叠、第二栅极堆叠、与第三栅极堆叠的侧壁形成侧壁间隔物。形成接点蚀刻停止层以衬垫侧壁间隔物的侧壁。图10与图11是一些实施例中，对应步骤1614的剖视图1000与1100。
在步骤1616中，接着形成金属材料于沟槽中，以进行置换栅极工艺。自低电压区移除第二多晶硅层与第一多晶硅层，以形成沟槽于侧壁间隔物之间。接着将金属栅极材料填入沟槽中，以形成第一栅极。图12是一些实施例中，对应步骤1616的剖视图1200。
在步骤1618中，形成第二栅极于中电压区中。形成并图案化硬掩模层，以形成开口于中电压区。进行蚀刻以露出第一多晶硅层。亦蚀刻第三层间介电层的第二部分，使其上表面对准第一多晶硅层及/或中电压区中的侧壁间隔物与接点蚀刻停止层。对第一多晶硅层进行工艺，以形成第二栅极于中电压区中。图13是一些实施例中，对应步骤1618的剖视图1300。
在步骤1620中，形成第三栅极于高电压区中。移除高电压区中的部分硬掩模层。形成并图案化掩模层，以覆盖低电压区与中电压区。露出并接着蚀刻高电压区，以形成第三层间介电层的第三部分，其上表面对准第二栅极介电层，及/或高电压区中的侧壁间隔物与接点蚀刻停止层。第一层间介电层形成于第一栅极、第二栅极、与高介电常数介电层上，并延伸横越低电压区、中电压区、与高电压区。第一金属层位于第一层间介电层上，且第二层间介电层围绕第一金属层。第一金属层包括电性耦接至第一栅极的第一金属线路、电性耦接至第二栅极的第二金属线路、以及位于高介电常数介电层上的第三金属线路。第三金属线路设置为第三栅极，其与基板之间隔有第一栅极介电层、第二栅极介电层、与第一层间介电层。形成第一接点通孔以耦接第一栅极与第一金属线路。形成第二接点通孔以耦接第二栅极与第二金属线路。亦可形成其他接点或接点通孔穿过第一层间介电层及/或第三层间介电层。图14与图15是一些实施例中，对应步骤1620的剖视图1400与1500。
如此一来，本公开关于集成电路，其包含低电压区、中电压区、与高电压区整合至基板中的边界结构；提供小尺寸与高效能的形成方法；以及形成方法。
在本公开一些实施例中，集成电路包括第一晶体管栅极堆叠，位于定义在基板上的低电压区中。第一晶体管栅极堆叠包括第一栅极，以及分隔第一栅极与基板的第一栅极介电物。第一栅极介电物包括第一高介电常数介电组成。集成电路亦包括第二晶体管栅极堆叠，位于定义在基板上的中电压区中。第二晶体管栅极堆叠包括第二栅极，以及分隔第二栅极与基板的第二栅极介电物。第二栅极介电物包括第二高介电常数介电组成与第一氧化物组成。集成电路亦包括第三晶体管栅极堆叠，位于定义在基板上的高电压区中。第三晶体管栅极堆叠包括第三栅极，以及分隔第三栅极与基板的第三栅极介电物。第三栅极介电物包括第三高介电常数介电组成、第二氧化物组成、以及第一层间介电层。
在一些实施例中，上述集成电路的第一栅极为金属栅极，而第二栅极包含多晶硅。
在一些实施例中，上述集成电路的第一层间介电层延伸横越第一栅极与第二栅极上的低电压区与中电压区。
在一些实施例中，上述集成电路的第三栅极位于第二层间介电层中及第一层间介电层上，其中第一层间介电层为分隔第三栅极与基板的栅极介电组成。
在一些实施例中，上述集成电路的第一栅极经由第一接点通孔耦接至第一金属层的第一金属线路；第二栅极经由第二接点通孔耦接至第一金属层的第二金属线路；且第三栅极为第一金属层的第三金属线路。
在一些实施例中，上述集成电路的第一接点通孔的垂直高度，大于第二接点通孔的垂直高度。
在一些实施例中，上述集成电路还包括沿着第一晶体管栅极堆叠、第二晶体管栅极堆叠、与第三晶体管栅极堆叠的侧壁的侧壁间隔物；以及位于基板上且衬垫侧壁间隔物的接点蚀刻停止层。
在一些实施例中，上述集成电路还包括硬掩模，位于第一栅极上且接触侧壁间隔物与接点蚀刻停止层的上表面。
在一些实施例中，上述集成电路的第一栅极具有第一厚度，第二栅极具有第二厚度，且第一厚度大于第二厚度。
在一些实施例中，上述第一高介电常数介电组成、第一氧化物组成、与第二氧化物组成各自接触基板的上表面。
在一些实施例中，上述集成电路的第一、第二、与第三高介电常数介电组成具有实质上相同的组成与厚度；且第一与第二氧化物组成具有实质上相同的组成与厚度。
在一些实施例中，上述集成电路的第一层间介电层包含低介电常数介电材料。
在一些实施例中，上述集成电路的第一与第二氧化物组成的上表面实质上对准。
在本公开其他实施例中，集成电路的形成方法包括：提供基板，其具有低电压区、中电压区、与高电压区定义其上；以及形成与图案化氧化物层于中电压区与高电压区中的基板上。方法亦包括形成高介电常数介电层于低电压区中的基板上，以及中电压区与高电压区中的氧化物层上；以及形成第一多晶硅层于高介电常数介电层上。方法亦包括形成与图案化硬掩模层以覆盖高电压区与中电压区中的第一多晶硅层；以及直接在低电压区中的第一多晶硅层上形成与图案化第二多晶硅层。硬掩模层与第二多晶硅层具有对准的上表面。
在一实施例中，上述方法还包括：图案化第二多晶硅层、硬掩模层、第一多晶硅层、高介电常数介电层、与氧化物层，其中形成于低电压区中的第一栅极堆叠包括部分的第二多晶硅层、第一多晶硅层、与高介电常数介电层；其中分别形成于中电压区与高电压区中的第二栅极堆叠与第三栅极堆叠，各自包括部分的硬掩模层、第一多晶硅层、高介电常数介电层、与氧化物层。上述方法亦包括将第一栅极堆叠的部分第二多晶硅层与第一多晶硅层置换为金属材料，以及自第二栅极堆叠移除部分的硬掩模层，使第二栅极堆叠低于第一栅极堆叠。
在一些实施例中，上述方法还包括自第三栅极堆叠移除部分的硬掩模层与第一多晶硅层，使第三栅极堆叠低于第二栅极堆叠。
在一些实施例中，上述方法还包括形成第一层间介电层于第三栅极堆叠上；以及形成第一金属层于第一层间介电层上；其中第一金属层具有高电压区中的第三栅极堆叠上的第一金属线路，其设置为第三栅极，且第三栅极与基板之间隔有第一层间介电层与第三栅极堆叠。
在本公开其他实施例中，集成电路的形成方法，包括提供具有低电压区、中电压区、与高电压区定义其上的基板；以及形成与图案化氧化物层于中电压区及高电压区中的基板上。方法亦包括形成高介电常数介电层于低电压区中的基板上，以及中电压区与高电压区中的氧化物层上；以及形成第一多晶硅层于高介电常数介电层上。方法亦包括直接在低电压区中的第一多晶硅层上形成与图案化第二多晶硅层，形成与图案化第一硬掩模于低电压区中的第一多晶硅层上，以及形成与图案化第二硬掩模于中电压区中的第一多晶硅层上。方法亦包括将低电压区中的第一多晶硅层与第二多晶硅层置换为金属材料，以形成第一栅极。
在一些实施例中，上述方法还包括形成与图案化第一掩模层以覆盖低电压区与高电压区，并露出中电压区中的第一硬掩模；对第一硬掩模进行蚀刻，以露出第一多晶硅层；对第一多晶硅层进行硅化工艺，以形成第二栅极。
在一些实施例中，上述方法还包括：形成与图案化第二掩模层以覆盖低电压区与中电压区，以露出高电压区中的第二硬掩模；对第二硬掩模进行蚀刻，以移除第二硬掩模及第一多晶硅层并露出高电压区中的高介电常数介电层；形成第一层间介电层于第一栅极、第二栅极、与高介电常数介电层上；以及形成第一金属层于第一层间介电层上，且第二层间介电层围绕第一金属层，其中第一金属层包括电性耦接至第一栅极的第一金属线路、电性耦接至第二栅极的第二金属线路、以及直接位于高电压中的高介电常数介电层上的第三金属线路，第三金属线路设置以作为第三栅极，且第三栅极与基板之间隔有第一层间介电层、高介电常数介电层、与氧化物层。
本公开已以数个实施例公开如上，以利本领域技术人员理解本公开。本领域技术人员可采用本公开为基础，设计或调整其他工艺与结构，用以实施实施例的相同目的，及/或达到实施例的相同优点。本领域技术人员应理解上述等效置换并未偏离本公开的构思与范畴，并可在未偏离本公开的构思与范畴下进行这些不同的改变、置换、与调整。

Claims (37)

1.一种集成电路，包括：
一第一晶体管栅极堆叠，位于定义在一基板上的一低电压区中，其中该第一晶体管栅极堆叠包括一第一栅极，以及分隔该第一栅极与该基板的一第一栅极介电物，其中该第一栅极介电物包括一第一高介电常数介电组成；
一第二晶体管栅极堆叠，位于定义在该基板上的一中电压区中，其中该第二晶体管栅极堆叠包括一第二栅极，以及分隔该第二栅极与该基板的一第二栅极介电物，其中该第二栅极介电物包括一第二高介电常数介电组成与一第一氧化物组成；以及
一第三晶体管栅极堆叠，位于定义在该基板上的一高电压区中，其中该第三晶体管栅极堆叠包括一第三栅极，以及分隔该第三栅极与该基板的一第三栅极介电物，其中该第三栅极介电物包括一第三高介电常数介电组成、一第二氧化物组成、以及一第一层间介电层，其中该第一高介电常数介电组成、该第一氧化物组成、与该第二氧化物组成各自接触该基板的上表面。
2.如权利要求1所述的集成电路，其中该第一栅极为金属栅极，而该第二栅极包含多晶硅。
3.如权利要求1所述的集成电路，其中该第一层间介电层延伸横越该第一栅极与该第二栅极上的该低电压区与该中电压区。
4.如权利要求1所述的集成电路，其中该第三栅极位于一第二层间介电层中及该第一层间介电层上，其中该第一层间介电层为分隔该第三栅极与该基板的一栅极介电组成。
5.如权利要求4所述的集成电路，其中该第一栅极经由一第一接点通孔耦接至一第一金属层的一第一金属线路；
其中该第二栅极经由一第二接点通孔耦接至该第一金属层的一第二金属线路；以及
其中该第三栅极为该第一金属层的一第三金属线路。
6.如权利要求5所述的集成电路，其中该第一接点通孔的垂直高度，大于该第二接点通孔的垂直高度。
7.如权利要求1所述的集成电路，还包括：
沿着该第一晶体管栅极堆叠、该第二晶体管栅极堆叠、与该第三晶体管栅极堆叠的侧壁的一侧壁间隔物；以及
位于该基板上且衬垫该侧壁间隔物的一接点蚀刻停止层。
8.如权利要求7所述的集成电路，还包括：
一硬掩模，位于该第一栅极上且接触该侧壁间隔物与该接点蚀刻停止层的上表面。
9.如权利要求1所述的集成电路，其中该第一栅极具有一第一厚度，该第二栅极具有一第二厚度，且该第一厚度大于第二厚度。
10.如权利要求1所述的集成电路，其中该第一、该第二、与该第三高介电常数介电组成具有实质上相同的组成与厚度；以及
其中该第一与该第二氧化物组成具有实质上相同的组成与厚度。
11.如权利要求1所述的集成电路，其中该第一层间介电层包含低介电常数介电材料。
12.如权利要求1所述的集成电路，其中该第一与该第二氧化物组成的上表面实质上对准。
13.一种集成电路的形成方法，包括：
提供一基板，其具有一低电压区、一中电压区、与一高电压区定义其上；
形成与图案化一氧化物层于该中电压区与该高电压区中的该基板上；
形成一高介电常数介电层于该低电压区中的一基板上，以及该中电压区与该高电压区中的该氧化物层上；
形成一第一多晶硅层于该高介电常数介电层上；
形成与图案化一硬掩模层以覆盖该高电压区与该中电压区中的第一多晶硅层；以及
直接在该低电压区中的该第一多晶硅层上形成与图案化一第二多晶硅层，
其中该硬掩模层与该第二多晶硅层具有对准的上表面。
14.如权利要求13所述的集成电路的形成方法，还包括：
图案化该第二多晶硅层、该硬掩模层、该第一多晶硅层、该高介电常数介电层、与该氧化物层，其中形成于该低电压区中的一第一栅极堆叠包括部分的该第二多晶硅层、该第一多晶硅层、与该高介电常数介电层；其中分别形成于该中电压区与该高电压区中的一第二栅极堆叠与一第三栅极堆叠，各自包括部分的该硬掩模层、该第一多晶硅层、该高介电常数介电层、与该氧化物层；
将该第一栅极堆叠的部分该第二多晶硅层与该第一多晶硅层置换为一金属材料；以及
自该第二栅极堆叠移除部分的该硬掩模层，使该第二栅极堆叠低于该第一栅极堆叠。
15.如权利要求14所述的集成电路的形成方法，还包括：
自该第三栅极堆叠移除部分的该硬掩模层与该第一多晶硅层，使该第三栅极堆叠低于该第二栅极堆叠。
16.如权利要求15所述的集成电路的形成方法，还包括：
形成一第一层间介电层于该第三栅极堆叠上；以及
形成一第一金属层于该第一层间介电层上，
其中该第一金属层具有该高电压区中的该第三栅极堆叠上的一第一金属线路，其设置为一第三栅极，且该第三栅极与该基板之间隔有该第一层间介电层与该第三栅极堆叠。
17.一种集成电路的形成方法，包括：
提供具有一低电压区、一中电压区、与一高电压区定义其上的一基板；
形成与图案化一氧化物层于该中电压区及该高电压区中的基板上；
形成一高介电常数介电层于该低电压区中的该基板上，以及该中电压区与该高电压区中的该氧化物层上；
形成一第一多晶硅层于该高介电常数介电层上；
直接在该低电压区中的该第一多晶硅层上形成与图案化一第二多晶硅层；
形成与图案化一第一硬掩模于该低电压区中的该第一多晶硅层上，以及形成与图案化一第二硬掩模于该中电压区中的该第一多晶硅层上；以及
将该低电压区中的该第一多晶硅层与该第二多晶硅层置换为一金属材料，以形成一第一栅极。
18.如权利要求17所述的集成电路的形成方法，还包括：
形成与图案化一第一掩模层以覆盖该低电压区与该高电压区，并露出该中电压区中的该第一硬掩模；
对该第一硬掩模进行一蚀刻，以露出该第一多晶硅层；以及
对该第一多晶硅层进行一硅化工艺，以形成一第二栅极。
19.如权利要求18所述的集成电路的形成方法，还包括：
形成与图案化一第二掩模层以覆盖该低电压区与该中电压区，以露出该高电压区中的该第二硬掩模；
对该第二硬掩模进行蚀刻，以移除该第二硬掩模及该第一多晶硅层并露出该高电压区中的该高介电常数介电层；
形成一第一层间介电层于该第一栅极、该第二栅极、与该高介电常数介电层上；
形成一第一金属层于该第一层间介电层上，且一第二层间介电层围绕该第一金属层，
其中该第一金属层包括电性耦接至该第一栅极的一第一金属线路、电性耦接至该第二栅极的一第二金属线路、以及直接位于该高电压中的该高介电常数介电层上的一第三金属线路，该第三金属线路设置以作为一第三栅极，且该第三栅极与该基板之间隔有该第一层间介电层、该高介电常数介电层、与该氧化物层。
20.一种集成电路，包括：
一第一晶体管栅极堆叠，位于定义在一基板上的一低电压区中，其中该第一晶体管栅极堆叠包括一第一栅极，以及分隔该第一栅极与该基板的一第一栅极介电物，其中该第一栅极介电物包括一第一高介电常数介电组成；以及
一第三晶体管栅极堆叠，位于定义在该基板上的一高电压区中，其中该第三晶体管栅极堆叠包括一第三栅极，以及分隔该第三栅极与该基板的一第三栅极介电物，其中该第三栅极介电物包括一氧化物组成与一第一层间介电层，其中该第一高介电常数介电组成与该氧化物组成各自接触该基板的上表面。
21.如权利要求20所述的集成电路，其中该第一栅极为金属栅极。
22.如权利要求20所述的集成电路，其中该第一层间介电层延伸横越该第一栅极上的该低电压区。
23.如权利要求20所述的集成电路，其中该第三栅极位于一第二层间介电层中及该第一层间介电层上，其中该第一层间介电层为分隔该第三栅极与该基板的一栅极介电组成。
24.如权利要求23所述的集成电路，其中该第一栅极经由一第一接点通孔耦接至一第一金属层的一第一金属线路；
其中一第二栅极经由一第二接点通孔耦接至该第一金属层的一第二金属线路；以及
其中该第三栅极为该第一金属层的一第三金属线路。
25.如权利要求24所述的集成电路，其中该第一接点通孔的上表面实质上对准该第一层间介电层的上表面。
26.如权利要求20所述的集成电路，还包括：
沿着该第一晶体管栅极堆叠与该第三晶体管栅极堆叠的侧壁的一侧壁间隔物；以及
位于该基板上且衬垫该侧壁间隔物的一接点蚀刻停止层。
27.如权利要求26所述的集成电路，还包括：
一硬掩模，位于该第一栅极上且接触该侧壁间隔物与该接点蚀刻停止层的上表面。
28.如权利要求20所述的集成电路，其中该第一栅极的上表面低于该第三栅极的上表面。
29.如权利要求20所述的集成电路，其中一第二高介电常数介电组成位于该氧化物组成与该第一层间介电层之间。
30.如权利要求20所述的集成电路，其中该第一层间介电层包括低介电常数介电材料。
31.一种集成电路的形成方法，包括：
提供一基板，其具有一低电压区与一高电压区定义其上；
形成与图案化一氧化物层于该该高电压区中的该基板上；
形成一高介电常数介电层于该低电压区中的一基板上，以及该高电压区中的该氧化物层上；
形成一第一多晶硅层于该高介电常数介电层上；
形成与图案化一硬掩模层以覆盖该高电压区中的第一多晶硅层；以及
直接在该低电压区中的该第一多晶硅层上形成与图案化一第二多晶硅层，
其中该硬掩模层与该第二多晶硅层具有对准的上表面。
32.如权利要求31所述的集成电路的形成方法，还包括：
图案化该第二多晶硅层、该硬掩模层、该第一多晶硅层、该高介电常数介电层、与该氧化物层，其中形成于该低电压区中的一第一栅极堆叠包括部分的该第二多晶硅层、该第一多晶硅层、与该高介电常数介电层；其中形成于该高电压区中的一第三栅极堆叠包括部分的该硬掩模层、该第一多晶硅层、该高介电常数介电层、与该氧化物层；
将该第一栅极堆叠的部分该第二多晶硅层与该第一多晶硅层置换为一金属材料。
33.如权利要求32所述的集成电路的形成方法，还包括：
自该第三栅极堆叠移除部分的该硬掩模层与该第一多晶硅层。
34.如权利要求33所述的集成电路的形成方法，还包括：
形成一第一层间介电层于该第三栅极堆叠上；以及
形成一第一金属层于该第一层间介电层上，
其中该第一金属层具有该高电压区中的该第三栅极堆叠上的一金属线路，其设置为一第三栅极，且该第三栅极与该基板之间隔有该第一层间介电层与该第三栅极堆叠。
35.一种集成电路的形成方法，包括：
提供具有一低电压区与一高电压区定义其上的一基板；
形成与图案化一氧化物层于该高电压区中的基板上；
形成一高介电常数介电层于该低电压区中的该基板上，以及该高电压区中的该氧化物层上；
形成一第一多晶硅层于该高介电常数介电层上；
直接在该低电压区中的该第一多晶硅层上形成与图案化一第二多晶硅层；
形成与图案化一硬掩模于该高电压区中的该第一多晶硅层上；以及
将该低电压区中的该第一多晶硅层与该第二多晶硅层置换为一金属材料，以形成一第一栅极。
36.如权利要求35所述的集成电路的形成方法，还包括：
形成与图案化一掩模层以覆盖该低电压区，并露出该高电压区中的该硬掩模；
对该硬掩模进行一蚀刻以移除该硬掩模，并露出该高电压区中的该高介电常数介电层；以及
形成一第一层间介电层于该第一栅极与该高介电常数介电层上。
37.如权利要求36所述的集成电路的形成方法，还包括：
形成一第二层间介电层于该第一层间介电层上；以及
形成一第一金属层于该第一层间介电层上，且该第二层间介电层围绕该第一金属层，
其中该第一金属层包括电性耦接至第一栅极的第一金属线路，与直接位于该高电压区中的该高介电常数介电层上的一第三金属线路，该第三金属线路设置为一第三栅极，且该第三栅极与该基板隔有该第一层间介电层、该高介电常数介电层、与该氧化物层。
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