CN106057661A - 集成电路中的替换栅极（rpg）工艺期间减小闪存器件的多晶硅损失的结构和方法 - Google Patents

集成电路中的替换栅极（rpg）工艺期间减小闪存器件的多晶硅损失的结构和方法 Download PDF

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Abstract

本发明涉及集成电路(IC)，IC包括布置在半导体衬底上方的具有一对分裂栅极闪存单元的闪存器件区。该一对分裂栅极闪存单元分别具有控制栅极(CG)，CG包括多晶硅栅极和上面的硅化物层。外围电路包括一个或多个高k金属栅极(HKMG)晶体管，外围电路布置在与闪存器件区横向偏移的位置处的半导体衬底上方。一个或多个HKMG晶体管具有金属栅电极，金属栅电极的上表面低于硅化物层的上表面。本发明也提供了制造IC的方法。本发明还涉及集成电路中的替换栅极(RPG)工艺期间减小闪存器件的多晶硅损失的结构和方法。

Description

集成电路中的替换栅极（RPG）工艺期间减小闪存器件的多晶硅损失的结构和方法
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及集成电路中的替换栅极(RPG)工艺期间减小闪存器件的多晶硅损失的结构和方法。
背景技术
在过去的几十年间，半导体制造工业已经经历了指数增长。在半导体演化的过程中，用于半导体器件的最小部件尺寸已经随时间减小，从而有助于使集成电路(IC)上的每单元面积的半导体器件的数量一代一代地增加。这种器件“缩小”允许工程师将更多器件和更多相应的功能封装到更新一代的IC上，并且因此是现代数字时代的基础动力之一。已经帮助改进IC的功能的另一进步是用金属栅极代替传统的多晶硅栅极，以及用所谓的高k电介质代替传统的二氧化硅栅极电介质。鉴于二氧化硅具有约3.9的介电常数，高k电介质具有大于3.9的介电常数，这有助于减小栅极泄漏并且允许对晶体管的更快的切换。
发明内容
本发明的实施例提供了一种集成电路(IC)，包括：闪存器件区，布置在半导体衬底上方，所述闪存器件区包括一对分裂栅极闪存单元，其中，所述一对分裂栅极闪存单元分别具有控制栅极(CG)，所述控制栅极(CG)包括多晶硅栅极和上面的硅化物层；以及外围电路，包括一个或多个高k金属栅极(HKMG)晶体管，所述外围电路布置在与所述闪存器件区横向偏移的位置处的所述半导体衬底上方，其中，所述一个或多个HKMG晶体管具有金属栅电极，所述金属栅电极的上表面低于所述硅化物层的上表面。
本发明的另一实施例提供了一种形成集成电路(IC)的方法，包括： 在半导体衬底上面的嵌入式闪存器件区内的多晶硅栅极上方形成氮化硅硬掩模；在与所述嵌入式闪存器件区横向分隔开的外围区中的所述半导体衬底上方形成一个或多个HKMG晶体管器件，其中，所述一个或多个HKMG晶体管器件分别包括金属栅电极；以及在所述多晶硅栅极的上表面内形成硅化物层，其中，所述硅化物层的上表面垂直地位于所述金属栅电极的上表面上面。
本发明的又一实施例提供了一种集成电路(IC)，包括：闪存器件区和外围区，通过伪区分隔开；一对分裂栅极闪存单元，包括控制栅极(CG)，所述一对分裂栅极闪存单元设置在所述闪存器件区上方，所述控制栅极(CG)包括多晶硅层和上面的硅化物层，其中，所述CG的厚度大于所述硅化物层的厚度；HKMG(高k金属栅极)逻辑电路，设置在所述外围区上方，并且所述HKMG逻辑电路具有HKMG晶体管器件，所述HKMG晶体管器件具有栅电极，所述栅电极的上表面垂直地位于所述硅化物层的上表面下方；以及伪结构，定位在所述一对分裂栅极闪存单元和所述HKMG逻辑电路之间，其中，氮化硅(SiN)硬掩模设置在所述伪结构的上表面上。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的一些实施例的包括闪存器件区和外围区的集成电路的截面图。
图2示出了嵌入式闪存器件的一些实施例的框图。
图3示出了嵌入式闪存器件的一些实施例的顶视图。
图4示出了根据本发明的一些实施例的包括闪存器件区、伪区和外围区的集成电路的截面图。
图5示出了根据本发明的制造集成电路的方法的一些实施例的流程图。
图6至图14示出了提供用于示出图5的方法的处于各个制造阶段的集成电路的一些实施例的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
半导体制造工业中的趋势是将不同的集成芯片组件(例如，多种类型的半导体器件)集成到单个集成电路(IC)上。这种集成可以有利地降低制造成本，简化制造工序，以及增大最终产品的性能。嵌入式闪存可以集成闪存单元和其他类型的半导体器件，嵌入式闪存是其中集成是有利的技术的一个实例。
传统的闪存单元和相应的逻辑器件形成为具有由二氧化硅栅极介电层绝缘的多晶硅栅极。然而，随着半导体部件尺寸变得更小，这种嵌入式闪存器件的逻辑器件正达到性能极限。因此，高k金属栅极(HKMG)技术已经成为下一代嵌入式闪存器件中的逻辑器件的一个领先者。HKMG技术采用金属栅极，金属栅极通过具有高介电常数k(相对于二氧化硅)的材料与下面的衬底分隔开。高k电介质减小泄漏电流并且增大最大漏极电流，并且金属栅极减轻费米能级钉扎效应且允许在较低阈值电压下采用栅极。此外，高k电介质和金属栅极共同减小功耗。因此，未来一代嵌入式闪存 的目标是集成具有多晶硅栅极的闪存单元和HKMG逻辑器件。
在传统的HKMG替换栅极工艺(RPG)中，化学机械抛光(CMP)操作通常将半导体衬底之上的部件平坦化至与逻辑器件的牺牲多晶硅栅极的上表面对应的高度。在嵌入式闪存单元中，由于CG区通常位于半导体衬底之上的电荷俘获层上方，该CMP工艺将产生具有相对较薄的多晶硅控制栅极(CG)区的闪存器件。为了减小接触电阻，在CMP工艺之后和在形成接触件之前，在存储器接触焊盘区中的多晶硅CG区的顶面上方形成硅化物层。在该方案中，CG区的相对较薄的多晶硅可能导致沿着CG区的长度的全硅化物形成，从而使得来自CG的电荷泄漏至衬底。
因此，本发明针对改进的结构和半导体制造的方法，其限制或防止存储器接触焊盘区中的CG区的薄化。该改进的方法包括将硬掩模(通常为SiN(氮化硅))保持在多晶硅CG区上方，以及实施选择性蚀刻以去除覆盖外围区内的HKMG逻辑器件内的牺牲多晶硅栅极的氧化物硬掩模。随后，在半导体衬底之上形成层间介电(ILD)层，以及实施CMP工艺以使ILD层变薄并且暴露出牺牲多晶硅栅极。然而，闪存器件在CMP工艺期间仍由硬掩模保护，并且因此减轻了多晶硅损失以确保用于CG区的足够的多晶硅厚度，从而防止沿着CG的厚度的全硅化物形成。产生的嵌入式闪存器件包括具有金属栅电极的一个或多个HKMG晶体管，金属栅电极的上表面低于形成在多晶硅CG区中的硅化物层的上表面。
参照图1，根据本发明的一些实施例，提供了包括闪存器件区和外围区的集成电路(IC)的截面图100。IC包括半导体衬底102(例如，硅衬底和SOI衬底等)，半导体衬底102具有存储器接触焊盘区102a和与存储器接触焊盘区102a横向分隔开的外围区102b。在一些实施例中，外围区102b可以通过伪区102c与存储器接触焊盘区102a分隔开，伪区102c包括一个或多个伪结构(未示出)。
闪存器件区104布置在存储器接触焊盘区102a之上，并且外围电路106布置在外围区102b之上。在半导体衬底102上方设置第一基底介电层108a和第二基底介电层108b，第一基底介电层108a沿着存储器接触焊盘区102a和伪区102c延伸，第二基底介电层108b沿着外围区102b延伸。第一基底 介电层108a和第二基底介电层108b使上面的器件与半导体衬底102垂直地分隔开。在一些实施例中，第一基底介电层108a和第二基底介电层108b可以包括氧化物。在一些实施例中，在存储器接触焊盘区102a中的半导体衬底102内设置浅沟槽隔离(STI)区110。STI区110包括提供相邻的器件之间的隔离的介电材料或掺杂的半导体材料。
闪存器件区104包括一对分裂栅极闪存单元111，它们分别包括由电荷俘获层116分隔开的选择栅极(SG)112和控制栅极(CG)114。电荷俘获层116在SG 112和CG 114的相邻侧壁之间延伸并且进一步在CG 114下方延伸。在一个实施例中，电荷俘获层116包括夹在两个二氧化硅层之间的电荷俘获氮化硅层以产生共同和通常地称为“ONO”的三层堆叠件。其他电荷俘获电介质可以包括富硅氮化物膜或硅纳米粒子点的层或者包括但不限于各种化学计量的硅、氧和氮的任何膜。在一些实施例中，SG 112和CG 114由多晶硅组成。在SG 112和CG 114的上表面内设置硅化物层118。沿着CG 114的外侧壁设置间隔件材料120，并且沿着SG 112的外侧壁和沿着间隔件材料120的外侧壁设置侧壁间隔件122。在一些实施例中，侧壁间隔件122和间隔件材料120包括氮化物或氧化物。
外围电路106包括布置在高k电介质126上方的金属栅极124a(p-金属)和124b(n-金属)。侧壁间隔件122布置在半导体衬底102上方，沿着金属栅极124a、124b的外侧壁和沿着高k电介质126的外侧壁延伸。在高k电介质126的相对侧上的半导体衬底102内设置源极/漏极区128。在源极/漏极区128之上设置硅化物接触焊盘130。接触件132在硅化物接触焊盘130和硅化物层118上延伸。硅化物接触焊盘130和硅化物层118减小接触件132的接触电阻。在不同器件之间横向设置层间介电(ILD)层134。在一些实施例中，ILD层134、间隔件材料120和侧壁间隔件122包括SiON(氮氧化硅)、SiO2(二氧化硅)或SiN(氮化硅)。
如可以观察到的，硅化物层118通过CG 114中的多晶硅与电荷俘获层116分隔开。在一些实施例中，CG 114的上表面内的硅化物层118具有第一厚度136，第一厚度136小于CG 114中的多晶硅的第二厚度138。金属栅极124a、124b的第一上表面140比硅化物层118的第二上表面142低垂 直偏移144。有利地，CG 114的第二厚度138表明硅化物层118形成在CG114的上部区中，从而减轻通过硅化物层118至半导体衬底102内的泄漏。
图2示出了包括嵌入式闪存区201和外围电路204的集成电路(IC)200的一些实施例。
嵌入式闪存区201(例如，对应于存储器接触焊盘区102a)包括闪存阵列202和存储器接触焊盘区212。闪存阵列202包括配置为存储数据的闪存单元。存储器接触焊盘区212与闪存阵列202的单元不同，存储器接触焊盘区212可以在闪存阵列202和外围电路204(例如，对应于外围区102b)之间提供欧姆连接。
外围电路204包括配置为支持闪存单元的操作和/或提供其他期望的功能的逻辑器件。在图2的实例中，外围电路204包括闪存控制器206、输入/输出(I/O)电路208和其他可选择的IC电路210(例如，诸如微控制器电路、专用集成电路(ASIC)电路、传感器和/或微电子机械系统(MEMS))。高压(HV)闪存逻辑214和/或中压(MV)或低压(LV)闪存逻辑216位于闪存控制器206内。闪存阵列202的存储单元定位至IC的存储区，并且存储器接触焊盘区212和闪存控制器206的逻辑器件定位至IC的逻辑区，逻辑区通常布置在存储区的外围周围。
参照图3，提供了存储器接触焊盘区212和闪存阵列202的示例布局视图300的一些实施例。
闪存阵列202包括多个闪存单元302a-302p。控制栅极(CGx)和选择栅极(SGx)在成行布置在闪存阵列202内的闪存单元302之间延伸。选择栅极和控制栅极延伸至上存储器接触焊盘区212a和下存储器接触焊盘区212b，上存储器接触焊盘区212a和下存储器接触焊盘区212b包括配置为电连接至上面的金属互连层的接触件132。
将理解，为了简化的目的，示出的闪存阵列202示出为由十六对分裂栅极闪存单元302a-302p构成。然而，其他闪存阵列可以由不同数量的分裂栅极闪存单元(例如，仅单个闪存单元或多达一百万个存储单元、十亿个存储单元等)构成。此外，虽然示出了两个不同的存储器接触焊盘区—即上存储器接触焊盘区212a和下存储器接触焊盘区212b，但是其他器件可 以仅包括单个存储器接触焊盘区或者可以包括两个以上的存储器接触焊盘区。因此，示出的布局仅是实例，并且不限制本构思。闪存器件区104是沿着上存储器接触焊盘区212a的AA’的截面图。
参照图4，根据本发明的一些实施例，提供了在伪区102c中包括一个或多个伪结构146的IC的截面图400。一个或多个伪结构146包括电惰性的选择栅极(SG)148、电惰性的控制栅极(CG)150以及布置在电惰性的选择栅极148和电惰性的控制栅极150的相邻侧壁之间的电荷俘获层116。沿着电惰性的控制栅极150的外侧壁布置间隔件材料120和侧壁间隔件122。
分别在电惰性的选择栅极148和电惰性的控制栅极150上方设置SiN(氮化硅)硬掩模152。在一些实施例中，硅化物层118的上表面与位于控制栅极150上面的硬掩模层的上表面基本上对准，同时位于选择栅极148上面的SiN硬掩模152的上表面垂直地位于硅化物层118的上表面上面。在一些实施例中，电惰性的选择栅极148具有面向外围电路106的锥形侧壁。一个或多个伪结构146是将闪存器件区104和外围电路106分隔开的区分结构部件。
参照图5，提供了根据本发明的一些实施例形成的用于制造集成电路的方法500的一些实施例的流程图。
在步骤502中，在位于半导体衬底上面的存储器接触焊盘区和伪区内的多晶硅栅极上方形成氮化硅硬掩模。
在步骤504中，在外围区内形成一个或多个晶体管器件，外围区通过伪区与存储器接触焊盘区横向分隔开，其中，晶体管器件包括位于牺牲栅极上面的氧化物硬掩模。
在步骤506中，沿着存储器接触焊盘区和伪区内的一个或多个多晶硅栅极的外侧壁形成侧壁间隔件。
在步骤508中，选择性蚀刻外围区的氧化物硬掩模，同时保留氮化硅硬掩模。
在步骤510中，在半导体衬底上方形成第一ILD(层间介电)层，以及实施CMP(化学机械抛光)以使第一ILD层变薄并且暴露出牺牲多晶硅栅极。
在步骤512中，用金属栅极替换牺牲多晶硅栅极。
在步骤514中，在半导体衬底上方形成第二ILD层，以及实施蚀刻以暴露出存储器接触焊盘区中的闪存器件的部分。
在步骤516中，在多晶硅栅极的上表面内形成硅化物层。硅化物层的形成使得硅化物层的上表面与金属栅极的上表面垂直偏移。
在步骤518中，在半导体衬底上方形成第三ILD层，以及形成延伸穿过第三ILD层至硅化物层和硅化物接触焊盘的接触件。
有利地，通过将SiN硬掩模保留在存储器接触焊盘区中的闪存器件上方，闪存器件的控制栅极(CG)可以在CMP工艺期间受到保护。这确保不沿着CG的长度完全地形成硅化物层，从而减小穿过CG的硅化物的电流的泄漏。
虽然公开的方法500在本文中示出和描述为一系列的步骤和事件，但是将理解，这些步骤或事件的示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了本文中示出和/或描述的那些之外的其他步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施本文中描述的一个或多个方面或实施例都是必须的，并且可以在一个或多个单独的步骤和/或阶段中实施本文中描述的一个或多个步骤。
参照图6至图14，提供了处于各个制造阶段的集成电路的一些实施例的截面图以示出图5的方法。虽然关于方法500描述了图6至图14，但是将理解，图6至图14中公开的结构不限于方法500，而是可以单独作为独立于方法500的结构。类似地，虽然关于图6至图14描述了方法500，但是将理解，方法500不限于图6至图14中公开的结构，而是可以单独地独立于图6至图14中公开的结构。
图6示出了对应于图5的步骤502的一些实施例的截面图600。
如图6所示，在闪存器件区104中的一对闪存单元111内的多晶硅栅极(SG 112和CG 114)上方形成氮化硅(SiN)硬掩模152’。闪存器件区104位于存储器接触焊盘区102a中的半导体衬底102上面。在一些实施例中，半导体衬底102可以是Si、SiC(碳化硅)或蓝宝石衬底。在一些实施例中，半导体衬底102包括晶体结构终止于(111)晶格平面上的硅晶圆。 在其他实施例中，半导体衬底102可以是蓝宝石晶圆、碳化硅晶圆或绝缘体上硅(SOI)晶圆。
也在伪区102c中的一个或多个伪结构146的多晶硅栅极(电惰性的SG 148和电惰性的CG 150)上方形成SiN硬掩模152’。间隔件材料120’邻接CG 114的外侧壁和电惰性的CG 150的外侧壁。在一些实施例中，间隔件材料120’包括SiN。电荷俘获层116’布置在CG 114和SG 112的相邻侧壁之间以及布置在电惰性的SG 148和电惰性的CG 150之间。电荷俘获层116’还在CG 114下方和在电惰性的CG 150下方延伸。在一个实施例中，电荷俘获层116’包括夹在两个二氧化硅层之间的电荷俘获氮化硅层以产生共同和通常地称为“ONO”的三层堆叠件。其他电荷俘获电介质可以包括富硅氮化物膜或硅纳米粒子点的层、或者包括但不限于各种化学计量的硅、氧和氮的任何膜。基底介电层108将上面的器件与半导体衬底102垂直分隔开。在一些实施例中，基底介电层108包括SiO2(二氧化硅)。形成在半导体衬底102内的STI区110提供闪存器件区104中的闪存单元111与相邻的器件的电隔离。
图7示出了对应于图5的步骤504的一些实施例的截面图700。
如图7所示，在外围区102b内形成一个或多个晶体管器件702，外围区102b通过伪区102c与闪存器件区104横向分隔开。晶体管器件702包括牺牲栅极704和位于牺牲栅极704上面的氧化物硬掩模706。牺牲栅极704设置在高k电介质126上方。在一些实施例中，牺牲栅极704包括多晶硅，并且氧化物硬掩模706包括SiO2。在一些实施例中，高k电介质126包括HfO(氧化铪)、HfSiO(氧化铪硅)、HfAlO(氧化铪铝)或HfTaO(氧化铪钽)。可以通过沉积工艺(例如，PVD、CVD、PECVD等)和随后的图案化工艺(例如，根据图案化的掩蔽层的蚀刻工艺)形成牺牲栅极704、氧化物硬掩模706和高k电介质126。
在牺牲栅极704的相对侧壁上和在氧化物硬掩模706的相对侧壁上形成间隔件材料120’。在高k电介质126的相对侧上的半导体衬底102内形成源极/漏极区128。在一些实施例中，通过去除基底介电层108的部分来形成源极/漏极区128，使基底介电层108的部分蚀刻掉以形成第一基底介 电层108a和位于高k电介质126下面的第二基底介电层108b。随后将一种或多种掺杂剂物质(例如，硼、磷等)注入半导体衬底102的未掩蔽区域内。
图8示出了对应于图5的步骤506的一些实施例的截面图800。
如图8所示，沿着间隔件材料120’的外侧壁和沿着SG 112的外侧壁分别形成侧壁间隔件122和122’。侧壁间隔件122’也形成为沿着牺牲栅极704和氧化物硬掩模706的外侧壁延伸。在一些实施例中，可以通过沉积氮化物以及选择性地蚀刻氮化物以形成侧壁间隔件122和122’来形成侧壁间隔件122和122’。在一些实施例中，侧壁间隔件122和122’包括SiN。
图9示出了对应于图5的步骤508的一些实施例的截面图900。
如图9所示，实施第一蚀刻902以选择性地去除氧化物硬掩模706，同时将氮化硅硬掩模152保留在多晶硅栅极(SG 112、CG 114、电惰性的SG 148和电惰性的CG 150)上方。在各个实施例中，可以使用干蚀刻剂(例如，RIE蚀刻、等离子体蚀刻等)或湿蚀刻剂(例如，氢氟酸)实施第一蚀刻902。侧壁间隔件122’的轮廓已经改变为122”，并且SiN硬掩模152’的轮廓已经改变为152。将理解，取决于使用的蚀刻条件，侧壁间隔件122”和SiN硬掩模152的轮廓可以采用各种形式。
图10示出了对应于图5的步骤510的一些实施例的截面图1000。
如图10所示，在半导体衬底102上方形成第一ILD(层间介电)层1002。之后，实施CMP(化学机械平抛光)工艺1004以使ILD层1002变薄并且暴露出牺牲栅极704。将理解，由于SiN硬掩模152’和152以及牺牲栅极704之间的硬度的差异，CMP工艺1004将产生非平坦表面，其中，SiN硬掩模152的上表面位于牺牲栅极704的上表面上面。这是由于位于多晶硅栅极(SG 112、CG 114、电惰性的SG 148和电惰性的CG 150)之上的SiN硬掩模152在CMP工艺1004期间保护它们。
图11示出了对应于图5的步骤512的一些实施例的截面图1100。
如图11所示，用金属栅极124a(p-金属)和124b(n-金属)替换牺牲栅极704。用金属栅极替换多晶硅栅极的工艺称为替换栅极(RPG)工艺。在RPG工艺期间，第二硬掩模层(未示出)覆盖其余的集成电路，同时剥 离/蚀刻掉牺牲栅极704中的牺牲多晶硅以形成凹槽。第二硬掩模也在相应的凹槽中沉积相应的金属(124a、124b)期间保留。在沉积金属栅极124a和124b之后，实施另一CMP工艺以去除过量的金属栅极材料和第二硬掩模层。
图12示出了对应于图5的步骤514的一些实施例的截面图1200。
如图12所示，在半导体衬底102上方形成第二ILD层1202，以及实施第二蚀刻1204以暴露出闪存器件区104中的闪存单元111的部分。在各个实施例中，可以使用干蚀刻剂(例如，RIE蚀刻、等离子体蚀刻等)或湿蚀刻剂(例如，氢氟酸)实施第二蚀刻1204。在一些实施例中，第二蚀刻1204包括：在半导体衬底上方形成第二掩模(未示出)，第二掩模的开口暴露出闪存单元111的部分，以及实施时控蚀刻，时控蚀刻分别蚀刻掉SiN硬掩模152、电荷俘获层116以及第一ILD层1002和第二ILD层1202并且停止于多晶硅处。第二蚀刻1204将第一ILD层1002、侧壁间隔件122”和电荷俘获层116”的轮廓分别改变为1002’、122和116的轮廓。在一些实施例中，第二ILD层1202包括二氧化硅或低k电介质。
图13示出了对应于图5的步骤516的一些实施例的截面图1300。
如图13所示，在多晶硅栅极(SG 112和CG 114)的上表面内形成硅化物层118。在一些实施例中，硅化物层118包括硅化镍、硅化钴或硅化钛，通过沉积过渡金属层1302以及之后的退火工艺形成硅化物层118，过渡金属层1302包括诸如Ni(镍)、Co(钴)、Ti(钛)等的过渡金属。硅化物层118的第二上表面142与金属栅极(124a、124b)的第一上表面140垂直偏移。垂直偏移由参考字符144表示。在一些实施例中，垂直偏移144介于约50埃和约500埃的范围内。
在一些实施例中，位于CG 114上方的硅化物层118具有第一厚度136，第一厚度136小于CG 114的多晶硅的第二厚度138。有利地，CG 114的第二厚度138表明硅化物层118形成在与电荷俘获层116分隔开的CG 114的上表面内，这减轻了通过硅化物层118到半导体衬底102内的电流泄漏的可能性。
图14示出了对应于图5的步骤518的一些实施例的截面图1400。
如图14所示，在半导体衬底102上方形成第三ILD层1402。然后形成延伸穿过第三ILD层1402至硅化物层118和硅化物接触焊盘130的接触件132。在一些实施例中，接触件132包括诸如铜、金或钨的金属。在一些实施例中，通过实施图案化蚀刻以分别在第一ILD层1002、第二ILD层1202和第三ILD层1402中产生开口以及随后用金属填充开口来形成接触件132。在一些实施例中，第三ILD层1402包括二氧化硅或低k电介质。
因此，如可以从以上理解的，本发明针对改进的结构和制造嵌入式闪存单元的方法，该方法限制CG区的薄化以防止泄漏。
在一些实施例中，本发明提供集成电路(IC)，该IC包括布置在半导体衬底上方的具有一对分裂栅极闪存单元的闪存器件区。该一对分裂栅极闪存单元分别具有控制栅极(CG)，CG包括多晶硅栅极和上面的硅化物层。外围电路包括一个或多个高k金属栅极(HKMG)晶体管，外围电路布置在与闪存器件区横向偏移的位置处的半导体衬底上方。一个或多个HKMG晶体管具有金属栅电极，金属栅电极的上表面低于硅化物层的上表面。
在上述集成电路中，其中，所述一对分裂栅极闪存单元分别包括：选择栅极(SG)；以及电荷俘获层，布置在所述CG和所述SG之间，其中，所述电荷俘获层在所述CG之下延伸。
在上述集成电路中，其中，所述一对分裂栅极闪存单元分别包括：选择栅极(SG)；以及电荷俘获层，布置在所述CG和所述SG之间，其中，所述电荷俘获层在所述CG之下延伸，其中，所述硅化物层的侧壁和所述多晶硅栅极的侧壁邻接所述电荷俘获层。
在上述集成电路中，其中，所述一对分裂栅极闪存单元分别包括：选择栅极(SG)；以及电荷俘获层，布置在所述CG和所述SG之间，其中，所述电荷俘获层在所述CG之下延伸，其中，所述硅化物层的侧壁和所述多晶硅栅极的侧壁邻接所述电荷俘获层，位于所述CG上方的所述硅化物层的厚度小于所述CG的厚度。
在上述集成电路中，其中，所述一对分裂栅极闪存单元分别包括：选择栅极(SG)；以及电荷俘获层，布置在所述CG和所述SG之间，其中， 所述电荷俘获层在所述CG之下延伸，其中，所述HKMG晶体管包括：高k介电层，设置在所述半导体衬底和所述金属栅电极之间；以及侧壁间隔件，沿着所述金属栅电极的外侧壁和所述高k介电层的外侧壁延伸。
在上述集成电路中，其中，所述一对分裂栅极闪存单元分别包括：选择栅极(SG)；以及电荷俘获层，布置在所述CG和所述SG之间，其中，所述电荷俘获层在所述CG之下延伸，其中，所述HKMG晶体管包括：高k介电层，设置在所述半导体衬底和所述金属栅电极之间；以及侧壁间隔件，沿着所述金属栅电极的外侧壁和所述高k介电层的外侧壁延伸，所述集成电路还包括：硅化物接触焊盘，设置在所述半导体衬底的上部区内和所述高k介电层的相对侧上；以及接触件，在所述硅化物接触焊盘和所述硅化物层上延伸，其中，所述硅化物层设置在所述CG和所述SG的上表面上方。
在上述集成电路中，其中，所述一对分裂栅极闪存单元分别包括：选择栅极(SG)；以及电荷俘获层，布置在所述CG和所述SG之间，其中，所述电荷俘获层在所述CG之下延伸，其中，所述HKMG晶体管包括：高k介电层，设置在所述半导体衬底和所述金属栅电极之间；以及侧壁间隔件，沿着所述金属栅电极的外侧壁和所述高k介电层的外侧壁延伸，所述集成电路还包括：硅化物接触焊盘，设置在所述半导体衬底的上部区内和所述高k介电层的相对侧上；以及接触件，在所述硅化物接触焊盘和所述硅化物层上延伸，其中，所述硅化物层设置在所述CG和所述SG的上表面上方，其中，所述金属栅电极的上表面垂直地位于所述硅化物层的上表面下方介于约50埃和约500埃之间的范围内。
在上述集成电路中，还包括：一个或多个伪结构，横向设置在所述闪存器件区和所述外围电路之间，其中，所述伪结构的上表面包括硬掩模。
在上述集成电路中，还包括：一个或多个伪结构，横向设置在所述闪存器件区和所述外围电路之间，其中，所述伪结构的上表面包括硬掩模，所述一个或多个伪结构包括：电惰性的选择栅极；电惰性的控制栅极；电荷俘获层，布置在所述电惰性的选择栅极和所述电惰性的控制栅极的相邻侧壁之间；以及侧壁间隔件，邻接所述电惰性的控制栅极的外侧壁。
在其他实施例中，本发明提供了形成集成电路(IC)的方法，该方法包括在半导体衬底上面的嵌入式闪存器件区内的多晶硅栅极上方形成氮化硅硬掩模。在与嵌入式闪存器件区横向分隔开的外围区中的半导体衬底上方形成一个或多个HKMG晶体管器件。一个或多个HKMG晶体管器件分别包括金属栅电极。也形成多晶硅栅极的上表面内的硅化物层。硅化物层的上表面垂直地位于金属栅电极的上表面上面。
在上述方法中，还包括：在牺牲多晶硅层上方形成氧化物硬掩模；选择性地去除位于所述牺牲多晶硅层上方的所述氧化物硬掩模，同时保留所述氮化硅硬掩模；在去除所述氧化物硬掩模之后，在所述半导体衬底上方形成第一ILD(层间介电)层；实施化学机械抛光(CMP)工艺并且暴露出所述牺牲多晶硅层，而不去除所述氮化硅硬掩模；以及用金属栅极替换所述牺牲多晶硅层。
在上述方法中，还包括：在牺牲多晶硅层上方形成氧化物硬掩模；选择性地去除位于所述牺牲多晶硅层上方的所述氧化物硬掩模，同时保留所述氮化硅硬掩模；在去除所述氧化物硬掩模之后，在所述半导体衬底上方形成第一ILD(层间介电)层；实施化学机械抛光(CMP)工艺并且暴露出所述牺牲多晶硅层，而不去除所述氮化硅硬掩模；以及用金属栅极替换所述牺牲多晶硅层，在所述半导体衬底的上部区内以及在所述牺牲多晶硅层的相对侧上形成硅化物接触焊盘；以及在选择性地去除所述氧化物硬掩模之前，形成沿着所述多晶硅栅极的垂直侧壁和所述牺牲多晶硅层的垂直侧壁延伸的侧壁间隔件。
在上述方法中，还包括：在牺牲多晶硅层上方形成氧化物硬掩模；选择性地去除位于所述牺牲多晶硅层上方的所述氧化物硬掩模，同时保留所述氮化硅硬掩模；在去除所述氧化物硬掩模之后，在所述半导体衬底上方形成第一ILD(层间介电)层；实施化学机械抛光(CMP)工艺并且暴露出所述牺牲多晶硅层，而不去除所述氮化硅硬掩模；以及用金属栅极替换所述牺牲多晶硅层，在所述半导体衬底的上部区内以及在所述牺牲多晶硅层的相对侧上形成硅化物接触焊盘；以及在选择性地去除所述氧化物硬掩模之前，形成沿着所述多晶硅栅极的垂直侧壁和所述牺牲多晶硅层的垂直 侧壁延伸的侧壁间隔件，其中，用金属栅极替换所述牺牲多晶硅层包括：在所述半导体衬底上方形成第一掩模，所述第一掩模的开口暴露出所述牺牲多晶硅层；使所述第一掩模位于适当的位置，实施第一蚀刻以去除所述牺牲多晶硅层并且暴露出高k电介质；在所述高k电介质上方沉积栅极金属；以及对所述栅极金属实施CMP。
在上述方法中，还包括：在牺牲多晶硅层上方形成氧化物硬掩模；选择性地去除位于所述牺牲多晶硅层上方的所述氧化物硬掩模，同时保留所述氮化硅硬掩模；在去除所述氧化物硬掩模之后，在所述半导体衬底上方形成第一ILD(层间介电)层；实施化学机械抛光(CMP)工艺并且暴露出所述牺牲多晶硅层，而不去除所述氮化硅硬掩模；以及用金属栅极替换所述牺牲多晶硅层，在所述半导体衬底的上部区内以及在所述牺牲多晶硅层的相对侧上形成硅化物接触焊盘；以及在选择性地去除所述氧化物硬掩模之前，形成沿着所述多晶硅栅极的垂直侧壁和所述牺牲多晶硅层的垂直侧壁延伸的侧壁间隔件，其中，用金属栅极替换所述牺牲多晶硅层包括：在所述半导体衬底上方形成第一掩模，所述第一掩模的开口暴露出所述牺牲多晶硅层；使所述第一掩模位于适当的位置，实施第一蚀刻以去除所述牺牲多晶硅层并且暴露出高k电介质；在所述高k电介质上方沉积栅极金属；以及对所述栅极金属实施CMP，所述方法还包括：在所述半导体衬底上方形成第二ILD层；在所述半导体衬底上方形成第二掩模，所述第二掩模的开口暴露出所述嵌入式闪存器件区的部分；以及在选择性地形成所述硅化物层之前，使所述第二掩模位于适当的位置，实施第二蚀刻以使所述嵌入式闪存器件区的暴露部分凹进。
在上述方法中，还包括：在牺牲多晶硅层上方形成氧化物硬掩模；选择性地去除位于所述牺牲多晶硅层上方的所述氧化物硬掩模，同时保留所述氮化硅硬掩模；在去除所述氧化物硬掩模之后，在所述半导体衬底上方形成第一ILD(层间介电)层；实施化学机械抛光(CMP)工艺并且暴露出所述牺牲多晶硅层，而不去除所述氮化硅硬掩模；以及用金属栅极替换所述牺牲多晶硅层，在所述半导体衬底的上部区内以及在所述牺牲多晶硅层的相对侧上形成硅化物接触焊盘；以及在选择性地去除所述氧化物硬掩 模之前，形成沿着所述多晶硅栅极的垂直侧壁和所述牺牲多晶硅层的垂直侧壁延伸的侧壁间隔件，其中，用金属栅极替换所述牺牲多晶硅层包括：在所述半导体衬底上方形成第一掩模，所述第一掩模的开口暴露出所述牺牲多晶硅层；使所述第一掩模位于适当的位置，实施第一蚀刻以去除所述牺牲多晶硅层并且暴露出高k电介质；在所述高k电介质上方沉积栅极金属；以及对所述栅极金属实施CMP，所述方法还包括：在所述半导体衬底上方形成第二ILD层；在所述半导体衬底上方形成第二掩模，所述第二掩模的开口暴露出所述嵌入式闪存器件区的部分；以及在选择性地形成所述硅化物层之前，使所述第二掩模位于适当的位置，实施第二蚀刻以使所述嵌入式闪存器件区的暴露部分凹进，形成伪结构，所述伪结构横向地位于所述嵌入式闪存器件区和所述外围区之间，其中，所述伪结构包括电惰性的多晶硅栅极。
在上述方法中，还包括：在牺牲多晶硅层上方形成氧化物硬掩模；选择性地去除位于所述牺牲多晶硅层上方的所述氧化物硬掩模，同时保留所述氮化硅硬掩模；在去除所述氧化物硬掩模之后，在所述半导体衬底上方形成第一ILD(层间介电)层；实施化学机械抛光(CMP)工艺并且暴露出所述牺牲多晶硅层，而不去除所述氮化硅硬掩模；以及用金属栅极替换所述牺牲多晶硅层，在所述半导体衬底的上部区内以及在所述牺牲多晶硅层的相对侧上形成硅化物接触焊盘；以及在选择性地去除所述氧化物硬掩模之前，形成沿着所述多晶硅栅极的垂直侧壁和所述牺牲多晶硅层的垂直侧壁延伸的侧壁间隔件，其中，用金属栅极替换所述牺牲多晶硅层包括：在所述半导体衬底上方形成第一掩模，所述第一掩模的开口暴露出所述牺牲多晶硅层；使所述第一掩模位于适当的位置，实施第一蚀刻以去除所述牺牲多晶硅层并且暴露出高k电介质；在所述高k电介质上方沉积栅极金属；以及对所述栅极金属实施CMP，所述方法还包括：在所述半导体衬底上方形成第二ILD层；在所述半导体衬底上方形成第二掩模，所述第二掩模的开口暴露出所述嵌入式闪存器件区的部分；以及在选择性地形成所述硅化物层之前，使所述第二掩模位于适当的位置，实施第二蚀刻以使所述嵌入式闪存器件区的暴露部分凹进，形成伪结构，所述伪结构横向地位于 所述嵌入式闪存器件区和所述外围区之间，其中，所述伪结构包括电惰性的多晶硅栅极，在所述半导体衬底上方形成第三ILD层；以及形成接触件，所述接触件在所述硅化物接触焊盘和所述硅化物层上延伸。
在上述方法中，其中，所述多晶硅栅极包括通过电荷俘获层分隔开的选择栅极(SG)和控制栅极(CG)。
在上述方法中，其中，所述多晶硅栅极包括通过电荷俘获层分隔开的选择栅极(SG)和控制栅极(CG)，所述硅化物层形成为部分地位于所述嵌入式闪存器件区的所述控制栅极(CG)的上表面上方，其中，所述CG的厚度大于所述硅化物层的厚度。在又其他实施例中，本发明提供了集成电路(IC)，该IC包括通过伪区分隔开的闪存器件区和外围区。包括控制栅极(CG)的一对分裂栅极闪存单元设置在闪存器件区上方，CG包括多晶硅层和上面的硅化物层。CG的厚度大于硅化物层的厚度。HKMG(高k金属栅极)逻辑电路设置在外围区上方，HKMG逻辑电路具有HKMG晶体管器件，HKMG晶体管器件具有栅电极，栅电极的上表面垂直地位于硅化物层的上表面下方，HKMG逻辑电路也布置在半导体衬底上方。伪结构定位在该一对分裂栅极闪存单元和HKMG逻辑电路之间。氮化硅(SiN)硬掩模设置在伪结构的上表面上。
在上述集成电路中，其中，所述栅电极的上表面垂直地位于所述硅化物层的上表面下方介于约50埃和约500埃之间的范围内。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路(IC)，包括：
闪存器件区，布置在半导体衬底上方，所述闪存器件区包括一对分裂栅极闪存单元，其中，所述一对分裂栅极闪存单元分别具有控制栅极(CG)，所述控制栅极(CG)包括多晶硅栅极和上面的硅化物层；以及
外围电路，包括一个或多个高k金属栅极(HKMG)晶体管，所述外围电路布置在与所述闪存器件区横向偏移的位置处的所述半导体衬底上方，其中，所述一个或多个HKMG晶体管具有金属栅电极，所述金属栅电极的上表面低于所述硅化物层的上表面。
2.根据权利要求1所述的IC，其中，所述一对分裂栅极闪存单元分别包括：
选择栅极(SG)；以及
电荷俘获层，布置在所述CG和所述SG之间，其中，所述电荷俘获层在所述CG之下延伸。
3.根据权利要求2所述的IC，其中，所述硅化物层的侧壁和所述多晶硅栅极的侧壁邻接所述电荷俘获层。
4.根据权利要求3所述的IC，其中，位于所述CG上方的所述硅化物层的厚度小于所述CG的厚度。
5.根据权利要求2所述的IC，其中，所述HKMG晶体管包括：
高k介电层，设置在所述半导体衬底和所述金属栅电极之间；以及
侧壁间隔件，沿着所述金属栅电极的外侧壁和所述高k介电层的外侧壁延伸。
6.根据权利要求5所述的IC，还包括：
硅化物接触焊盘，设置在所述半导体衬底的上部区内和所述高k介电层的相对侧上；以及
接触件，在所述硅化物接触焊盘和所述硅化物层上延伸，其中，所述硅化物层设置在所述CG和所述SG的上表面上方。
7.根据权利要求6所述的IC，其中，所述金属栅电极的上表面垂直地位于所述硅化物层的上表面下方介于约50埃和约500埃之间的范围内。
8.根据权利要求1所述的IC，还包括：
一个或多个伪结构，横向设置在所述闪存器件区和所述外围电路之间，其中，所述伪结构的上表面包括硬掩模。
9.一种形成集成电路(IC)的方法，包括：
在半导体衬底上面的嵌入式闪存器件区内的多晶硅栅极上方形成氮化硅硬掩模；
在与所述嵌入式闪存器件区横向分隔开的外围区中的所述半导体衬底上方形成一个或多个HKMG晶体管器件，其中，所述一个或多个HKMG晶体管器件分别包括金属栅电极；以及
在所述多晶硅栅极的上表面内形成硅化物层，其中，所述硅化物层的上表面垂直地位于所述金属栅电极的上表面上面。
10.一种集成电路(IC)，包括：
闪存器件区和外围区，通过伪区分隔开；
一对分裂栅极闪存单元，包括控制栅极(CG)，所述一对分裂栅极闪存单元设置在所述闪存器件区上方，所述控制栅极(CG)包括多晶硅层和上面的硅化物层，其中，所述CG的厚度大于所述硅化物层的厚度；
HKMG(高k金属栅极)逻辑电路，设置在所述外围区上方，并且所述HKMG逻辑电路具有HKMG晶体管器件，所述HKMG晶体管器件具有栅电极，所述栅电极的上表面垂直地位于所述硅化物层的上表面下方；以及
伪结构，定位在所述一对分裂栅极闪存单元和所述HKMG逻辑电路之间，其中，氮化硅(SiN)硬掩模设置在所述伪结构的上表面上。
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