CN108122922B - 用于嵌入式存储器的单元边界结构及其形成方法 - Google Patents

用于嵌入式存储器的单元边界结构及其形成方法 Download PDF

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Abstract

本发明的一些实施例针对用于形成具有边界侧壁间隔件的嵌入式存储边界结构的方法。在一些实施例中，在半导体衬底中形成隔离结构，以将存储区域与逻辑区域分隔开。形成覆盖半导体衬底的多层膜。在存储区域上由多层膜形成存储单元结构。对多层膜实施蚀刻以从逻辑区域去除多层膜，从而使得多层膜至少部分地限定隔离结构上的伪侧壁。形成侧壁间隔件层，该侧壁间隔件层覆盖存储结构、隔离结构和逻辑区域并且进一步衬垫伪侧壁。对间隔件层实施蚀刻以在伪侧壁上由间隔件层形成间隔件。在逻辑区域上形成逻辑器件结构。本发明的实施例还提供了一种具有边界侧壁间隔件的嵌入式存储边界结构。

Description

用于嵌入式存储器的单元边界结构及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及嵌入式存储器单元及其形成方法。
背景技术
在过去的几十年中，集成电路(IC)制造工艺已经经历了指数增长。随着IC的发展，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以产生的最小组件(或线))已经减小。IC的发展中的一些进步包括嵌入式存储技术和高k金属栅极(HKMG)技术。嵌入式存储技术是将存储器件与逻辑器件集成在同一半导体芯片上，从而使得存储器件支持逻辑器件的操作。高k金属栅极(HKMG)技术是利用金属栅电极和高k栅极介电层来制造半导体器件。
发明内容
根据本发明的一个方面，提供了一种用于形成集成电路(IC)的方法，所述方法包括：在半导体衬底中形成隔离结构，其中，所述隔离结构将所述半导体衬底的存储区域与所述半导体衬底的逻辑区域分隔开；形成覆盖所述隔离结构、所述存储区域和所述逻辑区域的多层膜；在所述存储区域上形成存储单元结构，其中，所述存储单元结构由所述多层膜形成；形成覆盖所述存储单元结构和所述多层膜的剩余部分的伪覆盖层；对所述多层膜和所述伪覆盖层实施第一蚀刻以从所述逻辑区域去除所述多层膜和所述伪覆盖层，从而使得所述多层膜和所述伪覆盖层限定所述隔离结构上的伪侧壁；形成侧壁间隔件层，所述侧壁间隔件层覆盖所述伪覆盖层、所述隔离结构和所述逻辑区域并且进一步衬垫所述伪侧壁；对所述侧壁间隔件层实施第二蚀刻，以去除所述侧壁间隔件层的水平段并且在所述伪侧壁上形成侧壁间隔件；以及在形成所述侧壁间隔件之后，在所述逻辑区域上形成逻辑器件结构。
根据本发明的另一个方面，提供了一种集成电路(IC)，包括：半导体衬底，包括由隔离结构分隔开的外围区域和存储单元区域，其中，所述隔离结构延伸至所述半导体衬底的顶面内并且包括介电材料；存储单元，位于所述存储单元区域上；伪控制栅极结构，位于所述隔离结构上，其中，所述伪控制栅极结构限定面向所述外围区域且包括多种不同的材料的伪侧壁；侧壁间隔件，位于所述隔离结构上且沿着所述伪控制栅极结构的所述伪侧壁，其中，所述侧壁间隔件具有边界侧壁，所述边界侧壁面向所述外围区域并且是光滑的；以及逻辑器件，位于所述外围区域上。
根据本发明的又一个方面，提供了一种用于形成集成电路(IC)的方法，所述方法包括：在半导体衬底中形成隔离结构，其中，所述隔离结构将所述半导体衬底的存储区域与所述半导体衬底的逻辑区域分隔开，并且，所述隔离结构包括介电材料；形成覆盖所述半导体衬底的氧化物-氮化物-氧化物(ONO)膜；形成覆盖所述氧化物-氮化物-氧化物膜的掺杂的多晶硅层；形成覆盖所述掺杂的多晶硅层的氮化硅层；形成覆盖所述氮化硅层的伪多晶硅层；在所述伪多晶硅层上方形成掩模以使所述掩模的边缘直接位于所述隔离结构上方；在所述掩模存在的情况下，实施蚀刻以去除所述伪多晶硅层、所述氮化硅层、所述掺杂的多晶硅层、所述氧化物-氮化物-氧化物膜在所述逻辑区域上的相应部分，其中，在实施所述蚀刻之后，所述伪多晶硅层、所述氮化硅层、所述掺杂的多晶硅层、所述氧化物-氮化物-氧化物膜的每个均具有位于所述隔离结构上面且与所述掩模的所述边缘对准的侧壁；剥离所述掩模；共形地沉积侧壁间隔件层，所述侧壁间隔件层覆盖所述伪多晶硅、所述隔离结构和所述逻辑区域并且进一步衬垫所述伪多晶硅层、所述氮化硅层、所述掺杂的多晶硅层和所述氧化物-氮化物-氧化物膜的每个的侧壁；以及对所述侧壁间隔件层实施回蚀刻以去除所述侧壁间隔件层的水平段而没有去除所述侧壁间隔件层的垂直段，其中，所述侧壁间隔件层的垂直段限定了邻接和密封所述伪多晶硅层、所述氮化硅层、所述掺杂的多晶硅层和所述氧化物-氮化物-氧化物膜的每个的侧壁的侧壁间隔件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了包括具有边界侧壁间隔件的嵌入式存储器边界结构的集成电路(IC)的一些实施例的各个截面图。
图2A和图2B示出了图1的IC的其它不同实施例的截面图。
图3示出了图1的IC的一些更详细的实施例的截面图。
图4至图37示出了用于形成包括具有边界侧壁间隔件的嵌入式存储器边界结构的IC的方法的一些实施例的一系列截面图。
图38示出了图4至图37的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。更多地，术语“第一”、“第二”、“第三”、“第四”等仅仅是通用标识符，并且因此在各种实施例中可以互换。例如，在一些实施例中，虽然元件(例如，开口)可以称为“第一”元件，但是在其他实施例中，该元件可以称为“第二”元件。
根据使用嵌入式存储技术和高k金属栅极(HKMG)技术制造集成电路(IC)的一些方法，在半导体衬底上形成并且图案化垫氮化物层。使用垫氮化物层作为掩模对半导体衬底实施第一蚀刻以形成将半导体衬底的存储区域与半导体衬底的逻辑区域分隔开的沟槽。用介电材料填充沟槽以形成边界隔离结构，并且形成覆盖存储区域和逻辑区域以及边界隔离结构的多层膜。在存储区域上由多层膜形成存储器件，并且形成覆盖存储器件以及多层膜的剩余部分的伪多晶硅(DPO)层。对多层膜和DPO层实施第二蚀刻以去除从逻辑区域去除多层膜和DPO层，从而使得多层膜的剩余部分和DPO层的剩余部分共同限定光滑且面向边界隔离结构上的逻辑区域的边界侧壁。对垫氮化物层实施第三蚀刻以从逻辑区域去除垫氮化物层，并且使用高k介电层和多晶硅栅电极在逻辑区域上形成逻辑器件。随后，实施HKMG替换工艺以用金属栅电极替换多晶硅栅电极。
该方法的挑战在于第三蚀刻可能损坏边界侧壁使其不再光滑。例如，由于侧壁由多层限定并且多层的一个或多个可以包括与垫氮化物层(在第三蚀刻期间去除的)相同的材料，因此第三蚀刻可能导致边界侧壁中的横向底切、凹陷等。损坏边界侧壁可能导致随后的工艺期间的填充问题、导电性问题、器件性能改变和/或其它可靠性问题。例如，在逻辑器件的形成期间，高k介电层和多晶硅层可以形成为衬垫逻辑区域和边界侧壁。之后，可以将高k介电层和多晶硅层图案化成逻辑器件。因为在第三蚀刻期间损坏边界侧壁，所以在图案化高k介电层之后，高k残留物可能保留在边界侧壁上(例如，在凹陷或横向底切内)。高k残留物可能进而扩散至半导体衬底内，从而改变半导体衬底中的掺杂分布并且改变半导体衬底上的器件(例如，存储或逻辑器件)的参数。此外，高k残留物可能污染在随后工艺中使用的工艺工具，从而通过污染的工艺工具来污染其它半导体衬底。
鉴于上述，本发明的各个实施例针对用于形成包括具有边界侧壁间隔件的嵌入式存储器边界结构的IC的方法。在一些实施例中，在半导体衬底中形成隔离结构以将半导体衬底的存储区域与半导体衬底的逻辑区域分隔开。形成覆盖半导体衬底的多层膜。在存储区域上由多层膜形成存储单元结构。对多层膜实施第一蚀刻以从逻辑区域去除多层膜，从而使得多层膜至少部分地限定了隔离结构上的伪侧壁。形成覆盖存储单元结构、隔离结构和逻辑区域并且进一步衬垫伪侧壁的侧壁间隔件层。对侧壁间隔件层实施第二蚀刻以由侧壁间隔件层在伪侧壁上形成侧壁间隔件。在形成侧壁间隔件之后，在逻辑区域上形成逻辑器件结构。
在形成逻辑器件结构时，边界侧壁间隔件保护伪侧壁免受损坏，使得不会沿着伪侧壁形成横向底切、凹陷等。此外，边界侧壁间隔件可以提供在逻辑器件结构的形成期间不会受到损坏的光滑的边界侧壁(由于边界侧壁的材料，如下所述)，因此在使用HKMG技术形成逻辑器件结构期间，不会捕获高k蚀刻残留物。这进而允许高k蚀刻残留物的完全去除，这增加了在半导体衬底上形成半导体器件的良率和可靠性。残留的高k蚀刻残留物可能扩散至半导体衬底，并且之后改变半导体衬底的掺杂分布，并且因此改变半导体器件的参数。此外，残留的高k蚀刻残留物可能污染工艺工具，从而通过工艺工具污染其它半导体衬底。
参照图1A，图1A提供了包括用于嵌入式存储器的单元边界结构102的IC的一些实施例的截面图100A。单元边界结构102位于半导体衬底104的边界区域104b上。边界区域104b将半导体衬底104的存储区域104m与半导体衬底104的逻辑区域104l分隔开。半导体衬底104可以是或者包括例如块状硅衬底、III-V族衬底、绝缘体上硅(SOI)衬底或其它一些合适的半导体衬底。如此处使用的，例如具有后缀“(s)”的术语(例如，半导体衬底)可以是单数或复数。此外，单元边界结构102与边界区域104b上的边界隔离结构106重叠。边界隔离结构106延伸至边界区域104b内并且提供存储区域104m上的嵌入式存储器108与逻辑区域104l上的逻辑器件110的物理和电分隔。边界隔离结构106可以是或者包括例如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构、其它一些合适的沟槽隔离结构或其它一些合适的隔离结构。
单元边界结构102包括伪结构112和边界侧壁间隔件114。伪结构112限定面向逻辑器件110并且包括多种不同的材料的伪侧壁112s。多种不同的材料可以包括例如氮化硅、氧化硅、多晶硅、其它一些合适的材料或上述的任何组合。此外，在一些实施例中，伪侧壁112s是光滑的和/或垂直或基本垂直的。边界侧壁间隔件114覆盖边界隔离结构106且横向位于伪结构112和逻辑器件110之间并且邻接伪侧壁112s。在一些实施例中，边界侧壁间隔件114直接接触伪侧壁112s和/或从伪侧壁112s的最底边缘沿着伪侧壁112s连续地延伸至伪侧壁112s的最顶边缘。边界侧壁间隔件114可以是或者包括例如氧化硅、氮化硅、氮氧化硅、其它一些合适的电介质、多晶硅、铝铜、钽、其它一些合适的金属或金属合金、氮化钽、氮化钛、其它一些合适的金属氮化物或其它一些合适的材料。此外，边界侧壁间隔件114可以是或者包括例如同质的(例如，单一材料)。
面向逻辑器件110的边界侧壁114s至少部分地由边界侧壁间隔件114限定。在一些实施例中，边界侧壁114s完全地由边界侧壁间隔件114限定。在其它实施例中，边界侧壁114s由边界侧壁间隔件114和边界隔离结构106共同限定。在一些其它实施例中，边界侧壁114s的由边界隔离结构106限定的部分与边界侧壁114s的由边界侧壁间隔件114限定的部分连续和/或共面。边界侧壁114s朝向逻辑器件110向下倾斜。此外，边界侧壁114s自上而下是光滑的，而在一些实施例中，自上而下是连续的弧。例如，边界侧壁114s从边界侧壁114s的顶边缘至边界侧壁114s的底边缘可以是光滑的和/或连续的弧。边界侧壁114s的顶边缘可以例如与伪侧壁112s的顶边缘和/或边界侧壁间隔件的顶面基本齐平。边界侧壁114s的底边缘可以例如设置在伪侧壁112s的底边缘和/或边界侧壁间隔件114的底面的下方。
在IC的形成期间，边界侧壁间隔件114在形成逻辑器件110时保护伪侧壁112s免受损坏。如果不存在边界侧壁间隔件114，则横向底切、凹陷(divot)等可能形成为沿着伪侧壁112s并且可以捕获用HKMG技术形成逻辑器件110期间产生的高k蚀刻残留物。此外，边界侧壁间隔件114提供了在逻辑器件110的形成期间不受损坏的光滑的边界侧壁114s(例如，由于边界侧壁114s的材料，如下所述)并且因此不会捕获用HKMG技术形成逻辑器件110期间产生的高k蚀刻残留物。这进而允许将用HKMG技术形成逻辑器件110期间产生的高k蚀刻残留物的完全去除，这增加了在半导体衬底104上形成半导体器件的良率和可靠性。如上提到的，残留的高k蚀刻残留物可能扩散至半导体衬底104，并且之后改变半导体衬底104的掺杂分布，并且因此改变半导体衬底104上形成的半导体器件的参数。
在一些实施例中，伪结构112包括堆叠在边界隔离结构106上的伪控制栅电极116和伪控制栅极介电层118。伪控制栅电极116覆盖伪控制栅极介电层118，并且伪控制栅电极116和伪控制栅极介电层118共同限定伪侧壁112s。伪控制栅电极116可以是或者包括例如掺杂的多晶硅、金属、其它一些合适的导电材料或上述的任何组合。伪控制栅极介电层118可以是或者包括例如氧化硅、氮化硅、氮氧化硅、其它一些合适的电介质或上述的任何组合。在一些实施例中，伪控制栅极介电层118包括多层氧化物-氮化物-氧化物(ONO)膜，为了便于说明，示出了其组成但未单独标记。ONO膜各层的完全标记参见例如图1B。
在一些实施例中，伪结构112还包括伪选择栅电极120。伪选择栅电极120位于边界区域104b上且横向位于边界隔离结构106和嵌入式存储器108之间。此外，伪选择栅电极120具有设置在伪控制栅电极层118的底面下方的底面。伪选择栅电极120覆盖伪选择栅极介电层122，并且通过伪栅极间隔件124与伪控制栅电极116横向间隔开。伪栅极间隔件124覆盖边界隔离结构106。伪选择栅电极120可以是或者包括例如掺杂的多晶硅、金属或其它一些合适的导电材料。伪选择栅极介电层112和/或伪栅极间隔件124可以是或者包括例如氧化硅、氮化硅、氮氧化硅、其它一些合适的电介质或上述的任何组合。
嵌入式存储器108位于存储区域104m上并且可以是或者包括例如第三代嵌入式超闪存(ESF3)存储器、第一代嵌入式超闪存(ESF1)存储器、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、金属-氧化物-氮化物-氧化物-硅(MONOS)存储器或其它一些合适类型的存储器。在一些实施例中，嵌入式存储器108包括一对单独的存储源极/漏极区域126、共同的存储源极/漏极区域128以及一对选择性导电存储沟道130。单独的存储源极/漏极区域126和共同的存储源极/漏极区域128位于半导体衬底104的顶部中，并且共同的存储源极/漏极区域128在单独的存储源极/漏极区域126之间与单独的存储源极/漏极区域126横向间隔开。此外，单独的存储源极/漏极区域126和共同的存储源极/漏极区域128是具有第一掺杂类型(例如，p型或n型)的掺杂的半导体区域。选择性导电存储沟道130位于半导体衬底104的顶部中并且每个均从共同的存储源极/漏极区域128分别延伸至单独的存储源极/漏极区域126。此外，选择性导电存储沟道130是具有与第一掺杂类型相反的第二掺杂类型(例如，p型或n型)的掺杂的半导体区域。
一对浮置栅极介电层132、一对浮置栅电极134、一对控制栅极介电层136和一对控制栅电极138均堆叠在选择性导电存储沟道130上。为了便于说明，仅一个浮置栅极介电层132标记为132，仅一个浮置栅电极134标记为134，仅一个控制栅极介电层136标记为136并且仅一个控制栅电极138标记为138。浮置栅极介电层132分别覆盖选择性导电存储沟道130，并且可以是或者包括例如氧化硅或一些其它合适的电介质。浮置栅电极134相应覆盖浮置栅极介电层132，控制栅极介电层136相应覆盖浮置栅电极134，并且控制栅电极138相应覆盖控制栅极介电层136。控制栅电极138和浮置栅电极134可以是或者包括例如掺杂的多晶硅、金属或一些其它合适的导电材料。控制栅极介电层136可以是或者包括例如氮化硅、氧化硅、其它一些合适的电介质或上述的任何组合。在一些实施例中，控制栅极介电层136的每个均包括ONO膜。从而使得控制栅极介电层136的每个均包括下氧化物层136l、位于下氧化物层136l上面的上氧化物层136u以及夹在下氧化物层136l和上氧化物层136u之间的中间氮化物层136m。为了便于说明，仅一个下氧化物层136l标记为136l，仅一个上氧化物层136u标记为136u，并且仅一个中间氮化物层136m标记为136m。
一对控制栅极间隔件140位于每个浮置栅电极134之上，并且每个浮置栅电极的控制栅极间隔件140分别衬垫控制栅电极的位于浮置栅电极上面的相对侧壁。为了便于说明，仅一些控制栅极间隔件140标记为140。浮置栅极间隔件142分别位于选择性导电存储沟道130之上，每个浮置栅极间隔件均通过相应的一个浮置栅电极134与共同的存储源极/漏极区域128横向间隔开。此外，浮置栅极间隔件142的每个均衬垫相应的浮置栅电极134的侧壁。控制栅极间隔件140和浮置栅极间隔件142可以是或者包括例如氮化硅、氧化硅、其它一些合适的电介质或上述的任何组合。在一些实施例中，控制栅极间隔件140的每个均为ONO膜，为了便于说明，未示出其组成。
擦除栅电极144和擦除栅极介电层146位于共同的存储源极/漏极区域128之上，并且横向位于浮置栅电极134之间。擦除栅电极144位于擦除栅极介电层146之上，并且在一些实施例中，具有与相应的控制栅电极138的顶面和/或伪结构112的顶面齐平的顶面。擦除栅极介电层146在擦除栅电极144的下侧成杯状以使擦除栅电极144与共同的存储源极/漏极区域128垂直间隔开，并且使擦除栅电极144与浮置栅电极134与控制栅极间隔件140横向间隔开。擦除栅电极144可以是或者包括例如掺杂的多晶硅、金属或其它一些合适的导电材料。擦除栅极介电层146可以是或者包括例如氧化硅、氮化硅或其它一些合适的电介质。
一对选择栅极介电层148和一对选择栅电极150堆叠在选择性导电存储沟道130上。为了便于说明，仅一个选择栅极介电层148标记为148，并且仅一个选择栅电极150标记为150。选择栅极介电层148分别位于选择性导电存储沟道130之上，每个选择栅极介电层均通过相应的浮置栅电极134与共同的存储源极/漏极区域128横向间隔开。选择栅极介电层148可以是或者包括例如氧化硅、氮化硅或其它一些合适的电介质。选择栅电极150分别位于选择栅极介电层148之上并且分别邻接浮置栅极间隔件142。选择栅电极150可以是或者包括例如掺杂的多晶硅、金属或一些其它合适的导电材料。
逻辑器件110位于逻辑区域104l上并且可以是或者包括例如绝缘场效应晶体管(IGFET)、金属氧化物半导体场效应晶体管(MOSFET)、双扩散金属氧化物半导体(DMOS)器件、双极互补金属氧化物半导体(CMOS)DMOS(BCD)器件、其它一些合适的晶体管器件或其它一些合适的半导体器件。在一些实施例中，逻辑器件110包括一对逻辑源极/漏极区域152和选择性导电逻辑沟道154。逻辑源极/漏极区域152位于半导体衬底104的顶部中，并且横向间隔开。此外，逻辑源极/漏极区域152是具有第一掺杂类型(例如，p型或n型)的掺杂的半导体区域。选择性导电逻辑沟道154位于半导体衬底104的顶部中并且从逻辑源极/漏极区域152的一个延伸至逻辑源极/漏极区域152的另一个。此外，选择性导电逻辑沟道154具有与第一掺杂类型相反的第二掺杂类型(例如，p型或n型)的掺杂的半导体区域。
逻辑栅极介电层156位于选择性导电逻辑沟道154之上，并且逻辑栅电极158位于逻辑栅极介电层156之上。逻辑栅电极158可以是或者包括例如掺杂的多晶硅、金属或一些其它合适的导电材料。逻辑栅极介电层156可以是或者包括例如氮化硅、氧化硅、高k电介质、一些其它合适的电介质或上述的任何组合。如此处使用的，高k电介质是具有大于约3.9、5、10、15或20的介电常数k的电介质。在一些实施例中，逻辑栅极介电层156是高k电介质并且逻辑栅电极158是金属，和/或选择栅电极150、擦除栅电极144、控制栅电极138和浮置栅电极134是掺杂的多晶硅。
在一些实施例中，主侧壁间隔件160衬垫选择栅电极150的侧壁、伪选择栅电极120的侧壁和逻辑栅电极158的侧壁。为了便于说明，仅一些主侧壁间隔件160标记为160。主侧壁间隔件160可以是或者包括例如氮化硅、氧化硅或一些其它合适的电介质。此外，在一些实施例中，层间介电(ILD)层162覆盖嵌入式存储器108、逻辑器件110和单元边界结构102。ILD层162可以是或者包括例如氧化硅、氮化硅、低k电介质、其它一些合适的电介质或上述的任何组合。如此处使用的，低k电介质是具有小于约3.9、3、2或1的介电常数k的电介质。此外，在一些实施例中，接触通孔164穿过ILD层162延伸至逻辑源极/漏极区域152和单独的存储源极/漏极区域126。接触通孔164是导电的并且可以是或者包括例如钨、铝铜、铜、铝、一些其它合适的金属或一些其它合适的导电材料。
参照图1B，图1B提供了图1A中的单元边界区域102的一些实施例的放大的截面图100B。在一些实施例中，伪控制栅极介电层118包括下氧化物层118l、位于下氧化物层118l上面的上氧化物层118u以及垂直夹置在下氧化物层118l和上氧化物层118u之间的中间氮化物层118m。此外，在这种实施例中，伪侧壁112s是异质的并且包括至少三种不同的材料(例如，氮化硅、氧化硅和多晶硅)。
在一些实施例中，边界侧壁间隔件114的宽度W自上而下连续增大。宽度W可以是例如介于约50埃至10000埃之间、介于约50埃至5000埃之间或介于约5000埃至10000埃之间。在一些实施例中，边界侧壁间隔件114的高度H从伪侧壁112s横向至沿着边界侧壁间隔件114的宽度W的中点P是均匀的或基本均匀的。此外，在一些实施例中，边界侧壁间隔件114的高度H沿着宽度W从中点P至边界侧壁间隔件114的与伪侧壁112s相对的一侧连续减小。高度H可以是例如介于约50埃至10000埃之间、介于约50埃至5000埃之间或介于约5000埃至10000埃之间。
边界侧壁114s远离伪侧壁112s向下倾斜，并且相对于边界侧壁间隔件114的底面具有倾斜角度θ。倾斜角度θ可以是或者包括例如小于约50度、小于约60度、小于约75度或小于约80度和/或可以是或者包括例如介于约70度至80度之间、介于约50度至80度之间或介于约60至70度之间。
虽然图1A和图1B示出了伪结构112、嵌入式存储器108和逻辑器件110的具体配置，但是应该理解，可接受伪结构112、嵌入式存储器108、逻辑器件110或上述的任何组合的其它配置。例如，可以采用不同的嵌入式存储器类型来替代嵌入式存储器108(见图1A)。
参照图2A和图2B，图2A和图2B提供了图1A和图1B的IC的各个其它实施例的截面图200A、200B。如图2A的截面图200A示出的，逻辑栅电极158和逻辑栅极介电层156跨过延伸至逻辑区域104l的顶部内的逻辑隔离结构202。此外，选择性导电逻辑沟道154与逻辑隔离结构202的下部共形并且成杯状。逻辑隔离结构202可以是或者包括例如STI结构、DTI结构、一些其它合适的沟槽隔离结构或一些其它合适的隔离结构。
如图2B的截面图200B示出的，单元边界结构102还包括伪控制栅极硬掩模204以及伪选择栅极硬掩模206。伪控制栅极硬掩模204位于伪控制栅电极116之上，并且伪选择栅极硬掩模206位于伪选择栅电极120之上。此外，嵌入式存储器108包括一对选择栅极硬掩模208、一对控制栅极硬掩模210和擦除栅极硬掩模212。为了便于说明，仅一个选择栅极硬掩模208标记为208并且仅一个控制栅极硬掩模210标记为210。选择栅极硬掩模208分别位于选择栅电极150之上，并且控制栅极硬掩模210分别位于控制栅电极138之上。如上，仅一个选择栅电极150标记为150，并且仅一个控制栅电极138标记为138。擦除栅极硬掩模212位于擦除栅电极144之上。伪控制栅极硬掩模204、伪选择栅极硬掩模206、选择栅极硬掩模208、控制栅极硬掩模210和擦除栅极硬掩模212的每个均可以是或者包括例如氮化硅、氧化硅、一些其它合适的电介质或上述的任何组合。
如图3的截面图300示出的，提供了图1A和图1B的集成电路的一些更详细的实施例的截面图300。如图所示，伪衬垫层302位于存储区域104m和边界区域104b上的主侧壁间隔件160之下，并且进一步将主侧壁间隔件160与选择栅电极150和伪选择栅电极120间隔开。如上，仅一些主侧壁间隔件160标记为160并且仅一个选择栅电极150标记为150。伪衬垫层302可以是或者包括例如氧化硅、氮化硅、一些其它合适的电介质或上述的任何组合。
逻辑边界结构304位于边界隔离结构106的与单元边界结构102相对的一侧上的边界隔离结构106之上。逻辑边界结构304包括伪逻辑栅极介电层306和位于伪逻辑栅极介电层306上面的伪逻辑栅电极308。伪逻辑栅电极308可以是或者包括例如掺杂的多晶硅、金属或一些其它合适的导电材料。伪逻辑栅极介电层306可以是或者包括例如氮化硅、氧化硅、高k电介质、一些其它合适的电介质或上述的任何组合。在一些实施例中，主侧壁间隔件160包括分别衬垫伪逻辑栅电极308的相对两侧和/或位于伪逻辑栅极介电层306上面的一对主侧壁间隔件。
第一逻辑器件110a和第二逻辑器件110b位于半导体衬底104的逻辑区域104l上，并且通过横向位于第一逻辑器件110a和第二逻辑器件110b之间的逻辑隔离结构310物理和电分隔。逻辑隔离结构310延伸至半导体衬底104的顶面内并且可以是或者包括例如STI结构、DTI结构或一些其它合适的隔离结构。第一逻辑器件110a和第二逻辑器件110b的每个均可以是例如IGFET、MOSFET、DMOS器件、BCD器件、一些其它合适的晶体管器件或一些其它合适的半导体器件。在一些实施例中，第二逻辑器件110b是IGFET器件并且第一逻辑器件110a是被配置为在比第二逻辑器件110b更高的电压(例如，高一个数量级的电压)下操作的功率MOFSET。功率MOFSET可以是或者包括例如双扩散金属氧化物半导体(DMOS)器件、一些其它合适的功率MOFSET。
第一逻辑器件110a和第二逻辑器件110b的每个均包括一对逻辑源极/漏极区域152和选择性导电逻辑沟道154。为了便于说明，仅一些逻辑源极/漏极区域152标记为152。每对的逻辑源极/漏极区域152均位于半导体衬底104的顶部中，并且横向间隔开。此外，每对的逻辑源极/漏极区域152均是具有第一掺杂类型(例如，p型或n型)的掺杂的半导体区域。选择性导电逻辑沟道154位于半导体衬底104的顶部中，并且选择性导电逻辑沟道154的每个均位于相应的一对逻辑源极/漏极区域152之间并且邻接相应的一对逻辑源极/漏极区域152的逻辑源极/漏极区域152。此外，选择性导电逻辑沟道154的每个均具有与相应的一对逻辑源极/漏极区域152的第一掺杂类型相反的第二掺杂类型(例如，p型或n型)的掺杂的半导体区域。
一对第一逻辑栅极介电层156a、一对第二逻辑栅极介电层156b和一对逻辑栅电极158均堆叠在选择性导电逻辑沟道154上。为了便于说明，仅一个第一逻辑栅极介电层156a标记为156a。第一逻辑栅极介电层156a分别位于选择性导电逻辑沟道154之上，第二逻辑栅极介电层156b分别位于第一逻辑栅极介电层156a之上，并且逻辑栅电极158分别位于第二逻辑栅极介电层156b之上。逻辑栅电极158可以是或者包括例如掺杂的多晶硅、金属或一些其它合适的导电材料。第一逻辑栅极介电层156a和第二逻辑栅极介电层156b可以是或者包括例如氮化硅、氧化硅、高k电介质、一些其它合适的电介质或上述的任何组合。在一些实施例中，第一逻辑栅极介电层156a是氧化硅，第二逻辑栅极介电层156b是高k电介质并且逻辑栅电极158是金属。在一些实施例中，主侧壁间隔件160包括分别衬垫逻辑栅电极158的侧壁的多个主侧壁间隔件。
下ILD层162l和上ILD层162u堆叠在半导体衬底104上并且容纳接触通孔164。为了便于说明，仅一些接触通孔164标记为164。下ILD层162l位于嵌入式存储器108的两侧、横向位于单元边界结构102和逻辑边界结构304之间以及位于第一逻辑器件110a和第二逻辑器件110b的两侧。此外，下ILD层162l具有与嵌入式存储器108的顶面、单元边界结构102的顶面、逻辑边界结构304的顶面、第一逻辑器件110a的顶面和第二逻辑器件110b的顶面齐平(例如，平坦或基本平坦)的顶面。上ILD层162u覆盖下ILD层162l、嵌入式存储器108、单元边界结构102、逻辑边界结构304、第一逻辑器件110a和第二逻辑器件110b。下ILD层162l和上ILD层162u可以是或者包括例如氧化硅、氮化硅、低k电介质、一些其它合适的电介质或上述的任何组合。
在一些实施例中，伪选择栅电极120和伪控制栅电极116通过第一伪栅极间隔件124a和第二伪栅极间隔件124b横向间隔开。第一伪栅极间隔件124a和第二伪栅极间隔件124b位于边界隔离结构106之上，并且横向位于伪选择栅电极120和伪控制栅电极116之间。第一伪栅极间隔件124a和第二伪栅极间隔件124b可以是或者包括例如氮化硅、氧化硅、一些其它合适的电介质或上述的任何组合。在一些实施例中，第一伪栅极间隔件124a是ONO膜，为了便于说明，示出了其组成但未标记。
此外，在一些实施例中，位于浮置栅电极134上面的控制栅极间隔件140是或者包括ONO膜，和/或硅化物焊盘312分别位于逻辑源极/漏极区域152和单独的存储源极/漏极区域126之上。为了便于说明，仅一个控制栅极间隔件140标记为140，并且仅一些硅化物焊盘312标记为312。ONO膜可以是例如每个均包括第一氧化物层140f、第二氧化物层140s和横向夹置在第一氧化物层140f和第二氧化物层140s之间的中间氮化物层140m。硅化物焊盘312可以是或者包括例如硅化镍或一些其它合适的硅化物。
参照图4至图37，图4至图37示出了用于形成包括具有边界侧壁间隔件的嵌入式存储边界结构的IC的方法的一些实施例的一系列截面图400至3700。
如图4的截面图400示出的，在半导体衬底104的边界区域104b中形成边界隔离结构106。边界区域104b将半导体衬底104的存储区域104m与半导体衬底104的逻辑区域104l分隔开，并且边界隔离结构106提供了之后在存储区域104m和逻辑区域104l上形成的半导体器件之间的电隔离。边界隔离结构106可以例如具有从存储区域104m升高至逻辑区域104l的台阶式底面，和/或可以例如包括介电材料。此外，边界隔离结构106可以是或者包括例如STI结构、DTI结构或一些其它合适的隔离区域。半导体衬底104可以是或者包括例如块状硅衬底、SOI衬底、III-V族衬底或一些其它合适的半导体衬底。
如图4的截面图400示出的，在逻辑区域104l中形成逻辑隔离结构310以将逻辑区域104l分为第一逻辑区域104l1和第二逻辑区域104l2。第一逻辑区域104l1横向位于边界隔离结构106和第二逻辑区域104l2之间。第二逻辑区域104l2可以例如支撑之后形成的核心逻辑器件，然而，第一逻辑区域104l1可以例如支撑之后形成的高压逻辑器件。高压逻辑器件可以是例如被配置为在比核心逻辑器件更高电压(例如，高一个数量级)下操作的逻辑器件。逻辑隔离结构310可以例如包括介电材料和/或可以是或者包括例如STI结构、DTI结构或一些其它合适的隔离区域。
在一些实施例中，用于形成边界隔离结构106和逻辑隔离结构310的工艺包括形成覆盖半导体衬底104的下衬垫层402，并且进一步形成覆盖下衬垫层402的上衬垫层404。下衬垫层402和上衬垫层404由不同的材料形成并且可以例如通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、溅射、热氧化或一些其它合适的生长或沉积工艺形成。如此处使用的，具有后缀“(s)”的术语(例如，工艺)可以是例如单数或复数。下衬垫层402可以例如由氧化硅或一些其它合适的电介质形成，和/或上衬垫层404可以例如由氮化硅或一些其它合适的电介质形成。利用边界隔离结构106和逻辑隔离结构310的布局来图案化下衬垫层402和上衬垫层404，并且利用该布局在下衬垫层402和上衬垫层404存在的情况下对半导体衬底104实施蚀刻以形成沟槽。形成覆盖上衬垫层404并且填充沟槽的介电层，并且对上衬垫层404实施平坦化以在沟槽中形成边界隔离结构106和逻辑隔离结构310。该介电层可以例如由氧化硅或一些其它合适的介电材料形成，和/或可以例如通过CVD、PVD、溅射或一些其它合适的沉积工艺形成。可以例如通过化学机械抛光(CMP)或一些其它合适的平坦化工艺来实施平坦化。可以使用光刻和蚀刻工艺来实施图案化。
如图5的截面图500示出的，对上衬垫层404实施蚀刻以从存储区域104m而不是逻辑区域104l去除上衬垫层404。在一些实施例中，用于实施蚀刻的工艺包括在上衬垫层404上形成并且图案化光刻胶层502，从而使得光刻胶层502覆盖逻辑区域104l，而没有覆盖存储区域104m。之后，在光刻胶层502保留的情况下，将蚀刻剂施加至上衬垫层404直至从存储区域104m去除上衬垫层404，并且之后剥离光刻胶层502。
如图6的截面图600示出的，形成覆盖存储区域104m、边界区域104b和逻辑区域104l的浮置栅极层602。浮置栅极层602可以例如共形地形成，和/或可以例如由掺杂的多晶硅、金属或一些其它合适的导电材料形成。在一些实施例中，通过CVD、PVD或一些其它合适的沉积工艺形成浮置栅极层602。
如图7的截面图700示出的，对浮置栅极层602的顶部实施平坦化直至到达边界隔离结构106，从而从边界隔离结构106和逻辑区域104l处去除浮置栅极层602。在一些实施例中，平坦化使浮置栅极层602的最顶面凹进至约与边界隔离结构106和上衬垫层404的最顶面齐平。可以例如通过CMP或一些其它合适的平坦化工艺来实施平坦化。
如图7的截面图700示出的，形成覆盖浮置栅极层602、边界隔离结构106和逻辑隔离结构310以及上衬垫层404的多层存储膜702。多层存储膜702包括控制栅极介电层704、控制栅极层706和控制栅极硬掩模层708。
控制栅极介电层704形成为覆盖浮置栅极层602、边界隔离结构106和逻辑隔离结构310以及上衬垫层404。在一些实施例中，控制栅极介电层704包括氧化硅、氮化硅、一些其它合适的电介质或上述的任何组合。例如，控制栅极介电层704可以是ONO膜，和/或可以包括下氧化物层704l、覆盖下氧化物层704l的中间氮化物层704m以及覆盖中间氮化物层704m的上氧化物层704u。可以例如通过CVD、PVD、一些其它合适的沉积工艺或上述的任何组合形成控制栅极介电层704。
控制栅极层706形成为覆盖控制栅极介电层704。控制栅极层706可以例如共形地形成，和/或可以例如由掺杂的多晶硅、金属或一些其它合适的导电材料形成。在一些实施例中，用于形成控制栅极层706的工艺包括沉积控制栅极层706，将掺杂剂注入至控制栅极层706内，并且退火控制栅极层706以激活掺杂剂。此外，在一些实施例中，通过CVD、PVD或一些其它合适的沉积工艺形成控制栅极层706。
控制栅极硬掩模层708形成为覆盖控制栅极层706。在一些实施例中，控制栅极硬掩模层708包括氧化硅、氮化硅、一些其它合适的电介质或上述的任何组合。例如，控制栅极硬掩模层708可以是氮化物-氧化物-氮化物(NON)膜，和/或可以包括下氮化物层708l、覆盖下氮化物层708l的中间氧化物层708m以及覆盖中间氧化物层708m的上氮化物层708u。可以例如通过CVD、PVD、一些其它合适的沉积工艺或上述的任何组合形成控制栅极硬掩模层708。
如图8的截面图800示出的，对多层存储膜702实施蚀刻以从存储区域104m去除多层存储膜702的部分，从而在浮置栅极层602上形成一对控制栅电极138。此外，该蚀刻形成一对控制栅极介电层136和一对控制栅极硬掩模210。控制栅极介电层136分别位于控制栅电极138之下，并且控制栅极硬掩模210分别位于控制栅电极138之上。在一些实施例中，用于实施蚀刻的工艺包括在多层存储膜702上形成并且图案化光刻胶层802。图案化光刻胶层802以覆盖边界区域104b和逻辑区域104l，并且以控制栅电极138的布局部分地覆盖存储区域104m。之后，在光刻胶层802保留的情况下，将蚀刻剂施加至多层存储膜702直至蚀刻剂到达浮置栅极层602，之后剥离光刻胶层802。
如图9的截面图900示出的，形成覆盖并且衬垫图8的结构的控制栅极间隔件层902。控制栅极间隔件层902可以例如共形地形成，和/或可以由氧化硅、氮化硅、一些其它合适的电介质或上述的任何组合形成。在一些实施例中，控制栅极间隔件层902是或者包括ONO膜，和/或包括下氧化物层902l、覆盖下氧化物层902l的中间氮化物层902m以及位于中间氮化物层902m上面的上氧化物层902u。此外，可以例如通过CVD、PVD或一些其它合适的沉积工艺形成控制栅极间隔件层902。
如图10的截面图1000示出的，对控制栅极间隔件层902(见图9)实施蚀刻以沿着控制栅电极138的侧壁形成控制栅极间隔件140。此外，该蚀刻形成沿着多层存储膜702的面向存储区域104m的侧壁且在边界隔离结构106上面的第一伪栅极间隔件124a。在一些实施例中，用于实施蚀刻的工艺包括将一种或多种蚀刻剂施加至控制栅极间隔件层902直至去除控制栅极间隔件层902水平段。
同样如图10的截面图1000示出的，在控制栅极间隔件140和第一伪栅极间隔件124a存在的情况下，对浮置栅极层602(见图9)和下衬垫层402实施蚀刻以形成一对浮置栅电极134和一对浮置栅极介电层132。浮置栅电极134分别位于控制栅电极138之下并且由浮置栅极层602形成。浮置栅极介电层132分别位于浮置栅电极134之下并且由下衬垫层402形成。在蚀刻期间，控制栅极间隔件140和控制栅极硬掩模210用作掩模。
如图11的截面图1100示出的，在浮置栅电极134的侧壁上和控制栅极间隔件140的侧壁上形成浮置栅极间隔件142。此外，在第一伪栅极间隔件124a的侧壁上形成第二伪栅极间隔件124b。在一些实施例中，浮置栅极间隔件142和第二伪栅极间隔件124b包括氧化硅、一些其它合适的氧化物或一些其它合适的电介质。此外，在一些实施例中，用于形成浮置栅极间隔件142和第二伪栅极间隔件124b工艺包括沉积覆盖且衬垫图10的结构的浮置栅极间隔件层。之后，对浮置栅极间隔件层实施蚀刻以去除浮置栅极间隔件层的水平段而没有去除浮置栅极间隔件层的垂直段。浮置栅极间隔件层可以例如共形地沉积，和/或可以例如通过CVD、PVD或一些其它合适的沉积工艺形成。
如图12的截面图1200示出的，共同的存储源极/漏极区域128形成在半导体衬底104中，并且横向位于浮置栅电极134之间。在一些实施例中，用于形成共同的存储源极/漏极区域128的工艺包括形成和图案化光刻胶层1202，该光刻胶层1202覆盖逻辑区域104l和边界区域104b，并且进一步覆盖在共同的源极/漏极间隙1204外部的存储区域104m，共同的源极/漏极间隙1204横向位于浮置栅电极134之间。在光刻胶层1202存在的情况下，实施离子注入或一些其它合适的掺杂工艺，之后去除光刻胶层1202。可以例如使用光刻图案化光刻胶层1202。
如图13的截面图1300示出的，对浮置栅极间隔件142实施蚀刻以去除共同的源极/漏极间隙1204内的浮置栅极间隔件142。在一些实施例中，用于实施蚀刻的工艺包括在图12的光刻胶层1202存在的情况下，将蚀刻剂施加至浮置栅极间隔件142直至从共同的源极/漏极间隙1204处去除暴露的浮置栅极间隔件。之后，剥离光刻胶层1202。
如图14的截面图1400示出的，形成覆盖共同的存储源极/漏极区域128，并且进一步衬垫浮置栅电极134和控制栅极间隔件140在共同的源极/漏极间隙1204(见图13)内的侧壁的擦除栅极介电层146。擦除栅极介电层146可以例如由氧化物、氮化物或一些其它合适的电介质形成。在一些实施例中，用于形成擦除栅极介电层146的工艺包括高温氧化(HTO)、原位蒸汽生成(ISSG)氧化、一些其它合适的沉积或生长工艺或上述的任何组合。此外，在一些实施例中，该工艺包括去除在存储区域104m的共同的源极/漏极间隙1204外部的部分上形成的介电材料。该去除可以例如包括形成和图案化光刻胶层1402，该光刻胶层1402覆盖共同的存储源极/漏极区域128并且悬于控制栅极硬掩模210之上。在光刻胶层1402存在的情况下，将蚀刻剂施加至将要去除的介电材料，并且随后去除光刻胶层1402。可以例如使用光刻实施图案化。
如图15的截面图1500示出的，在浮置栅电极134的与共同的存储源极/漏极区域128相对的侧上形成覆盖存储区域104m的部分的存储介电层1502。存储介电层1502可以例如由氧化物、氮化物或一些其它合适的电介质形成。可以例如通过HTO、ISSG氧化、一些其它合适的沉积或生长工艺或上述的任何组合形成存储介电层1502。
如图15的截面图1500示出的，形成覆盖存储介电层1502和在存储区域104m、逻辑区域104l和边界区域104b上的其它结构的存储栅极层1504。存储栅极层1504可以例如共形地形成，和/或可以例如由掺杂的多晶硅、金属或一些其它合适的导电材料形成。可以例如通过CVD、PVD或一些其它合适的沉积工艺形成存储栅极层1504。
如图15的截面图1500示出的，形成覆盖存储栅极层1504的存储抗反射涂层(ARC)1506。存储ARC 1506可以例如形成为具有平坦或基本平坦的顶面。在一些实施例中，用于形成存储ARC 1506的工艺包括沉积存储ARC 1506，并且随后对存储ARC 1506的顶面实施平坦化。可以例如通过CMP或一些其它合适的平坦化工艺来实施平坦化。
如图16的截面图1600示出的，对存储栅极层1504和存储ARC 1506(见图15)实施蚀刻直至去除存储ARC 1506并且存储栅极层1504的顶面约与控制栅电极138的顶面齐平。用与对存储栅极层1504具有相同或基本相同蚀刻速率的蚀刻剂对存储ARC 1506实施蚀刻。因此，回蚀刻存储ARC 1506直至暴露存储栅极层1504。此时，一起回蚀刻存储栅极层1504和存储ARC 1506直至完全地去除存储ARC 1506。之后，回蚀刻存储栅极层1504直至存储栅极层1504的顶面约与控制栅电极138的顶面齐平。在一些实施例中，在蚀刻之后，将掺杂剂注入至存储栅极层1504内，并且随后实施退火以激活掺杂剂。
如图17的截面图1700示出的，形成覆盖图16的结构的存储硬掩模层1702。存储硬掩模层1702可以例如共形地形成，和/或可以例如由氮化硅、氧化硅或一些其它合适的电介质形成。此外，可以通过CVD、PVD或一些其它合适的沉积工艺形成存储硬掩模层1702。
如图18的截面图1800示出的，对存储硬掩模层1702(见图17)实施蚀刻以在共同的存储源极/漏极区域128的相对两侧上形成一对选择栅极硬掩模208。此外，该蚀刻形成覆盖共同的存储源极/漏极区域128的擦除栅极硬掩模212以及邻接边界隔离结构106的侧壁的伪选择栅极硬掩模206。在一些实施例中，用于实施蚀刻的工艺包括将一种或多种掺杂剂施加至存储硬掩模层1702直至去除存储硬掩模层1702的水平段。此外，在一些实施例中，该蚀刻部分地去除了控制栅极硬掩模210和/或控制栅极硬掩模层708。
如图18的截面图1800示出的，在选择栅极硬掩模208、擦除栅极硬掩模212和伪选择栅极硬掩模206存在的情况下，对存储栅极层1504(见图17)实施额外的蚀刻。第二蚀刻形成一对选择栅电极150、擦除栅电极144和伪选择栅电极120。选择栅电极150分别位于选择栅极硬掩模208之下，擦除栅电极144位于擦除栅极硬掩模212之下并且伪选择栅电极120位于伪选择栅极硬掩模206之下。
如图19的截面图1900示出的，形成覆盖图18的结构的第一硬掩模ARC 1902。此外，第一硬掩模ARC 1902形成为具有平坦或基本平坦的顶面。在一些实施例中，用于形成第一硬掩模ARC 1902的工艺包括沉积第一硬掩模ARC 1902，并且随后对第一硬掩模ARC 1902的顶面实施平坦化。可以通过例如CVD、PVD或一些其它合适的沉积工艺沉积第一硬掩模ARC1902。可以例如通过CMP或一些其它合适的平坦化工艺来实施平坦化。
如图20的截面图2000示出的，对第一硬掩模ARC 1902、控制栅电极硬掩模210、擦除栅极硬掩模212、选择栅极硬掩模208、伪选择栅极硬掩模206和控制栅极硬掩模层708实施蚀刻以部分地去除第一硬掩模ARC 1902、硬掩模210、212、208、206以及控制栅极硬掩模层708。例如，氮化物或其他一些合适的电介质可从第一硬掩模ARC 1902、硬掩模210、212、208、206以及控制栅极硬掩模层708处去除。在一些实施例中，用与对硬掩模210、212、208、206以及控制栅极硬掩模层708具有相同或基本相同的蚀刻速率的蚀刻剂对第一硬掩模ARC1902实施蚀刻。因此，一旦第一硬掩模ARC 1902充分蚀刻至暴露硬掩模210、212、208、206以及控制栅极硬掩模层708，则一起回蚀刻第一硬掩模ARC 1902的顶面、硬掩模210、212、208、206的顶面以及控制栅极硬掩模层708的顶面。此外，在一些实施例中，在蚀刻之后，通过例如另一蚀刻工艺或一些其它合适的去除工艺去除第一硬掩模ARC 1902。
如图21的截面图2100示出的，形成覆盖图20的结构的伪衬垫层302，并且形成覆盖伪衬垫层302的第一伪覆盖层2104。在一些实施例中，伪衬垫层302由氧化硅或一些其它合适的电介质形成。此外，在一些实施例中，第一伪覆盖层2104由多晶硅或一些其它合适的材料形成。可以例如共形地形成伪衬垫层302和/或第一伪覆盖层2104。此外，可以例如通过CVD、PVD、一些其它合适的沉积工艺或上述的任何组合形成伪衬垫层302和/或第一伪覆盖层2104。
同样如图21的截面图2100示出的，形成覆盖第一伪覆盖层2104的伪ARC 2106。此外，伪ARC 2106可以例如形成为具有平坦或基本平坦的顶面。在一些实施例中，用于形成伪ARC 2106的工艺包括沉积伪ARC 2106，并且随后对伪ARC 2106的顶面实施平坦化。可以通过例如CVD、PVD或一些其它合适的沉积工艺来沉积伪ARC 2106。可以例如通过CMP或一些其它合适的平坦化工艺来实施平坦化。
如图22的截面图2200示出的，对第一伪覆盖层2104和伪ARC 2106(见图21)实施蚀刻直至去除伪ARC 2106。用与对第一伪覆盖层2104具有相同或基本相同的蚀刻速率的蚀刻剂对伪ARC 2106实施蚀刻。因此，一旦伪ARC 2106充分蚀刻至暴露第一伪覆盖层2104，则一起回蚀刻伪ARC 2106的顶面和第一伪覆盖层2104的顶面。此外，该蚀刻使第一伪覆盖层2104的顶面光滑。
如图23的截面图2300示出的，对伪衬垫层302、第一伪覆盖层2104以及多层存储膜702(见图22)实施蚀刻。该蚀刻形成伪控制栅极介电层118、位于伪控制栅极介电层118上面的伪控制栅电极116以及位于伪控制栅电极116上面的伪控制栅极硬掩模204。总的来说，伪控制栅极介电层118、伪控制栅电极116、伪控制栅极硬掩模204、伪衬垫层302和第一伪覆盖层2104限定了位于边界隔离结构106之上并且面向逻辑区域104l的伪侧壁112s。伪侧壁112s是异质的(例如，多种材料)，并且是垂直或基本垂直的。此外，伪侧壁112s是光滑或基本光滑的。在一些实施例中，通过形成并且图案化覆盖存储区域104m和边界隔离结构106的一部分的光刻胶层2302来实施蚀刻。之后，在光刻胶层2302保留的情况下，将蚀刻剂施加至伪衬垫层302、第一伪覆盖层2104和多层存储膜702直至蚀刻剂到达边界隔离结构106，并且之后剥离光刻胶层2302。
如图24的截面图2400示出的，边界侧壁间隔件层2402形成为覆盖第一伪覆盖层2104、边界隔离结构106和逻辑区域104l，并且进一步形成为衬垫伪侧壁112s。在一些实施例中，边界侧壁间隔件层2402由多晶硅、非晶硅、金属、金属氮化物、电介质、与第一伪覆盖层2104相同的材料、与上衬垫层404不同的材料或一些其它合适的材料形成。例如，边界侧壁间隔件层2402可以由钨、铝铜、钽、氮化钽或一些其它合适的金属或金属氮化物形成。如另一实例，边界侧壁间隔件层2402可以由氧化物、氮化硅、氮氧化硅或一些其它合适的电介质形成。边界侧壁间隔件层2402可以例如共形地形成，和/或可以例如通过CVD、PVD、一些其它合适的沉积工艺或上述的任何组合形成。
如图25的截面图2500示出的，对边界侧壁间隔件层2402(见图24)实施蚀刻以去除边界侧壁间隔件层2402的水平段，而没有去除边界侧壁间隔件层2402的垂直段，从而在伪侧壁112s上形成边界侧壁间隔件114。在一些实施例中，边界侧壁间隔件114具有三角形轮廓或一些其它合适的轮廓。边界侧壁间隔件114和第一伪覆盖层2104共同限定位于边界隔离结构106之上并且面向逻辑区域104l的边界侧壁114s。在一些实施例中，边界侧壁114s的由第一伪覆盖层2104限定的部分与边界侧壁114s的由边界侧壁间隔件114限定的部分连续。此外，边界侧壁114s是光滑或基本光滑的，并且朝向逻辑区域104l向下倾斜。在一些实施例中，边界侧壁114s是从第一伪覆盖层2104的顶面至边界侧壁间隔件114的底面的连续的弧。可以例如通过干蚀刻或一些其它合适的蚀刻工艺来实施蚀刻。干蚀刻可以例如使用卤素化学物质、氟化学物质、一些其它合适的化学物质或一些其它合适的化学物质。卤素化学物质可以例如包括氯(例如，Cl2)、溴化氢(例如，HBr)、氧(例如，O2)、氩、一些其它合适的卤素或上述的任何组合。氟化学物质可以例如包括四氟甲烷(例如，CF4)、三氟甲烷(例如，CHF3)、二氟甲烷(例如，CH2F2)、六氟化硫(例如，SF6)、六氟乙烷(例如，C2F6)、六氟丙烯(例如，C3F6)、八氟环丁烷(例如，C4F8)、八氟环戊烯(例如，C5F8)、一些其它合适的氟或上述的任何组合。
如图26的截面图2600示出的，对上衬垫层404(见图25)实施蚀刻以从逻辑区域104l去除上衬垫层404。在一些实施例中，该蚀刻产生具有由边界隔离结构106和逻辑隔离结构310限定的侧壁的逻辑凹槽。在一些实施例中，用相对于边界侧壁间隔件114和第一伪覆盖层2104对上衬垫层404具有较高的蚀刻速率的蚀刻剂实施蚀刻，从而使得边界侧壁间隔件114和第一伪覆盖层2104用作该蚀刻的掩模。
如果不存在边界侧壁间隔件114，则对上衬垫层404的蚀刻可能引起沿着伪侧壁112s形成的横向底切、凹陷等。例如，伪侧壁112s可以是异质的(例如，多种材料)并且包括与上衬垫层404相同的材料(例如，氮化硅)，从而用于去除上衬垫层404的蚀刻剂也可能部分地去除伪侧壁112s的部分。此外，边界侧壁间隔件114提供了在蚀刻之后保持光滑的光滑边界侧壁114s。例如，边界侧壁114s可以是对用于去除上衬垫层404的蚀刻剂具有较低或可忽略的蚀刻速率的材料。如另一实例，边界侧壁114s可以是同质的(例如，单一材料)，从而使得对边界侧壁114s的蚀刻在整个边界侧壁114s上是均匀或基本均匀的。由于边界侧壁114s在蚀刻之后保持光滑，因此边界侧壁114s不会捕获随后的处理期间产生的蚀刻残留物(例如，高k蚀刻残留物)并且有助于蚀刻残留物的完全去除。
如图26的截面图2600示出的，形成覆盖并且衬垫图25的结构的逻辑介电层2602。此外，形成覆盖逻辑介电层2602的逻辑栅极层2604并且形成覆盖逻辑栅极层2604的逻辑硬掩模层2606。逻辑介电层2602可以例如由氧化物、高k电介质、一些其它合适的电介质或上述的任何组合形成。逻辑栅极层2604可以例如由掺杂或未掺杂的多晶硅、金属、一些导电材料或一些其它合适的材料形成。逻辑硬掩模层2606可以例如由氮化硅、氧化硅、一些其它合适的电介质或上述的任何组合形成。在一些实施例中，逻辑介电层2602、逻辑栅极层2604和逻辑硬掩模层2606共形地形成，和/或通过CVD、PVD、化学镀、电镀、一些其它合适的生长或沉积工艺或上述的任何组合形成。
如图27的截面图2700示出的，对逻辑硬掩模层2606(见图26)和逻辑栅极层2604(见图26)实施蚀刻以形成伪逻辑栅电极308和伪逻辑栅极硬掩模2702。伪逻辑栅电极308位于边界隔离区域106之上，并且横向位于边界侧壁间隔件114和逻辑区域104l之间，以及伪逻辑栅极硬掩模2702位于伪逻辑栅电极308之上。此外，该蚀刻形成一对牺牲逻辑栅电极2704和一对逻辑栅极硬掩模2706。牺牲逻辑栅电极2704分别位于第一逻辑区域104l1和第二逻辑区域104l2之上，并且逻辑栅极硬掩模2706分别位于牺牲逻辑栅电极2704之上。在一些实施例中，利用伪逻辑栅极硬掩模2702和逻辑栅极硬掩模2706的布局形成并且图案化覆盖逻辑硬掩模层2606的光刻胶层2708来实施蚀刻。之后，在光刻胶层2708保留的情况下，将蚀刻剂施加至逻辑硬掩模层2606和逻辑栅极层2604直至蚀刻剂到达逻辑介电层2602，并且之后剥离光刻胶层2708。
如图28的截面图2800示出的，对逻辑介电层2602和第一伪覆盖层2104实施蚀刻以从存储区域104m去除逻辑介电层2602和第一伪覆盖层2104。在一些实施例中，通过形成并且图案化覆盖逻辑区域104l和边界隔离结构106但没有覆盖存储区域104m的光刻胶层2802来实施蚀刻。之后，在光刻胶层2802保留的情况下，将蚀刻剂施加至逻辑介电层2602和第一伪覆盖层2104直至蚀刻剂到达伪衬垫层302，并且之后剥离光刻胶层2802。伪衬垫层302可以例如用作蚀刻的蚀刻停止。
如图29的截面图2900示出的，沿着选择栅电极150的侧壁、伪选择栅电极120的侧壁、第一伪覆盖层2104的侧壁、伪逻辑栅电极308的侧壁和牺牲逻辑栅电极2704的侧壁形成主侧壁间隔件160。为了便于说明，仅一些主侧壁间隔件160标记为160。在一些实施例中，主侧壁间隔件160的每个均包括氧化硅、氮化硅、一些其它合适的电介质或上述的任何组合。此外，在一些实施例中，用于形成主侧壁间隔件160的工艺包括沉积覆盖并且衬垫图28的结构的主侧壁间隔件层。之后，对主侧壁间隔件层实施回蚀刻以去除主侧壁间隔件层的水平段而没有去除主侧壁间隔件层的垂直段。主侧壁间隔件层可以例如共形地沉积，和/或可以例如通过CVD、PVD、一些其它合适的沉积工艺或上述的任何组合形成。
同样如图29的截面图2900示出的，在存储区域104m中形成分别邻接选择栅电极150的单独的存储源极/漏极区域126。此外，在逻辑区域104l中成对形成逻辑源极/漏极区域152，其中，每对的逻辑源极/漏极区域分别邻接牺牲逻辑栅电极2704的相对侧壁。在一些实施例中，用于形成单独的存储源极/漏极区域126和逻辑源极/漏极区域152的工艺包括将离子注入至半导体衬底104。可以选择掺杂剂和/或注入能量以实施穿过伪衬垫层302、存储介电层1502、逻辑介电层2602和下衬垫层402的离子注入。在其它实施例中，使用除了离子注入之外的一些工艺形成单独的存储源极/漏极区域126和逻辑源极/漏极区域152。
如图30的截面图3000示出的，对伪衬垫层302(见图29)、存储介电层1502(见图29)、逻辑介电层2602(见图29)和下衬垫层402(见图29)实施蚀刻以从单独的存储源极/漏极区域126和逻辑源极/漏极区域152处去除这些层，从而暴露单独的存储源极/漏极区域126和逻辑源极/漏极区域152。此外，该蚀刻形成一对选择栅极介电层148、伪选择栅极介电层122、伪逻辑栅极介电层306、一对第一逻辑栅极介电层156a和一对第二逻辑栅极介电层156b。选择栅极介电层148由存储介电层1502形成并且分别位于选择栅电极150之下。伪选择栅极介电层122由存储介电层1502形成并且位于伪选择栅电极120之下。伪逻辑栅极介电层306由逻辑介电层2602形成并且位于伪逻辑栅电极308之下。第一逻辑栅极介电层156a由下衬垫层402形成并且分别位于牺牲逻辑栅电极2704之下。第二逻辑栅极介电层156b由逻辑介电层2602形成并且分别位于牺牲逻辑栅电极2704之下并且位于第一逻辑栅极介电层156a上方。在一些实施例中，用于实施蚀刻的工艺包括将蚀刻剂施加至伪衬垫层302、存储介电层1502、逻辑介电层2602和下衬垫层402，并且之后施加清洗溶液或混合物以去除残留的蚀刻残留物。清洗溶液或混合物可以是或者包括例如硫酸过氧化氢混合物(SPM)或一些其它合适的清洗溶液或混合物。此外，在一些实施例中，尤其使用选择栅极硬掩模208、控制栅极硬掩模210、逻辑栅极硬掩模2706和第一伪覆盖层2104作为掩模来实施蚀刻。
在蚀刻期间，边界侧壁间隔件114提供没有缺陷的光滑边界侧壁114s。因此，边界侧壁114s不会捕获蚀刻残留物(例如，在蚀刻逻辑介电层2602时产生的蚀刻残留物)，因此有助于蚀刻残留物的完全去除。通过有助于蚀刻残留物的完全去除，边界侧壁间隔件114可以增加半导体衬底104上的半导体器件(例如，逻辑或存储器件)的良率和可靠性。例如，蚀刻逻辑介电层2602可以包括高k电介质，从而该蚀刻可以产生高k蚀刻残留物。残留的高k蚀刻残留物可能扩散至半导体衬底104内，并且改变半导体衬底104的掺杂分布以改变半导体器件的参数。此外，残留的高k蚀刻残留物可能污染用于随后工艺步骤的工艺工具，并且类似地影响用污染的工艺工具处理的IC(例如，影响IC的掺杂分布)。
同样如图30的截面图3000示出的，在单独的存储源极/漏极区域126和逻辑源极/漏极区域152上形成硅化物焊盘312。为了便于说明，仅一些硅化物焊盘312标记为312。硅化物焊盘312可以是或者包括例如硅化镍或一些其它合适的硅化物，和/或可以例如通过硅化工艺或一些其它合适的生长工艺形成。
如图31的截面图3100示出的，形成覆盖图30的结构的第二硬掩模ARC 3102。此外，第二硬掩模ARC 3102可以例如形成为具有平坦或基本平坦的顶面。在一些实施例中，用于形成第二硬掩模ARC 3102的工艺包括沉积第二硬掩模ARC 3102，并且随后对第二硬掩模ARC 3102的顶面实施平坦化。可以例如通过CVD、PVD或一些其它合适的沉积工艺来沉积第二硬掩模ARC 3102，和/或可以例如通过CMP或一些其它合适的平坦化工艺来实施平坦化。
如图32的截面图3200示出的，尤其对第二硬掩模ARC 3102、控制栅极硬掩模210(见图31)、选择栅极硬掩模208(见图31)、擦除栅极硬掩模212(见图31)、逻辑栅极硬掩模2706(见图31)、伪控制栅极硬掩模204(见图31)、伪选择栅极硬掩模206(见图31)、伪逻辑栅极硬掩模2702(见图31)和第一伪覆盖层2104(见图31)实施蚀刻以去除硬掩模和第一伪覆盖层2104。在一些实施例中，用与对硬掩模和第一伪覆盖层2104具有相同或基本相同的蚀刻速率的蚀刻剂对第二硬掩模ARC 3102实施蚀刻。因此，一旦第二硬掩模ARC 3102充分蚀刻至暴露硬掩模和第一伪覆盖层2104，则一起回蚀刻第二硬掩模ARC 3102的顶面、第一伪覆盖层2104的顶面和硬掩模的顶面。
如图33的截面图3300示出的，去除第二硬掩模ARC 3102(见图32)，并且之后形成下ILD层162l来替代第二硬掩模ARC 3102。此外，下ILD层162l形成为覆盖图32的结构，并且在一些实施例中具有平坦或基本平坦的顶面。下ILD层162l可以是例如氧化物、低k电介质、一些其它合适的电介质或上述的任何组合。可以例如通过蚀刻工艺或一些其它合适的去除工艺去除第二硬掩模ARC 3102。在一些实施例中，用于形成下ILD层162l的工艺包括沉积下ILD层162l，并且随后对下ILD层162l的顶面实施平坦化。可以例如通过CVD、PVD、溅射或上述的任何组合沉积下ILD层162l。可以例如通过CMP或一些其它合适的平坦化工艺来实施平坦化。
如图34的截面图3400示出的，对下ILD层162l实施平坦化以使下ILD层162l的顶面凹进至约与牺牲逻辑栅电极2704的顶面齐平，从而暴露牺牲逻辑栅电极2704。可以例如通过CMP或一些其它合适的平坦化工艺来实施平坦化。
如图35的截面图2500示出的，形成覆盖存储区域104m和边界隔离结构106但没有覆盖逻辑区域104l的第二伪覆盖层3502。第二伪覆盖层3502可以是例如氧化物、氮化物、其它一些合适的电介质或上述的任何组合。在一些实施例中，用于形成第二伪覆盖层3502的工艺包括通过CVD、PVD或一些其它合适的沉积工艺沉积第二伪覆盖层3502，并且随后通过例如光刻和蚀刻工艺或通过一些其它合适的图案化工艺图案化第二伪覆盖层3502。
如图35的截面图3500示出的，对牺牲逻辑栅电极2704(见图34)实施蚀刻以去除牺牲逻辑栅电极2704并且限定逻辑开口3504以取代牺牲逻辑栅电极2704。在一些实施例中，用于实施蚀刻的工艺包括在第二伪覆盖层3502存在的情况下，将蚀刻剂施加至牺牲逻辑栅电极2704直至去除牺牲逻辑栅电极2704。在施加蚀刻剂时，第二伪覆盖层3502和其它的介电结构(例如，下ILD层162l)可以用作掩模。
如图36的截面图3600示出的，在逻辑开口3504(见图35)中形成逻辑栅电极158。逻辑栅电极158可以是例如金属、掺杂的多晶硅、与牺牲逻辑栅电极2704不同的材料或一些其它合适的导电材料。在一些实施例中，用于形成逻辑栅电极158的工艺包括形成导电层，该导电层覆盖第二伪覆盖层3502(见图35)并且进一步衬垫逻辑开口3504。可以例如通过CVD、PVD、化学镀、电镀或一些其它合适的生长或沉积工艺形成导电层。之后，对导电层和第二伪覆盖层3502实施平坦化直至到达下ILD层162l并且去除第二伪覆盖层3502。可以例如通过CMP或一些其它合适的平坦化工艺来实施平坦化。
如图37的截面图3700示出的，上ILD层162u形成为覆盖图36的结构并且具有平坦或基本平坦的顶面。上ILD层162u可以是例如氧化物、低k电介质、一些其它合适的电介质或上述的任何组合。此外，可以例如沉积上ILD层162u并且随后对上ILD层162u的顶面实施平坦化来形成上ILD层162u。可以例如通过CVD、PVD、溅射或上述的任何组合来实施沉积。可以例如通过CMP或一些其它合适的平坦化工艺来实施平坦化。
同样如图37的截面图3700示出的，接触通孔164形成为延伸穿过上ILD层162u和下ILD层162l直至单独的存储源极/漏极区域126、逻辑源极/漏极区域152、共同的存储源极/漏极区域128、控制栅电极138、选择栅电极150、擦除栅电极144、逻辑栅电极158或上述的任何组合。
参照图38，图38提供了用于形成包括具有边界侧壁间隔件的嵌入式存储边界结构的IC的方法的一些实施例的流程图3800。该IC可以例如对应于图4至图37的IC。
在3802中，提供衬底。该衬底包括将衬底的存储区域与衬底的逻辑区域分隔开的边界隔离结构。例如，见图4至图7。
在3804中，形成覆盖衬底的多层存储膜。例如，见图7。
在3806中，在存储区域上由多层存储膜形成存储单元结构，而将多层存储膜的剩余部分留在边界隔离结构和逻辑区域上。例如，见图8至图20。
在3808中，形成覆盖存储单元结构和多层存储膜的伪覆盖层。例如，见图21和图22。
在3810中，图案化多层存储膜和伪覆盖层，以从逻辑区域去除多层存储膜和伪覆盖层并且形成位于边界隔离结构上面且面向逻辑区域的伪侧壁。该伪侧壁由多层存储膜的剩余部分和伪覆盖层的剩余部分共同限定。例如，见图23。
在3812中，在边界隔离结构上面和伪侧壁上形成边界侧壁间隔件。边界侧壁间隔件具有位于边界隔离结构上面并且面向逻辑区域的光滑的边界侧壁。例如，见图24和图25。
在3814中，从逻辑区域去除衬底的衬垫层。例如，见图26。由于边界侧壁的组成(见以上更多细节)，在去除衬垫层之后，边界侧壁保持光滑。
在3816中，形成覆盖伪覆盖层、边界侧壁间隔件、边界隔离结构和逻辑区域的逻辑介电层和逻辑栅极层。例如，见图26。
在3818中，图案化逻辑栅极层以在逻辑区域上形成牺牲逻辑栅电极。例如，见图27。
在3820中，沿着牺牲逻辑栅电极的侧壁和存储单元结构的侧壁形成源极/漏极区域。例如，见图28和图29。
在3822中，图案化逻辑介电层，以从边界侧壁间隔件处去除逻辑介电层并且进一步形成在牺牲逻辑栅电极下面的逻辑栅极介电层。例如，见图30。可以例如通过蚀刻或一些其它合适的图案化工艺来实施图案化。
因为边界侧壁是光滑的，所以边界侧壁有助于完全去除在图案化逻辑介电层时产生的残留物(例如，蚀刻残留物)。这可以转而增加衬底上的半导体器件的良率和可靠性。例如，逻辑介电层可以包括高k电介质，从而图案化可以产生高k蚀刻残留物。如果高k蚀刻残留物没有完全去除，则残留的高k蚀刻残留物可能扩散至衬底内并且改变衬底的掺杂分布以改变半导体器件的参数。
在3824中，用逻辑栅电极替换牺牲逻辑栅电极。例如，当逻辑介电层包括高k电介质时，可以用金属逻辑栅电极替换牺牲逻辑栅电极。例如，见图31至图36。
在3836中，在源极/漏极区域上形成接触通孔。例如，见图37。
虽然图38的流程图3800在此处示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的，并且此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。
鉴于上述，本发明的一些实施例针对方法，该方法包括：在半导体衬底中形成隔离结构，其中，隔离结构将半导体衬底的存储区域与半导体衬底的逻辑区域分隔开；形成覆盖隔离结构、存储区域和逻辑区域的多层膜；在存储区域上形成存储单元结构，其中，存储单元结构由多层膜形成；形成覆盖存储单元结构和多层膜的剩余部分的伪覆盖层；对多层膜和伪覆盖层实施第一蚀刻以从逻辑区域去除多层膜和伪覆盖层，从而使得多层膜和伪覆盖层限定隔离结构上的伪侧壁；形成侧壁间隔件层，该侧壁间隔件层覆盖伪覆盖层、隔离结构和逻辑区域，并且进一步衬垫伪侧壁；对侧壁间隔件层实施第二蚀刻以去除侧壁间隔件层的水平段，并且在伪侧壁上形成侧壁间隔件；以及在形成侧壁间隔件之后在逻辑区域上形成逻辑器件结构。在实施例中，伪覆盖层和侧壁间隔件共同限定位于隔离结构上面并且面向逻辑区域的边界侧壁，其中，边界侧壁是倾斜的，并且其中，边界侧壁的由伪覆盖层限定的部分与边界侧壁的由侧壁间隔件限定的部分连续。在实施例中，侧壁间隔件至少部分地限定位于隔离结构上面并且面向逻辑区域的边界侧壁，其中，边界侧壁是同质的，并且其中，伪侧壁是异质的。在实施例中，多层膜包括ONO膜、位于ONO膜上面的多晶硅层以及位于多晶硅层上面的氮化物层，从而使得伪侧壁部分地由ONO膜、多晶硅层和氮化物层限定。在实施例中，在第二蚀刻完成时，侧壁间隔件具有三角形轮廓。在实施例中，伪侧壁是垂直或基本垂直的，其中，伪侧壁与侧壁间隔件直接接触。在实施例中，该方法还包括：形成覆盖半导体衬底的衬垫层；利用隔离结构的布局图案化衬垫层；在衬垫层存在的情况下，对半导体衬底实施第三蚀刻以在半导体衬底中形成隔离沟槽；用介电材料填充隔离沟槽以形成隔离结构；以及在侧壁间隔件存在的情况下，对衬垫层实施第四蚀刻以从逻辑区域去除衬垫层。在实施例中，侧壁间隔件至少部分地限定位于隔离结构上面并且面向逻辑区域的边界侧壁，其中，伪侧壁和衬垫层共用材料，并且其中，边界侧壁没有该材料。在实施例中，逻辑器件结构的形成包括：在伪覆盖层、侧壁间隔件和逻辑区域上方形成共形高k介电层；在共形高k介电层上方形成多晶硅层；以及对共形高k介电层和多晶硅层实施第三蚀刻以形成堆叠在逻辑区域上的多晶硅栅电极和高k栅极介电层。在实施例中，该方法还包括用金属栅电极替换多晶硅栅电极。
此外，本发明的一些实施例针对IC，该IC包括：包括由隔离结构分隔开的外围区域和存储单元区域的半导体衬底，其中，隔离结构延伸至半导体衬底的顶面内并且包括介电材料；位于存储单元区域上的存储单元；位于隔离结构上的伪控制栅极结构，其中，伪控制栅极结构限定面向外围区域并且包括多种不同的材料的伪侧壁；位于隔离结构上、沿着伪控制栅极结构的伪侧壁的侧壁间隔件，其中，侧壁间隔件具有边界侧壁，该边界侧壁面向外围区域并且是光滑的；以及位于外围区域上的逻辑器件。在实施例中，边界侧壁从侧壁间隔件的最顶面至侧壁间隔件的最底面是连续和光滑的。在实施例中，边界侧壁朝向外围区域向下倾斜。在实施例中，边界侧壁相对于侧壁间隔件的最底面成小于约80度的角度。在实施例中，伪侧壁是异质的，其中，边界侧壁是同质的。在实施例中，伪控制结构包括ONO膜和位于ONO膜上面的伪栅电极，其中，伪侧壁是光滑的并且至少部分地由ONO膜和伪栅电极限定。在实施例中，伪侧壁是垂直或基本垂直的，其中，侧壁间隔件直接接触伪侧壁，并且其中伪侧壁与边界侧壁位于侧壁间隔件的相对侧上。在实施例中，存储单元还包括：位于半导体衬底中的第一单独的源极/漏极区域和第二单独的源极/漏极区域；位于半导体衬底中的共同的源极/漏极区域，共同的源极/漏极区域在第一单独的源极/漏极区域和第二单独的源极/漏极区域之间与第一单独的源极/漏极区域和第二单独的源极/漏极区域横向间隔开，其中，共同的源极/漏极区域通过第一沟道区域与第一单独的源极/漏极区域分隔开，并且其中，共同的源极/漏极区域通过第二沟道区域与第二单独的源极/漏极区域分隔开；位于共同的源极/漏极区域上的擦除栅电极；分别位于第一沟道区域和第二沟道区域上的一对浮置栅电极；分别位于浮置栅电极上面的一对控制栅电极；以及分别位于第一沟道区域和第二沟道区域上的一对选择栅电极，并且分别通过浮置栅电极与共同的源极/漏极区域横向间隔开。在实施例中，逻辑器件包括：高k栅极介电层；以及位于高k栅极介电层上面的金属栅电极。
此外，本发明的一些实施例针对另一方法，该方法包括：在半导体衬底中形成隔离结构，其中，隔离结构将半导体衬底的存储区域与半导体衬底的逻辑区域分隔开，并且其中，隔离结构包括介电材料；形成覆盖半导体衬底的ONO膜；形成覆盖ONO膜的掺杂的多晶硅层；形成覆盖掺杂的多晶硅层的氮化硅层；形成覆盖氮化硅层的伪多晶硅层；在伪多晶硅层上方形成掩模以使该掩模的边缘直接位于隔离结构上方；在掩模存在的情况下，实施蚀刻以去除位于逻辑区域上的伪多晶硅层、氮化硅层、掺杂的多晶硅层、ONO膜的部分，其中，在实施蚀刻之后，伪多晶硅层、氮化硅层、掺杂的多晶硅层、ONO膜的每个均具有位于隔离结构上面并且与掩模的边缘对准的侧壁；剥离掩模；共形地沉积侧壁间隔件层，该侧壁间隔件层覆盖伪多晶硅、隔离结构和逻辑区域并且进一步衬垫伪多晶硅层、氮化硅层、掺杂的多晶硅层和ONO膜的每个的侧壁；以及对侧壁间隔件层实施回蚀刻以去除侧壁间隔件层的水平段而没有去除侧壁间隔件层的垂直段，其中，侧壁间隔件层的垂直段限定了邻接并且密封伪多晶硅层、氮化硅层、掺杂的多晶硅层和ONO膜的每个的侧壁的侧壁间隔件。
此外，本发明的一些实施例针对另一IC，该IC包括：包括由隔离结构分隔开的逻辑区域和存储区域，其中，隔离结构延伸至半导体衬底的顶部内并且包括介电材料；位于存储区域上的分裂栅极闪存单元；位于隔离结构上的伪控制栅极结构，其中，伪控制栅极结构包括ONO膜、位于ONO膜上面的多晶硅层以及位于多晶硅层上面的氮化硅层，并且其中，ONO膜、多晶硅层和氮化硅层共同限定面向逻辑区域并且位于隔离结构之上的伪侧壁；位于隔离结构上、沿着伪侧壁的侧壁间隔件，其中，侧壁间隔件至少部分地限定边界侧壁，该边界侧壁面向逻辑区域并且是倾斜的，并且其中，边界侧壁从侧壁间隔件的最底面至侧壁间隔件的最顶面是连续的；以及位于逻辑区域上的逻辑器件，其中，逻辑器件包括高k介电层和位于高k介电层上面的金属栅电极，并且其中金属栅电极的最顶面于侧壁间隔件的最顶面齐平。在实施例中，侧壁间隔件是多晶硅。在实施例中，隔离结构部分地限定边界侧壁，其中，由隔离结构限定的边界侧壁的部分与由侧壁间隔件限定的边界侧壁的部分连续。
此外，本发明的一些实施例针对又一IC，该IC包括：包括由隔离结构分隔开的外围区域和存储区域，其中，隔离结构包括介电材料并且延伸至半导体衬底的顶部内；位于隔离结构上面并且限定垂直或基本垂直的侧壁的伪结构，其中，伪结构的垂直或基本垂直的侧壁面向外围区域，位于隔离结构之上，其中侧壁间隔件限定直接接触伪结构的垂直或基本垂直的侧壁的垂直或基本垂直的侧壁，其中，侧壁间隔件至少部分地限定面向外围区域并且位于隔离结构上面的倾斜的侧壁，并且其中，倾斜的侧壁从侧壁间隔件的底面至倾斜的侧壁的顶边缘是单一材料。在实施例中，IC还包括：位于半导体衬底的存储区域上的存储单元，其中，存储单元包括浮置栅电极和位于浮置栅电极上面的控制栅电极，其中，存储单元还包括分别邻接浮置栅电极的相对侧的选择栅电极和擦除栅电极。在实施例中，IC还包括位于半导体衬底的外围区域上的逻辑器件，其中，逻辑器件包括高k介电层和位于高k介电层上面的金属栅电极，并且其中，金属栅电极的最顶面于侧壁间隔件的最顶面齐平。在实施例中，伪结构包括ONO膜和位于ONO膜上面的掺杂的多晶硅层。
鉴于上述，本发明的一些实施例针对又一方法，该方法包括：在半导体衬底中形成隔离结构，其中，隔离结构标定半导体衬底的存储区域和半导体衬底的逻辑区域；形成多层膜，该多层膜覆盖隔离结构、存储区域和逻辑区域；对多层膜实施蚀刻以从逻辑区域去除多层膜，从而使得多层膜至少部分地限定隔离结构上的伪侧壁；以及在隔离结构上面形成衬垫伪侧壁的侧壁间隔件，其中，侧壁间隔件具有三角形轮廓。在实施例中，该方法还包括在形成侧壁间隔件之后，在逻辑区域上形成逻辑器件结构。在实施例中，该方法还包括在存储区域上形成存储单元结构，其中，在蚀刻之前，由多层膜形成存储单元结构。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种用于形成集成电路(IC)的方法，所述方法包括：
在半导体衬底中形成隔离结构，其中，所述隔离结构将所述半导体衬底的存储区域与所述半导体衬底的逻辑区域分隔开；
形成覆盖所述隔离结构、所述存储区域和所述逻辑区域的多层膜；
在所述存储区域上形成存储单元结构，其中，所述存储单元结构由所述多层膜形成；
形成覆盖所述存储单元结构和所述多层膜的剩余部分的伪覆盖层；
对所述多层膜和所述伪覆盖层实施第一蚀刻以从所述逻辑区域去除所述多层膜和所述伪覆盖层，从而使得所述多层膜和所述伪覆盖层限定所述隔离结构上的伪侧壁；
形成侧壁间隔件层，所述侧壁间隔件层覆盖所述伪覆盖层、所述隔离结构和所述逻辑区域并且进一步衬垫所述伪侧壁；
对所述侧壁间隔件层实施第二蚀刻，以去除所述侧壁间隔件层的水平段并且在所述伪侧壁上形成侧壁间隔件；以及
在形成所述侧壁间隔件之后，在所述逻辑区域上形成逻辑器件结构。
2.根据权利要求1所述的方法，其中，所述伪覆盖层和所述侧壁间隔件共同限定位于所述隔离结构上面且面向所述逻辑区域的边界侧壁，其中，所述边界侧壁是倾斜的，并且所述边界侧壁的由所述伪覆盖层限定的部分与所述边界侧壁的由所述侧壁间隔件限定的部分连续。
3.根据权利要求1所述的方法，其中，所述侧壁间隔件至少部分地限定位于所述隔离结构上面且面向所述逻辑区域的边界侧壁，其中，所述边界侧壁是同质的，并且所述伪侧壁是异质的。
4.根据权利要求1所述的方法，其中，所述多层膜包括氧化物-氮化物-氧化物(ONO)膜、位于所述氧化物-氮化物-氧化物膜上面的多晶硅层以及位于所述多晶硅层上面的氮化物层，从而使得所述伪侧壁部分地由所述氧化物-氮化物-氧化物膜、所述多晶硅层和所述氮化物层限定。
5.根据权利要求1所述的方法，其中，在所述第二蚀刻完成时，所述侧壁间隔件具有三角形轮廓。
6.根据权利要求1所述的方法，其中，所述伪侧壁是垂直的或基本垂直的，并且所述伪侧壁与所述侧壁间隔件直接接触。
7.根据权利要求1所述的方法，还包括：
形成覆盖所述半导体衬底的衬垫层；
利用所述隔离结构的布局图案化所述衬垫层；
在所述衬垫层存在的情况下，对所述半导体衬底实施第三蚀刻以在所述半导体衬底中形成隔离沟槽；
用介电材料填充所述隔离沟槽以形成所述隔离结构；以及
在所述侧壁间隔件存在的情况下，对所述衬垫层实施第四蚀刻以从所述逻辑区域去除所述衬垫层。
8.根据权利要求7所述的方法，其中，所述侧壁间隔件至少部分地限定位于所述隔离结构上面且面向所述逻辑区域的边界侧壁，其中，所述伪侧壁和所述衬垫层共用材料，并且所述边界侧壁没有所述材料。
9.根据权利要求1所述的方法，其中，形成所述逻辑器件结构包括：
在所述伪覆盖层、所述侧壁间隔件和所述逻辑区域上方形成共形高k介电层；
在所述共形高k介电层上方形成多晶硅层；以及
对所述共形高k介电层和所述多晶硅层实施第三蚀刻，以形成堆叠在所述逻辑区域上的多晶硅栅电极和高k栅极介电层。
10.根据权利要求9所述的方法，还包括：
用金属栅电极替换所述多晶硅栅电极。
11.一种集成电路(IC)，包括：
半导体衬底，包括由隔离结构分隔开的外围区域和存储单元区域，其中，所述隔离结构延伸至所述半导体衬底的顶面内并且包括介电材料；
存储单元，位于所述存储单元区域上；
伪控制栅极结构，位于所述隔离结构上且包括在竖直方向上堆叠的多层膜，其中，所述伪控制栅极结构限定面向所述外围区域且包括多种不同的材料的伪侧壁，所述伪侧壁包括由所述多层膜中的每个膜的侧壁形成的不光滑伪侧壁；
侧壁间隔件，位于所述隔离结构上，所述侧壁间隔件沿着所述伪控制栅极结构的所述伪侧壁且与由所述多层膜中的每个膜的侧壁形成的所述不光滑伪侧壁直接接触，其中，所述侧壁间隔件具有边界侧壁，所述边界侧壁面向所述外围区域并且是光滑的；以及
逻辑器件，位于所述外围区域上。
12.根据权利要求11所述的集成电路，其中，所述边界侧壁从所述侧壁间隔件的最顶面至所述侧壁间隔件的最底面是连续和光滑的。
13.根据权利要求11所述的集成电路，其中，所述边界侧壁朝着所述外围区域向下倾斜。
14.根据权利要求11所述的集成电路，其中，所述边界侧壁相对于所述侧壁间隔件的最底面成小于约80度的角度。
15.根据权利要求11所述的集成电路，其中，所述伪侧壁是异质的，所述边界侧壁是同质的。
16.根据权利要求11所述的集成电路，其中，所述伪控制结构包括氧化物-氮化物-氧化物(ONO)膜和位于所述氧化物-氮化物-氧化物膜上面的伪栅电极，并且所述伪侧壁是光滑的并且至少部分地由所述氧化物-氮化物-氧化物膜和所述伪栅电极限定。
17.根据权利要求11所述的集成电路，其中，所述伪侧壁是垂直的或基本垂直的，其中，所述侧壁间隔件直接接触所述伪侧壁，并且所述伪侧壁与所述边界侧壁位于所述侧壁间隔件的相对两侧上。
18.根据权利要求11所述的集成电路，其中，所述存储单元包括：
第一单独的源极/漏极区域和第二单独的源极/漏极区域，位于所述半导体衬底中；
共同的源极/漏极区域，位于所述半导体衬底中，所述共同的源极/漏极区域与所述第一单独的源极/漏极区域和所述第二单独的源极/漏极区域横向间隔且位于所述第一单独的源极/漏极区域和所述第二单独的源极/漏极区域之间，其中，所述共同的源极/漏极区域通过第一沟道区域与所述第一单独的源极/漏极区域分隔开，并且所述共同的源极/漏极区域通过第二沟道区域与所述第二单独的源极/漏极区域分隔开；
擦除栅电极，位于所述共同的源极/漏极区域上；
一对浮置栅电极，分别位于所述第一沟道区域和所述第二沟道区域上；
一对控制栅电极，分别位于所述浮置栅电极上面；以及
一对选择栅电极，分别位于所述第一沟道区域和所述第二沟道区域上，并且分别通过所述浮置栅电极与所述共同的源极/漏极区域横向间隔开。
19.根据权利要求11所述的集成电路，其中，所述逻辑器件包括：
高k栅极介电层；以及
金属栅电极，位于所述高k栅极介电层上面。
20.一种用于形成集成电路(IC)的方法，所述方法包括：
在半导体衬底中形成隔离结构，其中，所述隔离结构将所述半导体衬底的存储区域与所述半导体衬底的逻辑区域分隔开，并且，所述隔离结构包括介电材料；
形成覆盖所述半导体衬底的氧化物-氮化物-氧化物(ONO)膜；
形成覆盖所述氧化物-氮化物-氧化物膜的掺杂的多晶硅层；
形成覆盖所述掺杂的多晶硅层的氮化硅层；
形成覆盖所述氮化硅层的伪多晶硅层；
在所述伪多晶硅层上方形成掩模以使所述掩模的边缘直接位于所述隔离结构上方；
在所述掩模存在的情况下，实施蚀刻以去除所述伪多晶硅层、所述氮化硅层、所述掺杂的多晶硅层、所述氧化物-氮化物-氧化物膜在所述逻辑区域上的相应部分，其中，在实施所述蚀刻之后，所述伪多晶硅层、所述氮化硅层、所述掺杂的多晶硅层、所述氧化物-氮化物-氧化物膜的每个均具有位于所述隔离结构上面且与所述掩模的所述边缘对准的侧壁；
剥离所述掩模；
共形地沉积侧壁间隔件层，所述侧壁间隔件层覆盖所述伪多晶硅、所述隔离结构和所述逻辑区域并且进一步衬垫所述伪多晶硅层、所述氮化硅层、所述掺杂的多晶硅层和所述氧化物-氮化物-氧化物膜的每个的侧壁；以及
对所述侧壁间隔件层实施回蚀刻以去除所述侧壁间隔件层的水平段而没有去除所述侧壁间隔件层的垂直段，其中，所述侧壁间隔件层的垂直段限定了邻接和密封所述伪多晶硅层、所述氮化硅层、所述掺杂的多晶硅层和所述氧化物-氮化物-氧化物膜的每个的侧壁的侧壁间隔件。
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